專利名稱：半導(dǎo)體存儲(chǔ)器裝置及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明的概念涉及一種半導(dǎo)體裝置，并且更具體地，涉及一種半導(dǎo)體存儲(chǔ)器裝置， 包括該裝置的存儲(chǔ)器系統(tǒng)及其制造方法。
背景技術(shù)：
制造其中至少兩層并且最多四層或者八層的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)或者閃存被堆疊并且組裝在單個(gè)封裝中的產(chǎn)品可能花費(fèi)大量的時(shí)間并且影響滿足對(duì)于高容量的需求的能力。因?yàn)閱为?dú)地測(cè)試封裝中的每一層，因此與當(dāng)在封裝中存在單個(gè)層時(shí)相比，當(dāng)在封裝中堆疊二至四層相同的存儲(chǔ)器時(shí)的測(cè)試時(shí)間為二至四倍長(zhǎng)。因此，期望有效地測(cè)試包括多個(gè)芯片的半導(dǎo)體裝置的方法以減少測(cè)試時(shí)間和成本。

發(fā)明內(nèi)容
根據(jù)本發(fā)明概念的一些實(shí)施例，提供了一種半導(dǎo)體存儲(chǔ)器裝置，包括存儲(chǔ)器單元陣列，該存儲(chǔ)器單元陣列包括多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元存儲(chǔ)至少一比特?cái)?shù)據(jù)；輸出端子，配置為輸出輸出數(shù)據(jù)；以及數(shù)據(jù)輸出電路，配置為與輸出端子連接，將時(shí)鐘信號(hào)的周期劃分為至少兩個(gè)時(shí)段，僅在這至少兩個(gè)時(shí)段中的特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子，并且在這至少兩個(gè)時(shí)段中的除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。數(shù)據(jù)輸出電路能夠包括數(shù)據(jù)掩蔽控制電路，配置為產(chǎn)生掩蔽控制信號(hào)，該掩蔽控制信號(hào)響應(yīng)于時(shí)鐘信號(hào)和掩蔽信號(hào)在特定時(shí)段期間啟用并且在剩余時(shí)段期間禁用；以及數(shù)據(jù)輸出緩沖器，配置為響應(yīng)于時(shí)鐘信號(hào)和掩蔽控制信號(hào)將輸出數(shù)據(jù)輸出到輸出端子或者使輸出端子處于高阻抗?fàn)顟B(tài)。根據(jù)本發(fā)明概念的其它實(shí)施例，提供了一種半導(dǎo)體存儲(chǔ)器裝置，包括多個(gè)半導(dǎo)體芯片和外部端子，外部端子被配置為將從每個(gè)半導(dǎo)體芯片輸出的信號(hào)輸出到外部源。每個(gè)半導(dǎo)體芯片包括輸出端子，輸出端子被配置為輸出輸出數(shù)據(jù)；以及輸出輸出電路，配置為與輸出端子連接，將第一時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段，僅在該多個(gè)時(shí)段中的特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子，并且在該多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。各半導(dǎo)體芯片的輸出端子能夠共同地與輸出端子連接或者能夠分別地與獨(dú)立的外部端子連接。每個(gè)半導(dǎo)體芯片能夠進(jìn)一步包括模式寄存器設(shè)置(MRQ電路，其被配置為設(shè)置測(cè)
6試模式O在測(cè)試模式中數(shù)據(jù)輸出電路能夠響應(yīng)于掩蔽控制信號(hào)僅在特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子并且在剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。在非測(cè)試模式中數(shù)據(jù)輸出電路能夠在第一時(shí)鐘信號(hào)的周期的全時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子。根據(jù)本發(fā)明概念的進(jìn)一步的實(shí)施例，提供了一種測(cè)試半導(dǎo)體存儲(chǔ)器裝置的方法， 該半導(dǎo)體存儲(chǔ)器裝置包括多個(gè)存儲(chǔ)器芯片以及與多個(gè)存儲(chǔ)器芯片共同連接的外部端子。該方法包括將時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段；以及僅在該多個(gè)時(shí)段中的特定時(shí)段期間將每個(gè)存儲(chǔ)器芯片的輸出數(shù)據(jù)輸出到每個(gè)存儲(chǔ)器芯片的輸出端子，并且在該多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。在本發(fā)明的一方面，一種半導(dǎo)體存儲(chǔ)器裝置包括存儲(chǔ)器單元陣列，其包括多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元存儲(chǔ)至少一比特?cái)?shù)據(jù)；輸出端子，配置為輸出輸出數(shù)據(jù)；以及數(shù)據(jù)輸出電路，配置為與輸出端子連接，將時(shí)鐘信號(hào)的周期劃分為至少兩個(gè)時(shí)段，僅在這至少兩個(gè)時(shí)段中的特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子，并且在這至少兩個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，配置為產(chǎn)生掩蔽控制信號(hào)， 該掩蔽控制信號(hào)響應(yīng)于時(shí)鐘信號(hào)和掩蔽信號(hào)在特定時(shí)段期間啟用并且在剩余時(shí)段期間禁用；數(shù)據(jù)輸出緩沖器，配置為響應(yīng)于時(shí)鐘信號(hào)和掩蔽控制信號(hào)將輸出數(shù)據(jù)輸出到輸出端子或者使輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，配置為產(chǎn)生掩蔽控制信號(hào)， 該掩蔽控制信號(hào)響應(yīng)于時(shí)鐘信號(hào)和掩蔽信號(hào)在特定時(shí)段期間啟用并且在剩余時(shí)段期間禁用；數(shù)據(jù)輸出緩沖器，配置為響應(yīng)于時(shí)鐘信號(hào)將輸出數(shù)據(jù)輸出到輸出端子；以及開(kāi)關(guān)，配置為位于數(shù)據(jù)輸出緩沖器和輸出端子之間并且響應(yīng)于掩蔽控制信號(hào)而閉合或者斷開(kāi)。在實(shí)施例中，掩蔽信號(hào)包括第一掩蔽信號(hào)和第二掩蔽信號(hào)，并且數(shù)據(jù)掩蔽控制電路包括第一“與”元件，配置為對(duì)時(shí)鐘信號(hào)和第一掩蔽信號(hào)執(zhí)行“與”操作；第二“與”元件， 配置為對(duì)時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和第二掩蔽信號(hào)執(zhí)行“與”操作；以及第一“或”元件，配置為對(duì)第一“與”元件的輸出信號(hào)和第二“與”元件的輸出信號(hào)執(zhí)行“或”操作并且輸出掩蔽控制信號(hào)。在實(shí)施例中，時(shí)鐘信號(hào)是第一時(shí)鐘信號(hào)，掩蔽信號(hào)包括第一、第二、第三和第四掩蔽信號(hào)，并且數(shù)據(jù)掩蔽控制電路包括第一“與”元件，配置為對(duì)時(shí)鐘信號(hào)和第一掩蔽信號(hào)執(zhí)行“與”操作；第二“與”元件，配置為對(duì)時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和第二掩蔽信號(hào)執(zhí)行“與”操作； 第一“或”元件，配置為對(duì)第一“與”元件的輸出信號(hào)和第二 “與”元件的輸出信號(hào)執(zhí)行“或” 操作；第三“與”元件，配置為對(duì)第二時(shí)鐘信號(hào)和第三掩蔽信號(hào)執(zhí)行“與”操作；第四“與”元件，配置為對(duì)第二時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和第四掩蔽信號(hào)執(zhí)行“與”操作；第二“或”元件，配置為對(duì)第三“與”元件的輸出信號(hào)和第四“與”元件的輸出信號(hào)執(zhí)行“或”操作；以及第三“或” 元件，配置為對(duì)第一 “或”元件的輸出信號(hào)和第二 “或”元件的輸出信號(hào)執(zhí)行“或”操作并且輸出掩蔽控制信號(hào)。在實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置進(jìn)一步包括被配置為設(shè)置掩蔽信號(hào)的模式寄存器設(shè)置(MRS)電路。在實(shí)施例中，在測(cè)試模式中數(shù)據(jù)輸出電路響應(yīng)于掩蔽控制信號(hào)僅在特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子并且在剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)，而在非測(cè)試模式中數(shù)據(jù)輸出電路在時(shí)鐘信號(hào)周期的全時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子。在發(fā)明概念的一方面，提供了一種半導(dǎo)體存儲(chǔ)器裝置，其包括多個(gè)半導(dǎo)體芯片和外部端子，外部端子將從每個(gè)半導(dǎo)體芯片輸出的信號(hào)輸出到外部電路，其中每個(gè)半導(dǎo)體芯片包括輸出端子，配置為輸出輸出數(shù)據(jù)；以及數(shù)據(jù)輸出電路，配置為與輸出端子連接，將時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段，僅在該多個(gè)時(shí)段中的特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子，并且在該多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，各半導(dǎo)體芯片的輸出端子共同地與至少一個(gè)外部端子連接，或者連接到獨(dú)立的外部輸出端子。在實(shí)施例中，每個(gè)半導(dǎo)體芯片進(jìn)一步包括模式寄存器設(shè)置(MRQ電路，其被配置為設(shè)置測(cè)試模式，其中在測(cè)試模式中數(shù)據(jù)輸出電路響應(yīng)于掩蔽控制信號(hào)僅在特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子并且在剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)，而在非測(cè)試模式中數(shù)據(jù)輸出電路在時(shí)鐘信號(hào)的周期的全時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子。在實(shí)施例中，數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，配置為產(chǎn)生掩蔽控制信號(hào)， 該掩蔽控制信號(hào)響應(yīng)于第一時(shí)鐘信號(hào)和掩蔽信號(hào)在特定時(shí)段期間啟用并且在剩余時(shí)段期間禁用；以及數(shù)據(jù)輸出緩沖器，配置為響應(yīng)于時(shí)鐘信號(hào)和掩蔽控制信號(hào)將輸出數(shù)據(jù)輸出到輸出端子或者使輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，半導(dǎo)體芯片包括第一至第η存儲(chǔ)器芯片，其中“η”是大于2的整數(shù)， 并且第一至第η存儲(chǔ)器芯片中的每一個(gè)的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期被劃分為的第一至第η時(shí)段中的特定時(shí)段期間輸出包括該數(shù)據(jù)輸出電路的存儲(chǔ)器芯片的數(shù)據(jù)，并且在剩余時(shí)段期間使存儲(chǔ)器芯片的輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，“η”是2，并且每個(gè)時(shí)鐘周期被劃分為第一和第二時(shí)段，第一存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第一時(shí)段期間輸出第一存儲(chǔ)器芯片的數(shù)據(jù)， 并且第二存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第二時(shí)段期間輸出第二存儲(chǔ)器芯片的數(shù)據(jù)。在實(shí)施例中，“η”是4，并且每個(gè)時(shí)鐘周期被劃分為第一至第四時(shí)段，第一存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第一時(shí)段期間輸出第一存儲(chǔ)器芯片的數(shù)據(jù)， 第二存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第二時(shí)段期間輸出第二存儲(chǔ)器芯片的數(shù)據(jù)，第三存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第三時(shí)段期間輸出第三存儲(chǔ)器芯片的數(shù)據(jù)，并且第四存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在時(shí)鐘信號(hào)的每個(gè)周期的第四時(shí)段期間輸出第四存儲(chǔ)器芯片的數(shù)據(jù)。在發(fā)明概念的一方面，提供一種測(cè)試系統(tǒng)，其包括至少一個(gè)這里描述的半導(dǎo)體存儲(chǔ)器裝置，其中測(cè)試系統(tǒng)包括測(cè)試器，測(cè)試器被配置為接收通過(guò)半導(dǎo)體存儲(chǔ)器裝置的外部端子輸出的數(shù)據(jù)并且將數(shù)據(jù)與基準(zhǔn)數(shù)據(jù)進(jìn)行比較以測(cè)試至少一個(gè)半導(dǎo)體存儲(chǔ)器裝置。在發(fā)明概念的一方面，提供了一種存儲(chǔ)器系統(tǒng)，其包括至少一個(gè)這里描述的半導(dǎo)體存儲(chǔ)器裝置，其中存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器控制器，存儲(chǔ)器控制器被配置為控制半導(dǎo)體存儲(chǔ)器裝置。在發(fā)明概念的一方面，提供了一種測(cè)試包括多個(gè)存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器裝置CN 102543161 A的方法，該方法包括下述操作將時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段；以及僅在該多個(gè)時(shí)段中的特定時(shí)段期間將每個(gè)存儲(chǔ)器芯片的輸出數(shù)據(jù)輸出到每個(gè)存儲(chǔ)器芯片的輸出端子，并且在該多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。在實(shí)施例中，多個(gè)時(shí)段包括兩個(gè)時(shí)段，這兩個(gè)時(shí)段包括第一時(shí)段和第二時(shí)段，并且其中輸出輸出數(shù)據(jù)和使輸出端子處于高阻抗?fàn)顟B(tài)的操作包括僅在時(shí)鐘信號(hào)的每個(gè)周期的第一時(shí)段期間輸出第一存儲(chǔ)器芯片的輸出數(shù)據(jù)并且僅在時(shí)鐘信號(hào)的每個(gè)周期的第二時(shí)段期間輸出第二存儲(chǔ)器芯片的輸出數(shù)據(jù)。在實(shí)施例中，多個(gè)時(shí)段包括四個(gè)時(shí)段，這四個(gè)時(shí)段包括第一至第四時(shí)段，并且其中輸出輸出數(shù)據(jù)和使輸出端子處于高阻抗?fàn)顟B(tài)的操作包括僅在第一時(shí)鐘信號(hào)的每個(gè)周期的第一時(shí)段期間輸出第一存儲(chǔ)器芯片的輸出數(shù)據(jù)；僅在時(shí)鐘信號(hào)的每個(gè)周期的第二時(shí)段期間輸出第二存儲(chǔ)器芯片的輸出數(shù)據(jù)；僅在時(shí)鐘信號(hào)的每個(gè)周期的第三時(shí)段期間輸出第三存儲(chǔ)器芯片的輸出數(shù)據(jù)；并且僅在時(shí)鐘信號(hào)的每個(gè)周期的第四時(shí)段期間輸出第四存儲(chǔ)器芯片的輸出數(shù)據(jù)。在實(shí)施例中，測(cè)試器接收通過(guò)半導(dǎo)體存儲(chǔ)器裝置的外部端子輸出的數(shù)據(jù)并且將數(shù)據(jù)與基準(zhǔn)數(shù)據(jù)進(jìn)行比較。在實(shí)施例中，時(shí)鐘信號(hào)是從半導(dǎo)體存儲(chǔ)器裝置外部的源接收的信號(hào)或者在半導(dǎo)體存儲(chǔ)器裝置內(nèi)部產(chǎn)生的信號(hào)。在發(fā)明概念的一方面，半導(dǎo)體存儲(chǔ)器裝置包括多個(gè)半導(dǎo)體芯片，每個(gè)半導(dǎo)體芯片存儲(chǔ)至少一比特?cái)?shù)據(jù)，并且其中每個(gè)半導(dǎo)體芯片連接到對(duì)應(yīng)的控制電路和對(duì)應(yīng)的輸出端子，通過(guò)該對(duì)應(yīng)的輸出端子能夠發(fā)送半導(dǎo)體芯片的存儲(chǔ)的數(shù)據(jù)；公共輸出端子，配置為從多個(gè)半導(dǎo)體芯片的輸出端子中的每一個(gè)發(fā)送數(shù)據(jù)，其中每個(gè)控制電路被配置為在時(shí)鐘周期的多個(gè)時(shí)段的對(duì)應(yīng)的發(fā)送時(shí)段期間允許從對(duì)應(yīng)的輸出端子發(fā)送數(shù)據(jù)，其中控制電路在對(duì)應(yīng)于其它的控制電路的所有發(fā)送時(shí)段期間阻止從對(duì)應(yīng)的輸出端子發(fā)送數(shù)據(jù)。在實(shí)施例中，控制電路被配置為通過(guò)使對(duì)應(yīng)的輸出端子處于高阻抗?fàn)顟B(tài)來(lái)阻止從對(duì)應(yīng)的輸出端子發(fā)送數(shù)據(jù)。在實(shí)施例中，控制電路被配置為通過(guò)激活開(kāi)關(guān)以從公共輸出端子斷開(kāi)對(duì)應(yīng)的輸出端子來(lái)阻止從對(duì)應(yīng)的輸出端子發(fā)送數(shù)據(jù)。在實(shí)施例中，多個(gè)半導(dǎo)體芯片包括堆疊的存儲(chǔ)器單元。在實(shí)施例中，對(duì)應(yīng)發(fā)送時(shí)段中的每一個(gè)對(duì)應(yīng)于時(shí)鐘周期的相位。在實(shí)施例中，每個(gè)相位對(duì)應(yīng)于時(shí)鐘周期的低或者高狀態(tài)中的一個(gè)。


包括附圖以提供對(duì)發(fā)明概念的進(jìn)一步理解，并且附圖被并入說(shuō)明書(shū)且構(gòu)成其一部分。附圖示出了發(fā)明概念的示例性實(shí)施例，并且與描述一起用于解釋發(fā)明概念的原理。在附圖中圖1是根據(jù)本發(fā)明概念的方面的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的示意性框圖；圖2A是示出圖1中所示的半導(dǎo)體存儲(chǔ)器裝置的輸出端子的連接的圖；圖2B是示出圖1中所示的半導(dǎo)體存儲(chǔ)器裝置的多芯片封裝結(jié)構(gòu)的圖；圖3是根據(jù)本發(fā)明概念的方面的數(shù)據(jù)輸出電路的結(jié)構(gòu)圖4是示出圖3中所示的數(shù)據(jù)輸出電路的操作的時(shí)序圖；圖5是根據(jù)本發(fā)明概念的方面的數(shù)據(jù)輸出電路的結(jié)構(gòu)圖；圖6是根據(jù)本發(fā)明概念的方面的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的詳細(xì)圖；圖7A是圖6中所示的半導(dǎo)體存儲(chǔ)器裝置的操作的時(shí)序圖；圖7B是半導(dǎo)體存儲(chǔ)器裝置的操作的時(shí)序圖；圖8是根據(jù)本發(fā)明概念的方面的數(shù)據(jù)輸出電路的結(jié)構(gòu)圖；圖9是圖8中所示的數(shù)據(jù)輸出電路的操作的時(shí)序圖；圖10和11是用于解釋根據(jù)本發(fā)明概念的方面的包括四個(gè)存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器裝置的操作的表和時(shí)序圖；以及圖12是根據(jù)本發(fā)明概念的方面的存儲(chǔ)器系統(tǒng)的示意圖。
具體實(shí)施例方式在下面將參考附圖更完全地描述發(fā)明概念的實(shí)施例，在附圖中示出了發(fā)明概念的實(shí)施例。然而，發(fā)明概念的方面能夠以很多不同的形式來(lái)實(shí)施，并且不應(yīng)被理解為限于這里闡述的實(shí)施例。更確切地，提供這些實(shí)施例以便于該公開(kāi)將本發(fā)明概念的范圍傳達(dá)給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚起見(jiàn)，可以夸大層和區(qū)域的大小和相對(duì)大小。相同的附圖標(biāo)記在各處表示相同的元件。將理解的是，當(dāng)元件被稱為“連接”或者“耦接”到另一元件時(shí)，其能夠直接地連接或者耦接到這另一元件或者還可以存在中間元件。相反地，當(dāng)元件被稱為“直接連接”或者 “直接耦接”到另一元件時(shí)，不存在中間元件。如這里使用的，術(shù)語(yǔ)“和/或”包括相關(guān)列出的條目中的一個(gè)或多個(gè)的任何和所有組合，并且可以縮寫(xiě)為“/”。將理解的是，盡管這里可以使用術(shù)語(yǔ)第一、第二等等來(lái)描述各種元件，但是這些元件不應(yīng)受到這些術(shù)語(yǔ)的限制。這些術(shù)語(yǔ)僅用于將一個(gè)元件與另一元件進(jìn)行區(qū)分。例如，在不偏離本公開(kāi)教導(dǎo)的情況下，第一信號(hào)能夠被稱為第二信號(hào)，并且類似地，第二信號(hào)能夠被稱為第一信號(hào)。這里使用的術(shù)語(yǔ)僅為了描述特定實(shí)施例的目的，并非意在限制發(fā)明概念。如這里使用的，單數(shù)形式“一個(gè)”、“這個(gè)”(“a”、“an”和“the”)也意在包括復(fù)數(shù)形式，除非在上下文另有清楚說(shuō)明。還將理解的是，當(dāng)在本說(shuō)明書(shū)中使用時(shí)，術(shù)語(yǔ)“包含”(“comprises”和/ 或“comprising”)或“包括” (“includes”和/或“including”)指定存在所陳述的特征、 區(qū)域、整體、步驟、操作、元件和/或部件，但是不排除存在或者添加一個(gè)或多個(gè)其它特征、 區(qū)域、整體、步驟、操作、元件、部件和/或其組。除非另外定義，這里使用的所有術(shù)語(yǔ)(包括技術(shù)和科學(xué)術(shù)語(yǔ))都具有如本發(fā)明概念所屬領(lǐng)域的技術(shù)人員通常理解的含義。還將理解的是，諸如通常使用的字典中定義的術(shù)語(yǔ)應(yīng)被解釋為具有與在現(xiàn)有技術(shù)和/或本申請(qǐng)的語(yǔ)境中的含義一致的含義，并且將不被解釋為理想化或者過(guò)分正式的意義，除非再次明確地這樣定義。圖1是根據(jù)本發(fā)明概念的一些實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置100的結(jié)構(gòu)的示意性框圖。圖2A是示出圖1中所示半導(dǎo)體存儲(chǔ)器裝置100的輸出端子的連接的圖。圖2B是示出半導(dǎo)體存儲(chǔ)器裝置100的多芯片封裝結(jié)構(gòu)的圖。參考圖1至2B，半導(dǎo)體存儲(chǔ)器裝置100能夠包括多個(gè)(至少兩個(gè))存儲(chǔ)器芯片
10101、102、103和104，其能夠被封裝在如圖2B中所示的堆疊結(jié)構(gòu)中。換言之，半導(dǎo)體存儲(chǔ)器裝置100可以是具有堆疊結(jié)構(gòu)的多芯片封裝(MCP)存儲(chǔ)器裝置。參考圖1，半導(dǎo)體存儲(chǔ)器裝置100包括第一存儲(chǔ)器芯片101和第二存儲(chǔ)器芯片
102。存儲(chǔ)器芯片101和102中的每一個(gè)包括存儲(chǔ)器陣列IlOa或者110b、數(shù)據(jù)輸入和輸出塊120a或者120b以及控制塊130a或130b。存儲(chǔ)器陣列IlOa和IlOb能夠包括多個(gè)存儲(chǔ)器單元，每個(gè)能夠存儲(chǔ)至少一比特?cái)?shù)據(jù)?？刂茐K130a和130b從外部源(例如芯片測(cè)試單元)接收數(shù)據(jù)，并且控制該數(shù)據(jù)分別寫(xiě)入存儲(chǔ)器陣列IlOa和IlOb中，或者響應(yīng)于從外部源接收的控制信號(hào)/RAS、/CAS和 /WE、時(shí)鐘信號(hào)CLK以及地址信號(hào)ADD來(lái)控制分別來(lái)自存儲(chǔ)器陣列IlOa和IlOb的數(shù)據(jù)被輸
出ο控制塊130a和130b能夠包括命令解碼器(未示出)，其從外部源接收控制信號(hào)/ RAS、/CAS和/WE、時(shí)鐘信號(hào)CLK以及地址信號(hào)ADD，解碼信號(hào)并且生成內(nèi)部命令信號(hào)；以及模式寄存器設(shè)置(MRQ電路(未示出)，其能夠響應(yīng)于用于設(shè)置半導(dǎo)體存儲(chǔ)器裝置100的操作模式的控制信號(hào)和/或地址信號(hào)ADD來(lái)設(shè)置內(nèi)部模式寄存器。在發(fā)明概念的實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置100的操作模式能夠分為測(cè)試和非測(cè)試模式。MRS電路能夠響應(yīng)于控制信號(hào)和/或地址信號(hào)ADD設(shè)置測(cè)試模式。數(shù)據(jù)輸入和輸出電路120a和120b中的每一個(gè)包括與數(shù)據(jù)輸入/輸出端子DQA或者DQB連接的數(shù)據(jù)輸入電路和數(shù)據(jù)輸出電路(未示出)。數(shù)據(jù)輸入電路能夠由控制塊130a 或者130b控制以在寫(xiě)入操作中通過(guò)數(shù)據(jù)輸入/輸出端子DQA或者DQB接收數(shù)據(jù)并且將數(shù)據(jù)寫(xiě)入到存儲(chǔ)器陣列IlOa或者IlOb中。在讀取操作中數(shù)據(jù)輸出電路由控制塊130a或者 130b控制以輸出通過(guò)數(shù)據(jù)輸入/輸出端子DQA或者DQB從存儲(chǔ)器陣列1 IOa或者1 IOb讀取的數(shù)據(jù)。存儲(chǔ)器芯片101、102、103和104能夠單獨(dú)并且分別地接收啟用每個(gè)存儲(chǔ)器芯片的獨(dú)立操作的信號(hào)，諸如芯片選擇信號(hào)/CS A或者/CS B，并且根據(jù)各種實(shí)施例能夠分別地或者聯(lián)合地接收其它信號(hào)。例如，存儲(chǔ)器芯片101、102、103和104能夠單獨(dú)地接收芯片選擇信號(hào)/CS和時(shí)鐘啟用信號(hào)(未示出)，從而獨(dú)立地進(jìn)行操作。時(shí)鐘信號(hào)CLK、控制信號(hào)/RAS、/CAS和/WE以及地址信號(hào)ADD能夠聯(lián)合地施加到存儲(chǔ)器芯片101、102、103和104。第一和第二存儲(chǔ)器芯片101和102的數(shù)據(jù)輸出端子能夠共同地連接到外部端子， 如圖2A中所示。具體地說(shuō)，各個(gè)第一和第二存儲(chǔ)器芯片101和102的端子DQA和DQB能夠共同地連接到端子DQ。第一存儲(chǔ)器芯片101的其它數(shù)據(jù)輸出端子也能夠分別與第二存儲(chǔ)器芯片102的其它數(shù)據(jù)輸出端子連接，并且第一和第二存儲(chǔ)器芯片101和102的兩個(gè)對(duì)應(yīng)的數(shù)據(jù)輸出端子能夠共同地連接到外部端子中對(duì)應(yīng)的一個(gè)。在該情況下，半導(dǎo)體存儲(chǔ)器裝置100同時(shí)將信號(hào)輸入到兩個(gè)或更多存儲(chǔ)器芯片或者從兩個(gè)或更多存儲(chǔ)器芯片輸出信號(hào)。例如，當(dāng)?shù)谝淮鎯?chǔ)器芯片101正在通過(guò)端子DQA輸出數(shù)據(jù)時(shí)，第二存儲(chǔ)器芯片102不能夠通過(guò)端子DQB輸出數(shù)據(jù)。然而，本發(fā)明概念不受限于這些限制。在實(shí)施例中，各個(gè)第一和第二存儲(chǔ)器芯片 101和102的數(shù)據(jù)輸入/輸出端子能夠分別單獨(dú)地連接到外部端子。在該情況下，雖然在半導(dǎo)體存儲(chǔ)器裝置100的非測(cè)試模式中第一和第二存儲(chǔ)器芯片101和102能夠獨(dú)立地接收數(shù)據(jù)或者輸出數(shù)據(jù)，但是在半導(dǎo)體存儲(chǔ)器裝置100的測(cè)試模式中第一和第二存儲(chǔ)器芯片101 和102的數(shù)據(jù)輸入/輸出端子能夠共同地連接到測(cè)試器的端子。圖3是根據(jù)本發(fā)明概念的一些實(shí)施例的圖1中所示的數(shù)據(jù)輸入和輸出塊中包括的數(shù)據(jù)輸出電路200的結(jié)構(gòu)圖。圖4是示出圖3中所示的數(shù)據(jù)輸出電路200的操作的時(shí)序圖。 為了描述的清楚起見(jiàn)，沒(méi)有考慮元件(例如，反轉(zhuǎn)器、“與”元件、“或”元件等等)的延遲。參考圖3和4，數(shù)據(jù)輸出電路200包括數(shù)據(jù)輸出緩沖器210和數(shù)據(jù)掩蔽控制電路 220。數(shù)據(jù)輸出緩沖器210響應(yīng)于第一時(shí)鐘信號(hào)CLKl和掩蔽控制信號(hào)MCS輸出讀出數(shù)據(jù)Dout。數(shù)據(jù)掩蔽控制電路220包括第一“與”元件221、第二“與”元件222、“或”元件223 和反轉(zhuǎn)器224。第一“與”元件221對(duì)第一時(shí)鐘信號(hào)CLKl和第一掩蔽信號(hào)CLK1_H_Z執(zhí)行 “與”操作。第二“與”元件222對(duì)第一時(shí)鐘信號(hào)CLKl的反轉(zhuǎn)信號(hào)和第二掩蔽信號(hào)CLK1_L_ Z執(zhí)行“與”操作。第一時(shí)鐘信號(hào)CLKl能夠是時(shí)鐘信號(hào)CLK或者時(shí)鐘禁止(clock bar)信號(hào)/CLK，時(shí)鐘信號(hào)CLK或者時(shí)鐘禁止信號(hào)/CLK能夠從半導(dǎo)體存儲(chǔ)器裝置100的外部源接收，但是不限于此。例如，第一時(shí)鐘信號(hào)CLKl能夠是從外部時(shí)鐘信號(hào)CLK或者時(shí)鐘禁止信號(hào)/CLK產(chǎn)生的內(nèi)部信號(hào)?；蛘?，第一時(shí)鐘信號(hào)CLKl能夠是在測(cè)試模式中不使用的信號(hào)(例如，數(shù)據(jù)選通信號(hào)(DQQ)、從外部源接收的特殊信號(hào)或者內(nèi)部產(chǎn)生的信號(hào)。第一掩蔽信號(hào)CLK1_H_Z能夠是用于掩蔽其中高時(shí)段和低時(shí)段交替的第一時(shí)鐘信號(hào)CLKl的時(shí)鐘周期中的高時(shí)段的信號(hào)。第二掩蔽信號(hào)CLK1_L_Z能夠是用于掩蔽第一時(shí)鐘信號(hào)CLKl的時(shí)鐘周期中的低時(shí)段的信號(hào)?！盎颉痹?23對(duì)第一“與”元件221的輸出信號(hào)和第二“與”元件222的輸出信號(hào)執(zhí)行“或”操作，并且根據(jù)這些操作輸出掩蔽控制信號(hào)MCS。數(shù)據(jù)輸出緩沖器210響應(yīng)于掩蔽控制信號(hào)MCS將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230或者使輸出端子230處于Hi_Z狀態(tài)。例如，當(dāng)掩蔽控制信號(hào)MCS是“1”(高電平)時(shí)，數(shù)據(jù)輸出緩沖器210使輸出端子 230處于高阻抗?fàn)顟B(tài)Hi_Z，從而輸出數(shù)據(jù)QO或者Ql沒(méi)有發(fā)送到輸出端子230。因此，當(dāng)掩蔽控制信號(hào)MCS是“1”時(shí)，能夠掩蔽輸出數(shù)據(jù)QO或者Ql。相反地，當(dāng)掩蔽控制信號(hào)MCS是“0”(低電平)時(shí)，數(shù)據(jù)輸出緩沖器210將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230。當(dāng)掩蔽控制信號(hào)MCS是“0”時(shí)，輸出數(shù)據(jù)QO或者Ql能夠被發(fā)送到輸出端子230而沒(méi)有被掩蔽。當(dāng)?shù)谝谎诒涡盘?hào)CLK1_H_Z和第二掩蔽信號(hào)CLK1_L_Z都被禁用為“0”時(shí)，掩蔽控制信號(hào)MCS是“0”。因此，數(shù)據(jù)輸出緩沖器210以正常模式進(jìn)行操作，在正常模式中其將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230而沒(méi)有掩蔽輸出數(shù)據(jù)。結(jié)果，在第一時(shí)鐘信號(hào)CLKl 的周期的全時(shí)段(即，高和低時(shí)段)中輸出輸出數(shù)據(jù)QO或者Ql。參考圖4，在下面描述當(dāng)?shù)谝谎诒涡盘?hào)CLK1_H_Z被啟用為“1”并且第二掩蔽信號(hào) CLK1_L_Z被禁用為“0”時(shí)執(zhí)行的數(shù)據(jù)輸出電路200的操作。在實(shí)施例中，第一掩蔽信號(hào)CLK1_H_Z被啟用為“1”而第二掩蔽信號(hào)CLK1_L_Z被禁用為“0”，并且掩蔽控制信號(hào)MCS能夠與第一時(shí)鐘信號(hào)CLKl同相。因?yàn)檩敵龆俗?30在掩蔽控制信號(hào)MCS為“1”的時(shí)段中處于高阻抗?fàn)顟B(tài)Hi_Z中，因此，僅在第一時(shí)鐘信號(hào)CLKl 的低時(shí)段中將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230，并且輸出端子230在第一時(shí)鐘信號(hào) CLKl的高時(shí)段中處于高阻抗?fàn)顟B(tài)Hi_Z中，如圖4中所示。相反地，當(dāng)?shù)谝谎诒涡盘?hào)CLK1_H_Z被禁用為“0”而第二掩蔽信號(hào)CLK1_L_Z被啟用為“1”時(shí)，數(shù)據(jù)輸出電路200如下進(jìn)行操作。當(dāng)?shù)谝谎诒涡盘?hào)CLK1_H_Z被禁用為“0”而第二掩蔽信號(hào)CLK1_L_Z被啟用為“ 1”時(shí)，掩蔽控制信號(hào)MCS能夠是第一時(shí)鐘信號(hào)CLKl的反轉(zhuǎn)信號(hào)。由于在掩蔽控制信號(hào)MCS為“1”的時(shí)段中輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z 中，因此，僅在第一時(shí)鐘信號(hào)CLKl的高時(shí)段中將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230 并且輸出端子230在第一時(shí)鐘信號(hào)CLKl的低時(shí)段中處于高阻抗?fàn)顟B(tài)Hi_Z，如圖4中所示。 因此，數(shù)據(jù)輸出電路200僅在第一時(shí)鐘信號(hào)CLKl的周期的特定時(shí)段(例如，高時(shí)段)期間將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230，并且在第一時(shí)鐘信號(hào)CLKl的周期的剩余時(shí)段 (例如，低時(shí)段)期間使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z，以免輸出輸出數(shù)據(jù)QO或者Ql。圖5是根據(jù)本發(fā)明概念的其它各種實(shí)施例的數(shù)據(jù)輸出電路200’的結(jié)構(gòu)圖。數(shù)據(jù)輸出電路200’包括數(shù)據(jù)輸出緩沖器210’、數(shù)據(jù)掩蔽控制電路220和開(kāi)關(guān)M0。開(kāi)關(guān)240位于數(shù)據(jù)輸出緩沖器210’和輸出端子230之間，并且響應(yīng)于掩蔽控制信號(hào)MCS閉合或者斷開(kāi)。例如，在實(shí)施例中，當(dāng)掩蔽控制信號(hào)MCS為“1”(高電平)時(shí)，開(kāi)關(guān) 240斷開(kāi)并且輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z。當(dāng)掩蔽控制信號(hào)MCS為“0”(低電平) 時(shí)，開(kāi)關(guān)240將數(shù)據(jù)輸出電路200’的輸出數(shù)據(jù)輸出到輸出端子230。圖6是根據(jù)本發(fā)明概念的一些實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置100的結(jié)構(gòu)的詳細(xì)圖。 圖7A是圖6中所示的半導(dǎo)體存儲(chǔ)器裝置100的操作的時(shí)序圖。參考圖6和7A，第一存儲(chǔ)器芯片101的第一掩蔽信號(hào)CLK1_H_Z和第二存儲(chǔ)器芯片 102的第二掩蔽信號(hào)CLK1_L_Z被設(shè)置為“1”。在實(shí)施例中，第一和第二芯片選擇信號(hào)/CS_A和/CS_B被同時(shí)啟用，其中第一和第二存儲(chǔ)器芯片101和102可以被同時(shí)選擇用于操作或者測(cè)試。當(dāng)?shù)谝缓偷诙酒x擇信號(hào)
/CS_B被啟用時(shí)，讀取命令RD能夠同時(shí)施加于第一和第二存儲(chǔ)器芯片101和102。第一和第二存儲(chǔ)器芯片101和102中的每一個(gè)響應(yīng)于讀取命令RD從其存儲(chǔ)器陣列中讀取數(shù)據(jù)，并且通過(guò)數(shù)據(jù)輸出緩沖器(例如，數(shù)據(jù)輸出緩沖器200或者200’，諸如圖3 和圖5中所示的)將數(shù)據(jù)輸出到輸出端子。根據(jù)發(fā)明概念的實(shí)施例，第一存儲(chǔ)器芯片101 的第一掩蔽信號(hào)CLK1_H_Z是1，第一存儲(chǔ)器芯片101的第一輸出端子00_々在第一時(shí)鐘信號(hào) CLKl的高時(shí)段期間處于高阻抗?fàn)顟B(tài)Hi_Z中，并且僅在第一時(shí)鐘信號(hào)CLKl的低時(shí)段期間分別輸出數(shù)據(jù)Q0_A*Q1_A。另外，由于第二存儲(chǔ)器芯片102的第二掩蔽信號(hào)CLK1_L_Z是“1”，使得第二存儲(chǔ)器芯片102的第一輸出端子DQ_B在第一時(shí)鐘信號(hào)CLKl的低時(shí)段期間處于高阻抗?fàn)顟B(tài)Hi_ Z中，并且因此，僅在第一時(shí)鐘信號(hào)CLKl的高時(shí)段期間分別發(fā)送數(shù)據(jù)Q1_B。因此，分別在第一時(shí)鐘信號(hào)CLKl的低時(shí)段期間交替地發(fā)送(例如，發(fā)送到測(cè)試器) 第一存儲(chǔ)器芯片的輸出數(shù)據(jù)Q0_A和Q1_A，并且分別在第一時(shí)鐘信號(hào)CLKl的高時(shí)段期間交替地發(fā)送第二存儲(chǔ)器芯片101的輸出數(shù)據(jù)Q0_B和Q1_B。如上所述，根據(jù)本發(fā)明概念的一些實(shí)施例，第一時(shí)鐘信號(hào)CLKl的周期被分為兩個(gè)時(shí)段，例如高時(shí)段和低時(shí)段。在實(shí)施例中，在高時(shí)段期間發(fā)送第一存儲(chǔ)器芯片的數(shù)據(jù)而使第二存儲(chǔ)器芯片的輸出端子處于高阻抗?fàn)顟B(tài)，并且在低時(shí)段期間發(fā)送第二存儲(chǔ)器芯片的數(shù)據(jù)而使第一存儲(chǔ)器芯片的輸出端子處于高阻抗?fàn)顟B(tài)，從而在每個(gè)時(shí)鐘周期中交替地發(fā)送第一存儲(chǔ)器芯片的數(shù)據(jù)和第二存儲(chǔ)器芯片的數(shù)據(jù)。因此，第一和第二存儲(chǔ)器芯片被同時(shí)選擇用于讀取操作和/或測(cè)試操作。因此，同時(shí)測(cè)試第一和第二存儲(chǔ)器芯片，從而降低了測(cè)試時(shí)間和成本。圖7B是半導(dǎo)體存儲(chǔ)器裝置(未示出)的操作的時(shí)序圖。例如根據(jù)圖7B操作的半導(dǎo)體存儲(chǔ)器裝置可能不具有在時(shí)鐘信號(hào)的部分時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)的功能。因此，在時(shí)鐘信號(hào)CLKl的周期的全時(shí)段期間發(fā)送每個(gè)存儲(chǔ)器芯片各自的輸出數(shù)據(jù)DQ_ A 禾口 DQ_B。因此，當(dāng)兩個(gè)或更多存儲(chǔ)器芯片被同時(shí)選擇以讀取數(shù)據(jù)時(shí)，第一存儲(chǔ)器芯片的輸出數(shù)據(jù)和第二存儲(chǔ)器芯片的輸出數(shù)據(jù)被同時(shí)發(fā)送。因此，例如，測(cè)試元件可能要求獨(dú)立并且順序地測(cè)試每個(gè)存儲(chǔ)器芯片和/或使用額外的測(cè)試單元和輸出，這增加了開(kāi)銷和時(shí)間。例如，可以啟用第一芯片選擇信號(hào)/CS_A以選擇第一存儲(chǔ)器芯片。啟用第一芯片選擇信號(hào)/CS_A并且對(duì)半導(dǎo)體存儲(chǔ)器裝置施加讀取命令RD。然后，第一存儲(chǔ)器芯片響應(yīng)于讀取命令RD從存儲(chǔ)器陣列讀取數(shù)據(jù)并且通過(guò)數(shù)據(jù)輸出緩沖器將數(shù)據(jù)輸出到輸出端子。結(jié)果，在第一時(shí)鐘信號(hào)CLKl的周期的全時(shí)段期間將數(shù)據(jù)Q0_A或者Q1_A輸出到第一存儲(chǔ)器芯片的第一輸出端子DQ_A。在第一存儲(chǔ)器芯片的數(shù)據(jù)輸出完成之后，啟用第二芯片選擇信號(hào)/CS_B以選擇第二存儲(chǔ)器芯片。啟用第二芯片選擇信號(hào)/CS_B并且對(duì)半導(dǎo)體存儲(chǔ)器裝置施加讀取命令RD。 然后，第二存儲(chǔ)器芯片響應(yīng)于讀取命令RD從存儲(chǔ)器陣列讀取數(shù)據(jù)并且通過(guò)數(shù)據(jù)輸出緩沖器將數(shù)據(jù)輸出到輸出端子。結(jié)果，在第一時(shí)鐘信號(hào)CLKl的周期的全時(shí)段期間將數(shù)據(jù)Q0_B 或者Q1_B輸出到第二存儲(chǔ)器芯片的第二輸出端子DQ_B。圖8是根據(jù)本發(fā)明概念的其它實(shí)施例的數(shù)據(jù)輸出電路300的結(jié)構(gòu)圖。圖9是圖8 中所示的數(shù)據(jù)輸出電路300的操作的時(shí)序圖。為了描述的清楚起見(jiàn)，沒(méi)有考慮元件(即，反轉(zhuǎn)器、“與”元件、“或”元件等等)的延遲。參考圖8和圖9，根據(jù)發(fā)明概念的實(shí)施例，數(shù)據(jù)輸出電路300包括數(shù)據(jù)輸出緩沖器 210和數(shù)據(jù)掩蔽控制電路320。在實(shí)施例中，數(shù)據(jù)輸出緩沖器210響應(yīng)于第一時(shí)鐘信號(hào)CLKl和掩蔽控制信號(hào)MCS 輸出讀出數(shù)據(jù)Dout。數(shù)據(jù)掩蔽控制電路320包括第一至第四“與”元件221、222、321和322 ； “或”元件223、323和325 ；以及反轉(zhuǎn)器2 和324。在實(shí)施例中，第一“與”元件221對(duì)第一時(shí)鐘信號(hào)CLKl和第一掩蔽信號(hào)CLK1_H_Z執(zhí)行“與”操作，并且第二“與”元件222對(duì)第一時(shí)鐘信號(hào)CLKl的反轉(zhuǎn)信號(hào)和第二掩蔽信號(hào)CLK1_L_Z執(zhí)行“與”操作。第三“與”元件321對(duì)第二時(shí)鐘信號(hào)CLK2和第三掩蔽信號(hào)CLK2_H_Z執(zhí)行“與”操作，并且第四“與”元件322對(duì)第二時(shí)鐘信號(hào)CLK2的反轉(zhuǎn)信號(hào)和第四掩蔽信號(hào)CLK2_L_Z執(zhí)行“與”操作。在發(fā)明概念的實(shí)施例中，第一時(shí)鐘信號(hào)CLKl能夠是從半導(dǎo)體存儲(chǔ)器裝置的外部源接收的時(shí)鐘信號(hào)或者時(shí)鐘禁止信號(hào)/CLK，或者能夠是響應(yīng)于外部時(shí)鐘信號(hào)CLK或者時(shí)鐘禁止信號(hào)/CLK產(chǎn)生的內(nèi)部信號(hào)?；蛘?，第一時(shí)鐘信號(hào)CLKl能夠是在測(cè)試模式中沒(méi)有使用的信號(hào)(例如，數(shù)據(jù)選通信號(hào)(DQS))，諸如例如，從外部源接收的特殊信號(hào)或者內(nèi)部產(chǎn)生的信號(hào)。
14
在實(shí)施例中，第二時(shí)鐘信號(hào)CLK2能夠是具有與第一時(shí)鐘信號(hào)CLKl的預(yù)定相位差 (例如，90度相位差)的信號(hào)。在實(shí)施例中，“或”元件223對(duì)第一“與”元件221的輸出信號(hào)和第二“與”元件222 的輸出信號(hào)執(zhí)行“或”操作。另外，“或”元件323對(duì)第三“與”元件321的輸出信號(hào)和第四 “與”元件322的輸出信號(hào)執(zhí)行“或”操作。另外，“或”元件325對(duì)“或”元件223的輸出信號(hào)和“或”元件323的輸出信號(hào)執(zhí)行“或”操作并且輸出掩蔽控制信號(hào)MCS。數(shù)據(jù)輸出緩沖器210響應(yīng)于掩蔽控制信號(hào)MCS將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230，或者使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z。在實(shí)施例中，當(dāng)掩蔽控制信號(hào)MCS是“1”(高電平)時(shí)，數(shù)據(jù)輸出緩沖器210使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z，從而輸出數(shù)據(jù)QO或者Ql沒(méi)有發(fā)送到輸出端子230。因此，當(dāng)掩蔽控制信號(hào)MCS為“1”時(shí)，能夠掩蔽輸出數(shù)據(jù)QO或者Ql。當(dāng)掩蔽控制信號(hào)MCS為“0”(低電平)時(shí)，數(shù)據(jù)輸出緩沖210將輸出數(shù)據(jù)QO或者 Ql輸出到輸出端子230。當(dāng)掩蔽控制信號(hào)MCS為“0”時(shí)，輸出數(shù)據(jù)QO或者Ql能夠被發(fā)送到輸出端子230而沒(méi)有被掩蔽。特別參考圖9，當(dāng)?shù)谝缓偷谌诒涡盘?hào)CLK1_H_Z和CLK2_H_Z被啟用為“1”時(shí)，僅在第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào)CLK2都為低(例如，第一時(shí)鐘信號(hào)CLKl具有0至 90度的相位)的時(shí)段期間將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230，而在第一時(shí)鐘信號(hào) CLKl和第二時(shí)鐘信號(hào)CLK2中的至少一個(gè)為高的時(shí)段期間使輸出端子230處于高阻抗?fàn)顟B(tài) Hi_Z，如圖9中所示。當(dāng)?shù)谝谎诒涡盘?hào)CLK1_H_Z和第四掩蔽信號(hào)CLK2_L_Z被啟用為“1”時(shí)，僅在第一時(shí)鐘信號(hào)CLKl為低而第二信號(hào)CLK2為高(例如，第一時(shí)鐘信號(hào)CLKl具有90至180度的相位)的時(shí)段期間將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230，并且在其它時(shí)段期間使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z。當(dāng)?shù)诙诒涡盘?hào)CLK1_L_Z和第四掩蔽信號(hào)CLK2_L_Z被啟用為“ 1”時(shí)，僅在第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào)CLK2都為高(例如，第一時(shí)鐘信號(hào)CLKl具有180至270度的相位)的時(shí)段期間將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230，并且在第一時(shí)鐘信號(hào)CLKl 和第二時(shí)鐘信號(hào)CLK2中的至少一個(gè)為低的時(shí)段期間使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z， 如圖9中所示。當(dāng)?shù)诙诒涡盘?hào)CLK1_L_Z和第三掩蔽信號(hào)CLK2_H_Z被啟用為“1”時(shí)，僅在第一時(shí)鐘信號(hào)CLKl為高而第二信號(hào)CLK2為低(例如，第一時(shí)鐘信號(hào)CLKl具有270至360度的相位)的時(shí)段期間將輸出數(shù)據(jù)QO或者Ql發(fā)送到輸出端子230，并且在其它時(shí)段期間使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z。因此，響應(yīng)于掩蔽信號(hào)的設(shè)置，數(shù)據(jù)輸出電路300僅在時(shí)鐘信號(hào)的周期中的特定時(shí)段(例如，四個(gè)時(shí)段中的一個(gè))期間將輸出數(shù)據(jù)QO或者Ql輸出到輸出端子230，并且在時(shí)鐘信號(hào)的剩余時(shí)段(例如，其它三個(gè)時(shí)段)期間使輸出端子230處于高阻抗?fàn)顟B(tài)Hi_Z，以免輸出輸出數(shù)據(jù)QO或者Q1。圖10和圖11是分別示出根據(jù)本發(fā)明概念的其它實(shí)施例的包括四個(gè)存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器裝置的操作的表和時(shí)序圖。特別地，圖10示出分別用于諸如圖2B中所示的第一至第四存儲(chǔ)器芯片101至104中的每一個(gè)的模式寄存器設(shè)置MRSl、MRS2等等。
參考圖10，第一掩蔽信號(hào)CLK1_H_Z和第三掩蔽信號(hào)CLK2_H_Z能夠被設(shè)置為“1” 以選擇第一存儲(chǔ)器芯片101，第一掩蔽信號(hào)CLK1_H_Z和第四掩蔽信號(hào)CLK2_L_Z能夠被設(shè)置為“1”以選擇第二存儲(chǔ)器芯片102，第二掩蔽信號(hào)CLK1_L_Z和第四掩蔽信號(hào)CLK2_L_Z能夠被設(shè)置為“1”以選擇第三存儲(chǔ)器芯片103，并且第二掩蔽信號(hào)CLK1_L_Z和第三掩蔽信號(hào) CLK2_H_Z能夠被設(shè)置為“1”以選擇第四存儲(chǔ)器芯片104。在實(shí)施例中，能夠同時(shí)啟用第一至第四芯片選擇信號(hào)/CS_A、/CS_B、/CS_C* /CS_ D(未示出)。這時(shí)，能夠同時(shí)選擇第一至第四存儲(chǔ)器芯片101至104。在第一至第四存儲(chǔ)器芯片101至104都被選擇的狀態(tài)下，讀取命令RD能夠同時(shí)地施加到第一至第四存儲(chǔ)器芯片 101 至 104。第一至第四存儲(chǔ)器芯片101至104中的每一個(gè)響應(yīng)于讀取命令RD從存儲(chǔ)器陣列讀取數(shù)據(jù)并且根據(jù)掩蔽信號(hào)排列通過(guò)數(shù)據(jù)輸出緩沖器210 (D0_A，. . . D0D)將數(shù)據(jù)輸出到輸出端子(DQ_A，. . . DQD)。當(dāng)對(duì)于第一存儲(chǔ)器芯片101第一掩蔽信號(hào)CLK1_H_Z和第三掩蔽信號(hào)CLK2_H_Z分別被設(shè)置為“1”時(shí)，諸如圖11中所示，在第一時(shí)鐘信號(hào)CLKl的周期的全時(shí)段內(nèi)將從第一存儲(chǔ)器芯片101的存儲(chǔ)器陣列中讀取的數(shù)據(jù)發(fā)送到數(shù)據(jù)輸出緩沖器D0_A，然而，僅在第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào)CLK2都為低(例如，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKl具有0至90度的相位時(shí))的時(shí)段期間將輸出數(shù)據(jù)Q0_A或者Q1_A發(fā)送到輸出端子DQ_A，而在周期的其它時(shí)段期間，使輸出端子DQ_A處于高阻抗?fàn)顟B(tài)Hi_Z。當(dāng)對(duì)于第二存儲(chǔ)器芯片102第一掩蔽信號(hào)CLK1_H_Z和第四掩蔽信號(hào)CLK2_L_Z分別被設(shè)置為“1”時(shí)，諸如圖11中所示，僅在第一時(shí)鐘信號(hào)CLKl為低而第二時(shí)鐘信號(hào)CLK2為高(例如，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKl具有90至180度的相位時(shí))的時(shí)段期間將輸出數(shù)據(jù)Q0_B 或者Q1_B發(fā)送到輸出端子DQ_B，而在其它時(shí)段期間，使輸出端子DQ_B處于高阻抗?fàn)顟B(tài)Hi_Ζ。類似地，當(dāng)選擇第三存儲(chǔ)器芯片103時(shí)，僅在第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào) CLK2都為高(例如，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKl具有180至270度的相位時(shí))的時(shí)段期間將輸出數(shù)據(jù)Q0_C或者Q1_C發(fā)送到輸出端子DQ_C，而在第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào)CLK2 中的至少一個(gè)為低的時(shí)段期間使輸出端子DQ_C處于高阻抗?fàn)顟B(tài)Hi_Z。當(dāng)選擇第四存儲(chǔ)器芯片104時(shí)，僅在第一時(shí)鐘信號(hào)CLKl為高而第二信號(hào)CLK2為低(例如，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKl具有270至360度的相位時(shí))的時(shí)段期間將輸出數(shù)據(jù)Q0_ D或者Q1_D發(fā)送到輸出端子DQ_D，而在其它時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)Hi_Z。在實(shí)施例中，在單個(gè)時(shí)鐘周期期間能夠通過(guò)測(cè)試器讀取第一存儲(chǔ)器芯片101的輸出數(shù)據(jù)Q0_A、第二存儲(chǔ)器芯片102的輸出數(shù)據(jù)Q0_B、第三存儲(chǔ)器芯片103的輸出數(shù)據(jù)Q0_C 和第四存儲(chǔ)器芯片104的輸出數(shù)據(jù)Q0_D，并且然后在接下來(lái)的時(shí)鐘周期期間能夠通過(guò)測(cè)試器讀取第一存儲(chǔ)器芯片101的接下來(lái)的輸出數(shù)據(jù)Q1_A、第二存儲(chǔ)器芯片102的接下來(lái)的輸出數(shù)據(jù)Q1_B、第三存儲(chǔ)器芯片103的接下來(lái)的輸出數(shù)據(jù)Q1_C和第四存儲(chǔ)器芯片104的接下來(lái)的輸出數(shù)據(jù)Q1_D。如上所述，根據(jù)本發(fā)明概念的當(dāng)前實(shí)施例，第一時(shí)鐘信號(hào)CLKl的每個(gè)周期能夠被分為四個(gè)時(shí)段(例如，0至90度的時(shí)段、90至180度的時(shí)段、180至270度的時(shí)段以及270 至360度的時(shí)段)并且在特定時(shí)段期間發(fā)送僅特定存儲(chǔ)器芯片的數(shù)據(jù)，同時(shí)使其它各存儲(chǔ)器芯片的輸出端子處于高阻抗?fàn)顟B(tài)，從而在每個(gè)時(shí)鐘周期期間能夠順序地發(fā)送各個(gè)第一至第四存儲(chǔ)器芯片的輸出數(shù)據(jù)。在本發(fā)明概念的前述實(shí)施例中，第一時(shí)鐘信號(hào)CLKl的每個(gè)周期被特別地示出為劃分為兩個(gè)或四個(gè)時(shí)段，本發(fā)明概念的實(shí)施例能夠被劃分為額外的時(shí)段。例如，在實(shí)施例中，能夠組合彼此具有不同相位的至少兩個(gè)時(shí)鐘信號(hào)。例如，至少兩個(gè)時(shí)鐘信號(hào)中的第一時(shí)鐘信號(hào)的每個(gè)周期能夠被劃分為任何其它數(shù)量(例如，3、5、6、7、8等等)的時(shí)段，并且能夠僅在第一時(shí)鐘信號(hào)的每個(gè)周期的特定時(shí)段期間將輸出數(shù)據(jù)發(fā)送到輸出端子同時(shí)將不通過(guò)輸出端子發(fā)送其它輸出數(shù)據(jù)，即，例如在該特定時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。類似地，每個(gè)周期的其它時(shí)段能夠被配置為使得其它對(duì)應(yīng)的輸出端子在這些時(shí)段期間操作。圖12是根據(jù)本發(fā)明概念的一些實(shí)施例的存儲(chǔ)器系統(tǒng)1000的示意圖。參考圖12， 存儲(chǔ)器系統(tǒng)1000包括存儲(chǔ)器控制器530和存儲(chǔ)器裝置100。存儲(chǔ)器控制器530能夠?qū)⑿盘?hào) CA發(fā)送到存儲(chǔ)器裝置100以執(zhí)行諸如將數(shù)據(jù)寫(xiě)入存儲(chǔ)器裝置100或者從存儲(chǔ)器裝置100讀取數(shù)據(jù)的操作。信號(hào)CA能夠包括如上面已經(jīng)描述的控制信號(hào)/RAS、/CAS、/WE和地址信號(hào) ADD。當(dāng)從存儲(chǔ)器控制器500接收寫(xiě)入命令或者讀取命令時(shí)，存儲(chǔ)器裝置100能夠使用時(shí)鐘信號(hào)CLK執(zhí)行數(shù)據(jù)DQ的輸入/輸出。根據(jù)本發(fā)明概念的一些實(shí)施例的包括多個(gè)存儲(chǔ)器芯片的存儲(chǔ)器裝置能夠包括例如，無(wú)緩沖雙列直插存儲(chǔ)模塊(UDIMM)、帶寄存器的雙列直插存儲(chǔ)模塊(RDIMM)或者全緩沖雙列直插存儲(chǔ)模塊(FBDIMM)。根據(jù)本發(fā)明概念的一些實(shí)施例，時(shí)鐘信號(hào)的每個(gè)周期被劃分為多個(gè)時(shí)段(例如， 高時(shí)段和低時(shí)段)并且例如僅在特定時(shí)段期間發(fā)送特定芯片的數(shù)據(jù)，同時(shí)使其它芯片的輸出端子處于高阻抗?fàn)顟B(tài)。因此，增加了能夠同時(shí)進(jìn)行測(cè)試的存儲(chǔ)器芯片的數(shù)量。結(jié)果，能夠減少包括多個(gè)存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器裝置的測(cè)試和制造時(shí)間。雖然已經(jīng)參考其示例性實(shí)施例特別地示出并且描述了本發(fā)明概念，但是本領(lǐng)域技術(shù)人員將理解的是，在不偏離如所附權(quán)利要求限定的本發(fā)明概念的精神和范圍的情況下能夠?qū)ζ溥M(jìn)行形式上的和細(xì)節(jié)上的各種改變。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器裝置，包括存儲(chǔ)器單元陣列，所述存儲(chǔ)器單元陣列包括多個(gè)存儲(chǔ)器單元，每個(gè)所述存儲(chǔ)器單元存儲(chǔ)至少一比特?cái)?shù)據(jù)；輸出端子，所述輸出端子被配置為將輸出數(shù)據(jù)輸出；以及數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路被配置為與所述輸出端子連接，以將時(shí)鐘信號(hào)的周期劃分為至少兩個(gè)時(shí)段，僅在所述至少兩個(gè)時(shí)段中的特定時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子，以及在所述至少兩個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使所述輸出端子處于高阻抗?fàn)顟B(tài)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，所述數(shù)據(jù)掩蔽控制電路被配置為產(chǎn)生掩蔽控制信號(hào)，所述掩蔽控制信號(hào)響應(yīng)于所述時(shí)鐘信號(hào)和掩蔽信號(hào)在所述特定時(shí)段期間被啟用并且在所述剩余時(shí)段期間被禁用；以及數(shù)據(jù)輸出緩沖器，所述數(shù)據(jù)輸出緩沖器被配置為響應(yīng)于所述時(shí)鐘信號(hào)和所述掩蔽控制信號(hào)將所述輸出數(shù)據(jù)輸出到所述輸出端子或者使所述輸出端子處于高阻抗?fàn)顟B(tài)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，所述數(shù)據(jù)掩蔽控制電路被配置為產(chǎn)生掩蔽控制信號(hào)，所述掩蔽控制信號(hào)響應(yīng)于所述時(shí)鐘信號(hào)和掩蔽信號(hào)在所述特定時(shí)段期間被啟用并且在所述剩余時(shí)段期間被禁用；數(shù)據(jù)輸出緩沖器，所述數(shù)據(jù)輸出緩沖器被配置為響應(yīng)于所述時(shí)鐘信號(hào)將所述輸出數(shù)據(jù)輸出到所述輸出端子；以及開(kāi)關(guān)，所述開(kāi)關(guān)被配置為位于所述數(shù)據(jù)輸出緩沖器和所述輸出端子之間并且響應(yīng)于所述掩蔽控制信號(hào)而閉合或者斷開(kāi)，其中如果所述開(kāi)關(guān)閉合，則所述開(kāi)關(guān)將所述輸出數(shù)據(jù)發(fā)送到所述輸出端子，否則所述開(kāi)關(guān)使所述輸出端子處于所述高阻抗?fàn)顟B(tài)。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述掩蔽信號(hào)包括第一掩蔽信號(hào)和第二掩蔽信號(hào)，并且所述數(shù)據(jù)掩蔽控制電路包括第一 “與”元件，所述第一“與”元件被配置為對(duì)所述時(shí)鐘信號(hào)和所述第一掩蔽信號(hào)執(zhí)行“與”操作；第二 “與”元件，所述第二“與”元件被配置為對(duì)所述時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和所述第二掩蔽信號(hào)執(zhí)行“與”操作；以及第一 “或”元件，所述第一 “或”元件被配置為對(duì)所述第一 “與”元件的輸出信號(hào)和所述第二 “與”元件的輸出信號(hào)執(zhí)行“或”操作并且輸出所述掩蔽控制信號(hào)。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述時(shí)鐘信號(hào)是第一時(shí)鐘信號(hào)，所述掩蔽信號(hào)包括第一掩蔽信號(hào)、第二掩蔽信號(hào)、第三掩蔽信號(hào)和第四掩蔽信號(hào)，并且所述數(shù)據(jù)掩蔽控制電路包括第一 “與”元件，所述第一“與”元件被配置為對(duì)所述時(shí)鐘信號(hào)和所述第一掩蔽信號(hào)執(zhí)行“與”操作；第二 “與”元件，所述第二“與”元件被配置為對(duì)所述時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和所述第二CN 102543161 A權(quán) 掩蔽信號(hào)執(zhí)行“與”操作；第一 “或”元件，所述第一 “或”元件被配置為對(duì)所述第一 “與”元件的輸出信號(hào)和所述第二“與”元件的輸出信號(hào)執(zhí)行“或”操作；第三“與”元件，所述第三“與”元件被配置為對(duì)第二時(shí)鐘信號(hào)和所述第三掩蔽信號(hào)執(zhí)行“與”操作；第四“與”元件，所述第四“與”元件被配置為對(duì)所述第二時(shí)鐘信號(hào)的反轉(zhuǎn)信號(hào)和所述第四掩蔽信號(hào)執(zhí)行“與”操作；第二 “或”元件，所述第二 “或”元件被配置為對(duì)所述第三“與”元件的輸出信號(hào)和所述第四“與”元件的輸出信號(hào)執(zhí)行“或”操作；以及第三“或”元件，所述第三“或”元件被配置為對(duì)所述第一 “或”元件的輸出信號(hào)和所述第二 “或”元件的輸出信號(hào)執(zhí)行“或”操作并且輸出所述掩蔽控制信號(hào)。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括模式寄存器設(shè)置MRS電路，所述模式寄存器設(shè)置MRS電路被配置為設(shè)置所述掩蔽信號(hào)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器裝置，其中在測(cè)試模式中，數(shù)據(jù)輸出電路響應(yīng)于所述掩蔽控制信號(hào)僅在所述特定時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子并且在所述剩余時(shí)段期間使所述輸出端子處于所述高阻抗?fàn)顟B(tài)，以及在非測(cè)試模式中，所述數(shù)據(jù)輸出電路在所述時(shí)鐘信號(hào)周期的全時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子。
8.一種半導(dǎo)體存儲(chǔ)器裝置，包括 多個(gè)半導(dǎo)體芯片；以及外部端子，所述外部端子被配置為將從每個(gè)所述半導(dǎo)體芯片輸出的信號(hào)輸出到外部電路，其中每個(gè)所述半導(dǎo)體芯片包括 輸出端子，所述輸出端子被配置為將輸出數(shù)據(jù)輸出；以及數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路被配置為與所述輸出端子連接，以將時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段，僅在所述多個(gè)時(shí)段中的特定時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子，以及在所述多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使所述輸出端子處于高阻抗?fàn)顟B(tài)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述各個(gè)半導(dǎo)體芯片的所述輸出端子共同地與所述外部端子或者獨(dú)立外部輸出端子中的至少一個(gè)相連接。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器裝置，其中每個(gè)所述半導(dǎo)體芯片進(jìn)一步包括模式寄存器設(shè)置MRS電路，所述模式寄存器設(shè)置MRS電路被配置為設(shè)置測(cè)試模式，并且在測(cè)試模式中，所述數(shù)據(jù)輸出電路響應(yīng)于掩蔽控制信號(hào)僅在所述特定時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子并且在所述剩余時(shí)段期間使所述輸出端子處于高阻抗?fàn)顟B(tài)， 以及在非測(cè)試模式中，所述數(shù)據(jù)輸出電路在所述時(shí)鐘信號(hào)周期的全時(shí)段期間將所述輸出數(shù)據(jù)輸出到所述輸出端子。
11.據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述數(shù)據(jù)輸出電路包括數(shù)據(jù)掩蔽控制電路，所述數(shù)據(jù)掩蔽控制電路被配置為產(chǎn)生掩蔽控制信號(hào)，所述掩蔽控制信號(hào)響應(yīng)于所述第一時(shí)鐘信號(hào)和掩蔽信號(hào)在所述特定時(shí)段期間被啟用并且在所述剩余時(shí)段期間被禁用；以及數(shù)據(jù)輸出緩沖器，所述數(shù)據(jù)輸出緩沖器被配置為響應(yīng)于所述時(shí)鐘信號(hào)和所述掩蔽控制信號(hào)將所述輸出數(shù)據(jù)輸出到所述輸出端子或者使所述輸出端子處于高阻抗?fàn)顟B(tài)。
12.據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述半導(dǎo)體芯片包括第一至第η存儲(chǔ)器芯片，其中“η”是2或大于2的整數(shù)，并且所述第一至第η存儲(chǔ)器芯片中每一個(gè)的數(shù)據(jù)輸出電路僅在第一至第η時(shí)段中的特定時(shí)段期間輸出存儲(chǔ)器芯片的數(shù)據(jù)并且在所述剩余時(shí)段期間使所述存儲(chǔ)器芯片的輸出端子處于高阻抗?fàn)顟B(tài)，所述存儲(chǔ)器芯片包括所述數(shù)據(jù)輸出電路，所述時(shí)鐘信號(hào)的每個(gè)周期被劃分為第一至第η時(shí)段。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中“η”是2并且每個(gè)所述時(shí)鐘周期被劃分為第一時(shí)段和第二時(shí)段； 所述第一存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第一時(shí)段期間輸出所述第一存儲(chǔ)器芯片的數(shù)據(jù)；并且所述第二存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第二時(shí)段期間輸出所述第二存儲(chǔ)器芯片的數(shù)據(jù)。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中“η”是4并且每個(gè)所述時(shí)鐘周期被劃分為第一時(shí)段至第四時(shí)段； 所述第一存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第一時(shí)段期間輸出所述第一存儲(chǔ)器芯片的數(shù)據(jù)；所述第二存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第二時(shí)段期間輸出所述第二存儲(chǔ)器芯片的數(shù)據(jù)；所述第三存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第三時(shí)段期間輸出所述第三存儲(chǔ)器芯片的數(shù)據(jù)；并且所述第四存儲(chǔ)器芯片的數(shù)據(jù)輸出電路僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第四時(shí)段期間輸出所述第四存儲(chǔ)器芯片的數(shù)據(jù)。
15.一種測(cè)試系統(tǒng)，包括根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置；以及測(cè)試器，所述測(cè)試器被配置為接收通過(guò)所述半導(dǎo)體存儲(chǔ)器裝置的所述外部端子輸出的數(shù)據(jù)并且將所述數(shù)據(jù)與基準(zhǔn)數(shù)據(jù)進(jìn)行比較，以測(cè)試所述半導(dǎo)體存儲(chǔ)器裝置。
16.一種存儲(chǔ)器系統(tǒng)，包括根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置；以及存儲(chǔ)器控制器，所述存儲(chǔ)器控制器被配置為控制所述半導(dǎo)體存儲(chǔ)器裝置。
17.—種測(cè)試包括多個(gè)存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器裝置的方法，所述方法包括下述操作將時(shí)鐘信號(hào)的周期劃分為多個(gè)時(shí)段；以及僅在所述多個(gè)時(shí)段中的特定時(shí)段期間將每個(gè)所述存儲(chǔ)器芯片的輸出數(shù)據(jù)輸出到每個(gè)存儲(chǔ)器芯片的輸出端子，并且在所述多個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使所述輸出端子處于高阻抗?fàn)顟B(tài)。
18.根據(jù)權(quán)利要求17所述的方法，其中所述多個(gè)時(shí)段包括兩個(gè)時(shí)段，所述兩個(gè)時(shí)段包括第一時(shí)段和第二時(shí)段，并且其中將所述輸出數(shù)據(jù)輸出和使所述輸出端子處于高阻抗?fàn)顟B(tài)的操作包括僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第一時(shí)段期間輸出第一存儲(chǔ)器芯片的輸出數(shù)據(jù)；并且僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第二時(shí)段期間輸出第二存儲(chǔ)器芯片的輸出數(shù)據(jù)。
19.根據(jù)權(quán)利要求17所述的方法，其中所述多個(gè)時(shí)段包括四個(gè)時(shí)段，所述四個(gè)時(shí)段包括第一時(shí)段至第四時(shí)段，并且其中將所述輸出數(shù)據(jù)輸出和使所述輸出端子處于高阻抗?fàn)顟B(tài)的操作包括僅在所述第一時(shí)鐘信號(hào)每個(gè)周期的所述第一時(shí)段期間輸出第一存儲(chǔ)器芯片的輸出數(shù)據(jù)；僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第二時(shí)段期間輸出第二存儲(chǔ)器芯片的輸出數(shù)據(jù)； 僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第三時(shí)段期間輸出第三存儲(chǔ)器芯片的輸出數(shù)據(jù)；并且僅在所述時(shí)鐘信號(hào)每個(gè)周期的所述第四時(shí)段期間輸出第四存儲(chǔ)器芯片的輸出數(shù)據(jù)。
20.根據(jù)權(quán)利要求17所述的方法，進(jìn)一步包括測(cè)試器接收通過(guò)所述半導(dǎo)體存儲(chǔ)器裝置的外部端子輸出的數(shù)據(jù)并且將所述數(shù)據(jù)與基準(zhǔn)數(shù)據(jù)進(jìn)行比較。
全文摘要
提供了一種半導(dǎo)體存儲(chǔ)器裝置及其測(cè)試方法。半導(dǎo)體存儲(chǔ)器裝置包括存儲(chǔ)器單元陣列，該存儲(chǔ)器單元陣列包括多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元存儲(chǔ)至少一比特?cái)?shù)據(jù)；輸出端子，配置為輸出輸出數(shù)據(jù)；以及數(shù)據(jù)輸出電路，配置為與輸出端子連接，將時(shí)鐘信號(hào)的周期劃分為至少兩個(gè)時(shí)段，僅在這至少兩個(gè)時(shí)段中的特定時(shí)段期間將輸出數(shù)據(jù)輸出到輸出端子，并且在這至少兩個(gè)時(shí)段中除了所述特定時(shí)段之外的剩余時(shí)段期間使輸出端子處于高阻抗?fàn)顟B(tài)。
文檔編號(hào)G11C29/08GK102543161SQ20111042337
公開(kāi)日2012年7月4日 申請(qǐng)日期2011年12月16日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者柳祥俊 申請(qǐng)人:三星電子株式會(huì)社