專利名稱：多芯片封裝及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種多芯片封裝，更具體而言，涉及一種能夠減小峰值電流的多芯片封裝。
背景技術(shù)：
為了提高存儲芯片的集成度和性能，正在研發(fā)層疊式存儲芯片。也就是，層疊2 個、4個或8個存儲芯片，從而相比于單存儲芯片提高集成度。通常，在具有多個存儲芯片的多芯片封裝中，存儲芯片共用提供給所述封裝的專用電源。如果所述多個存儲芯片同時執(zhí)行消耗電流大的操作、諸如位線預(yù)充電操作，則峰值電流大，這是因為電流在時間上相互重疊。為了解決這種問題，可以將電流消耗時間段延長，以降低峰值電流。然而在此情況下，無論電壓下降如何，都會增加執(zhí)行編程操作所要花費的時間和執(zhí)行讀取操作所要費花的時間。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的示例性實施例，在消耗電流量大的操作之前基于電源電壓來檢測大量電流流動的情況，并且基于檢測到的電源電壓來停止操作。因此，可以降低整個多芯片封裝的峰值電流。根據(jù)本發(fā)明一個方面的多芯片封裝包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；以及多個存儲芯片，所述多個存儲芯片與所述電壓發(fā)生電路耦接為所述存儲芯片的每個接收所述電源電壓，其中，所述存儲芯片的每個被配置為在所述電源電壓低于目標電壓時推遲操作，而在所述電源電壓達到所述目標電壓時執(zhí)行操作。根據(jù)本發(fā)明另一個方面的多芯片封裝包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；電壓檢測電路，所述電壓檢測電路被配置為將所述電源電壓與目標電壓進行比較，并且如果比較的結(jié)果是所述電源電壓低于所述目標電壓，則輸出感測信號； 以及多個存儲芯片，所述多個存儲芯片被配置為所述多個存儲芯片的每個接收所述電源電壓并在接收到所述感測信號時維持待機模式。根據(jù)本發(fā)明又一個方面的多芯片封裝包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；多個存儲芯片組，所述多個存儲芯片組的每個都包括由所述電源電壓操作的存儲芯片；以及電壓檢測電路，所述電壓檢測電路分別對應(yīng)于所述多個存儲芯片組，其中，所述電壓檢測電路的每個被配置為將所述電源電壓與目標電壓進行比較，并在比較結(jié)果為所述電源電壓低于所述目標電壓時向所述存儲芯片組的存儲芯片輸出感測信號。 所述存儲芯片組的存儲芯片每個可以在接收到所述感測信號時維持待機模式。根據(jù)本發(fā)明一個方面的多芯片封裝的操作方法包括以下步驟向多個存儲芯片提供電源電壓；在所述多個存儲芯片中的存儲芯片執(zhí)行操作之前檢查所述電源電壓；如果檢查的結(jié)果是所述電源電壓低于目標電壓，則使所述存儲芯片保持備用模式；以及如果檢查的結(jié)果是所述電源電壓達到所述目標電壓，則允許所述存儲芯片執(zhí)行操作。


圖1是說明根據(jù)本發(fā)明的第一實施例的多芯片封裝的框圖；圖2是說明在圖1的多芯片封裝中電源電壓由于電流重疊而下降的圖；圖3是根據(jù)本發(fā)明的第一實施例的多芯片封裝所包括的存儲芯片的詳細框圖；圖4是說明通過將電源電壓與目標電壓進行比較而產(chǎn)生的感測信號的圖；圖5是說明根據(jù)本發(fā)明一個實施例的多芯片封裝的操作方法的流程圖；圖6是說明根據(jù)本發(fā)明的第二實施例的多芯片封裝的框圖；圖7是說明根據(jù)本發(fā)明的第三實施例的多芯片封裝的框圖；圖8是說明在編程操作期間執(zhí)行用在圖5的多芯片封裝的操作方法中的算法的框圖；以及圖9是說明在高速緩存操作期間執(zhí)行用在圖5的多芯片封裝的操作方法中的算法的框圖。
具體實施例方式以下將結(jié)合附圖描述本發(fā)明的一些示例性實施例。提供附圖以使本領(lǐng)域普通技術(shù)人員理解本發(fā)明實施例的范圍。圖1是說明根據(jù)本發(fā)明的第一實施例的多芯片封裝的框圖。參見圖1，根據(jù)本發(fā)明的所述實施例的多芯片封裝包括電壓發(fā)生電路110和多個存儲芯片 120<1> 至 120<n> 到 150<1> 至 150<n>。更具體而言，共用第零芯片使能信號CE#0的第一至第η存儲芯片120<1>至 120<η>、共用第一芯片使能信號CE#1的第一至第η存儲芯片130<1>至130<η>、共用第二芯片使能信號CE#2的第一至第η存儲芯片140<1>至140<η>、以及共用第三芯片使能信號 CE#3的第一至第η存儲芯片150<1>至150<η>并聯(lián)耦接。來自電壓發(fā)生電路110的外部電源電壓VCCE被施加給存儲芯片120<1>至120<η> 到150<1>至150<η>。因此，確定了流經(jīng)共用一個芯片使能信號的存儲芯片的電流I_CE#0 至I_CE#3(即，存儲芯片所消耗的電流)。消耗電流根據(jù)每個存儲芯片所執(zhí)行的操作而變化。存儲芯片所執(zhí)行的操作包括引起高電流消耗的操作以及引起低電流消耗的操作。圖2是說明在圖1的多芯片封裝中電源電壓由于電流重疊而下降的圖。參見圖2，由于共用一個芯片使能信號的存儲芯片為并聯(lián)耦接，故多芯片封裝所消耗的總電流是共用芯片使能信號的所有存儲芯片所消耗的電流的總和。因此，根據(jù)執(zhí)行操作的時間點，消耗電流可能會相互重疊。電流重疊可能會產(chǎn)生即時峰值電流。如果電源電壓VCCE由于所述即時峰值電流而顯著降低，則可能會發(fā)生芯片故障。因此，可以對用于改善存儲芯片性能的操作、諸如芯片交織(chip interleaving)進行限制，以防止由于大的峰值電流而導(dǎo)致芯片故障。以下將描述一種防止電源電壓由于突然的電流消耗而突然下降的方法。圖3是根據(jù)本發(fā)明的第一實施例的多芯片封裝所包括的存儲芯片的詳細框圖，圖 4是說明通過將電源電壓與目標電壓Min. Limit進行比較而產(chǎn)生的感測信號的圖。參見圖3，根據(jù)本發(fā)明的第一實施例的多芯片封裝包括電壓發(fā)生電路110和多個存儲芯片300。電壓發(fā)生電路110向所述多個存儲芯片300提供電源電壓VCCE。所述多個存儲芯片300并聯(lián)耦接至電壓發(fā)生電路110，并被提供電壓發(fā)生電路110 的電源電壓VCCE。存儲芯片300中的每個在引起高功耗的特定操作之前檢查電源電壓 VCCE。如果檢查到的電源電壓低于目標電壓Min. Limit，則存儲芯片300仍維持待機模式 (standby mode)而不執(zhí)行所述特定操作，直到電源電壓VCCE變得比目標電壓Min. Limit高為止。存儲芯片300包括電壓檢測電路310、控制電路320和內(nèi)部電路組330。電壓檢測電路310檢測由存儲芯片300共用的電源電壓VCCE。電壓檢測電路310 還將電源電壓VCCE與目標電壓Min. Limit進行比較。當電源電壓VCCE低于目標電壓Min. Limit時，電壓檢測電路310產(chǎn)生高電平的感測信號DTVCC。當電源電壓VCCE等于或高于目標電壓Min. Limit時，電壓檢測電路310產(chǎn)生低電平的感測信號DTVCC。雖然描述的是電源電壓VCCE，但這樣的外部電源電壓VCCE僅是示例性的，電壓檢測電路310所檢測的電壓可以是在存儲芯片內(nèi)被調(diào)節(jié)的電源電壓VCCE的電壓，或者可以是內(nèi)部電壓VCCI。具體地，可以在存儲芯片執(zhí)行引起高功率(或電流)消耗的操作之前驅(qū)動電壓檢測電路310。電壓檢測電路310包括目標電壓發(fā)生器314和比較器316。目標電壓發(fā)生器314產(chǎn)生目標電壓Min. Limit。比較器316將電源電壓VCCE與目標電壓Min. Limit進行比較，并基于比較結(jié)果來輸出感測信號DTVCC。也就是，當電源電壓VCCE低于目標電壓Min. Limit時，比較器316產(chǎn)生高電平的感測信號DTVCC。當電源電壓VCCE等于或高于目標電壓Min. Limit時，比較器 316產(chǎn)生低電平的感測信號DTVCC。當從比較器316接收到高電平的感測信號DTVCC時，控制電路320控制內(nèi)部電路組330使得內(nèi)部電路組330維持待機模式而不執(zhí)行引起高功率消耗的特定操作。當接收到低電平的感測信號DTVCC時，控制電路320控制內(nèi)部電路組330使得內(nèi)部電路組330執(zhí)行所述特定操作。以下將具體描述控制電路320的操作。參見圖4，可以看出當電源電壓VCCE (或VCCI)低于目標電壓Min. Limit時輸出高電平的感測信號DTVCC，而當電源電壓VCCE (或VCCI)等于或高于目標電壓Min. Limit時輸出低電平的感測信號DTVCC。控制電路320基于標識(flag)信號來檢測感測信號DTVCC的狀態(tài)(也就是，感測信號DTVCC是處于高電平還是低電平)。
在存儲芯片的操作之中，會有能夠被推遲的操作，但也有不能夠推遲的操作。在具有能夠被推遲的操作的情況下，控制電路320在執(zhí)行操作之前基于標識信號來檢測感測信號DTVCC是處于高電平還是低電平。換言之，恰好在操作之前設(shè)置標識信號，其中執(zhí)行所述操作的時間點不影響存儲器單元的操作。因此，控制電路320在執(zhí)行能夠推遲的操作之前檢查標識信號。如果檢查的結(jié)果是感測信號DTVCC處于高電平，則控制電路320控制內(nèi)部電路組330使得內(nèi)部電路組330 不執(zhí)行操作。而如果檢查的結(jié)果是感測信號DTVCC處于低電平，則控制電路320控制內(nèi)部電路組330使得內(nèi)部電路組330執(zhí)行操作。圖5是說明根據(jù)本發(fā)明的一個實施例的多芯片封裝的操作方法的流程圖。參見圖5，在根據(jù)本發(fā)明的所述實施例的多芯片封裝的操作方法中，首先，向所述多個存儲芯片提供電源電壓VCCE。每個存儲芯片在步驟510檢測電源電壓VCCE。然后，在步驟520，比較器316通過將電源電壓VCCE與目標電壓Min. Limit進行比較來產(chǎn)生感測信號DTVCC。然后，在步驟530，控制電路320檢查感測信號DTVCC。在執(zhí)行引起高電流消耗的操作之前檢查感測信號DTVCC。 如果檢查的結(jié)果是感測信號DTVCC處于低電平，則意味著電源電壓VCCE等于或高于目標電壓Min. Limit。因此，在步驟540執(zhí)行操作，然后結(jié)束。如果檢查的結(jié)果是被檢查的感測信號DTVCC處于高電平，則意味著電源電壓VCCE 低于目標電壓Min. Limit，在步驟550推遲操作。內(nèi)部電路組330把要執(zhí)行的操作推遲，直到電源電壓VCCE變得等于或高于目標電壓Min. Limit為止。如上所述，在執(zhí)行引起高電流消耗的操作之前執(zhí)行根據(jù)本發(fā)明的一個實施例的電壓下降檢查算法。當檢測到電壓下降時不執(zhí)行操作，而當電源電壓VCCE處于正常電壓時才執(zhí)行操作。因此，可以減小峰值電流(或峰值功率)，并且可以防止電源電壓VCCE的突然下降。圖6是說明根據(jù)本發(fā)明的第二實施例的多芯片封裝的框圖。參見圖6，根據(jù)本發(fā)明的第二實施例的多芯片封裝包括電壓發(fā)生電路110、電壓檢測電路310和多個存儲芯片120<1>至120<n>到150<1>至150<n>。電壓發(fā)生電路110產(chǎn)生電源電壓VCCE。電壓檢測電路310將電源電壓VCCE與目標電壓Min. Limit進行比較。當電源電壓VCCE低于目標電壓Min. Limit時，電壓檢測電路310產(chǎn)生感測信號DTVCC。所述多個存儲芯片120<1>至120<n>到150<1>至150<n>通過電源電壓VCCE操作，并且，在接收到感測信號DTVCC期間被設(shè)置為待機模式。在根據(jù)本發(fā)明的第二實施例的多芯片封裝中，電壓檢測電路310被設(shè)置于存儲芯片120<1>至120<n>到150<1>至150<n>外部，并由所述多個存儲芯片共用。因此，由于各存儲芯片中未包括電壓檢測電路310，故根據(jù)本發(fā)明的第二實施例的多芯片封裝有效地利用了面積。雖然在本實施例中描述了將電壓檢測電路310置于存儲芯片外部的例子，但第一實施例的控制電路320也可以被置于存儲芯片外部并由存儲芯片共用。在一些實施例中，電壓檢測電路310和控制電路320的功能可以在外部控制器(未示出)中實現(xiàn)。在此情況下，外部控制器控制所有存儲芯片的操作。外部控制器可以通過在特定存儲芯片執(zhí)行操作之前檢測電源電壓VCCE來停止引起高電流消耗的操作的執(zhí)行。為此，外部控制器被配置為獲知由特定存儲芯片執(zhí)行何種操作。因此，外部控制器可以根據(jù)例如外部控制器與特定存儲芯片之間的協(xié)議標準來控制特定存儲芯片的操作。如以上的實施例所描述的，電壓檢測電路310可以包括目標電壓發(fā)生器314和比較器316，所述目標電壓發(fā)生器314用于產(chǎn)生目標電壓Min. Limit，所述比較器316用于通過將電源電壓VCCE與目標電壓Min. Limit進行比較來產(chǎn)生感測信號DTVCC。圖7是說明根據(jù)本發(fā)明的第三實施例的多芯片封裝的框圖。參見圖7，根據(jù)本發(fā)明的第三實施例的多芯片封裝包括電壓發(fā)生電路110、多個存儲芯片組120至150以及電壓檢測電路310<1>至310<4>。電壓發(fā)生電路110產(chǎn)生電源電壓VCCE。存儲芯片組120至150分別包括由電源電壓VCCE操作的存儲芯片120<1>至 120<η>、130<1> 至 130<n>、140<1> 至 140<n> 以及 150<1> 至 150<n>。電壓檢測電路310<1>至310<4>與各自的存儲芯片組120至150耦接。電壓檢測電路中的每個將施加至存儲芯片組120至150中的每個的電源電壓VCCE與目標電壓Min. Limit進行比較。如果比較的結(jié)果是電源電壓VCCE低于目標電壓Min. Limit,則電壓發(fā)生電路中的每個(例如310<1>)向存儲芯片組中的每個(例如，120)的存儲芯片120<1>至 150<n>產(chǎn)生感測信號DTVCC。在接收到感測信號DTVCC期間，存儲芯片120<1>至150<n>被設(shè)置為處于待機模式。在根據(jù)本發(fā)明的第三實施例的多芯片封裝中，電壓檢測電路310<1>至310<4> 與各自的存儲芯片組120至150耦接，并且存儲芯片組120至150的存儲芯片120<1>至 120<n>、130<1> 至 130<n>、140<1> 至 140<n> 以及 150<1> 至 150<n> 分別共用電壓檢測電路310<1>至310<4>。因此，由于每個存儲芯片中未包括電壓檢測電路310，故根據(jù)本發(fā)明的第三實施例的多芯片封裝有效地利用了面積。在第三實施例中，可以將第一實施例的控制電路320置于存儲芯片組120至150 的外部，并由存儲芯片組120至150共用。在一些實施例中，電壓檢測電路310和控制電路320的功能可以在多個內(nèi)部控制器(未示出)中實現(xiàn)。在此情況下，與存儲芯片組耦接的外部控制器控制每個存儲芯片組所包括的多個存儲芯片的操作。外部控制器可以通過在特定存儲芯片執(zhí)行操作之前檢測電源電壓VCCE來停止引起高電流消耗的操作的執(zhí)行。為此，外部控制器被配置為獲知由特定存儲芯片執(zhí)行何種操作。因此，外部控制器可以根據(jù)例如外部控制器與特定存儲芯片之間的協(xié)議標準來控制特定存儲芯片的操作。電壓檢測電路310可以包括目標電壓發(fā)生器314和比較器316，所述目標電壓發(fā)生器314用于產(chǎn)生目標電壓Min. Limit，所述比較器316用于通過將電源電壓VCCE與目標電壓Min. Limit進行比較來產(chǎn)生感測信號DTVCC。圖8是說明在編程操作期間執(zhí)行用在圖5的多芯片封裝的操作方法中的下降檢查算法的框圖，圖9是說明在高速緩存(cache)操作期間執(zhí)行用在圖5的多芯片封裝的操作方法中的下降檢查算法的框圖。
如上所述，下降檢查算法是在執(zhí)行引起高電流消耗的操作之前檢查電壓下降?？梢栽谙牡碾娏鳛?5mA或更大的時間段中執(zhí)行電壓下降檢查。參見圖8，在編程操作的情況下，在位線設(shè)置時間段“BL設(shè)置”、通過電壓增加時間段“VPASS增加”、編程/擦除電壓增加時間段“VPE增加”、高電壓放電時間段“HV放電”和位線放電時間段“BL放電”中電流消耗大。在上述時間段之前檢查感測信號DTVCC以檢測電壓下降。參見圖9，在高速緩存操作的情況下，當進入外部預(yù)備就緒狀態(tài)時電流消耗大。因此，在進入外部就緒狀態(tài)之前檢查感測信號DTVCC以檢測電壓下降。除了結(jié)合圖8和圖9所描述的編程操作或高速緩存操作之外，位線預(yù)充電操作也消耗大的電流。由于位線預(yù)充電操作消耗大量的電流，因此在封裝內(nèi)可能由于電壓下降而造成器件故障。作為替代，可以使用一種將位線劃分為若干個組并以特定的時間間隔順序地將位線預(yù)充電的方法。在此情況下，可以根據(jù)電流分布方案通過降低消耗電流來防止電源電壓 VCCE的過度下降。除了所述方法以外，可以在執(zhí)行位線預(yù)充電操作之前利用本實施例的電壓下降檢查算法來檢查電源電壓VCCE。在此情況下，由于在電源電壓VCCE變?yōu)檎Ｖ髨?zhí)行位線預(yù)充電操作，故可以降低電流消耗，并且可以防止電源電壓VCCE的過度下降。 如上所述，本發(fā)明的實施例減小了峰值電流或峰值功率。通過在操作可能重疊的時間段中自動地停止電流消耗大的操作，降低了整個封裝的峰值功率。因此，在層疊式多芯片封裝中也可以在沒有因電壓下降而導(dǎo)致的芯片故障的情況下執(zhí)行芯片交織和高速緩存操作。因此，本發(fā)明可以應(yīng)用于所有要執(zhí)行消耗大量電流的操作、如位線預(yù)充電操作的半導(dǎo)體存儲器件。
權(quán)利要求
1.一種多芯片封裝，包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；以及多個存儲芯片，所述多個存儲芯片與所述電壓發(fā)生電路耦接為所述多個存儲芯片的每個都接收所述電源電壓，其中，所述存儲芯片的每個被配置為在所述電源電壓低于目標電壓時推遲操作，而在所述電源電壓達到所述目標電壓時執(zhí)行所述操作。
2.如權(quán)利要求1所述的多芯片封裝，其中，所述存儲芯片中的每個包括電壓檢測電路，所述電壓檢測電路被配置為檢測所述電源電壓，將檢測到的所述電源電壓與所述目標電壓進行比較，并在比較結(jié)果為所述電源電壓低于所述目標電壓時產(chǎn)生感測信號；以及控制電路，所述控制電路被配置為響應(yīng)于所述感測信號而控制內(nèi)部電路，使得所述內(nèi)部電路維持待機模式。
3.如權(quán)利要求2所述的多芯片封裝，其中，所述電壓檢測電路包括目標電壓發(fā)生器，所述目標電壓發(fā)生器被配置為產(chǎn)生所述目標電壓；以及比較器，所述比較器被配置為通過將所述電源電壓與所述目標電壓進行比較來產(chǎn)生所述感測信號。
4.如權(quán)利要求2所述的多芯片封裝，其中，所述控制電路被配置為在所述存儲芯片執(zhí)行操作之前設(shè)置標識信號，并響應(yīng)于所述標識信號來檢查所述感測信號。
5.如權(quán)利要求2所述的多芯片封裝，其中，所述電壓檢測電路被配置為，如果所述比較結(jié)果是所述電源電壓低于所述目標電壓， 則產(chǎn)生高電平的所述感測信號，而如果所述比較結(jié)果是所述電源電壓達到所述目標電壓， 則產(chǎn)生低電平的所述感測信號。
6.如權(quán)利要求5所述的多芯片封裝，其中，所述控制電路被配置為控制所述內(nèi)部電路使得所述內(nèi)部電路在接收到高電平的所述感測信號時維持所述待機模式，而在接收到低電平的所述感測信號時執(zhí)行操作。
7.如權(quán)利要求1所述的多芯片封裝，其中，預(yù)先設(shè)置的操作包括位線預(yù)充電操作。
8.—種多芯片封裝，包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；電壓檢測電路，所述電壓檢測電路被配置為將所述電源電壓與目標電壓進行比較，如果比較結(jié)果是所述電源電壓低于所述目標電壓則輸出感測信號；以及多個存儲芯片，所述多個存儲芯片被配置為每個都接收所述電源電壓并在接收到所述感測信號時維持待機模式。
9.如權(quán)利要求8所述的多芯片封裝，其中，所述電壓檢測電路包括目標電壓發(fā)生器，所述目標電壓發(fā)生器被配置為產(chǎn)生所述目標電壓；以及比較器，所述比較器被配置為通過將所述電源電壓與所述目標電壓進行比較來產(chǎn)生所述感測信號。
10.如權(quán)利要求8所述的多芯片封裝，其中，所述存儲芯片中的每個包括控制電路，所述控制電路被配置為響應(yīng)于所述感測信號而控制內(nèi)部電路使得所述內(nèi)部電路維持所述待機模式；以及所述控制電路被配置為在所述存儲芯片執(zhí)行操作之前設(shè)置標識信號，并響應(yīng)于所述標識信號來檢查所述感測信號。
11.一種多芯片封裝，包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；多個存儲芯片組，所述多個存儲芯片組的每個包括由所述電源電壓操作的存儲芯片；以及電壓檢測電路，所述電壓檢測電路分別對應(yīng)于所述多個存儲芯片組，其中，所述電壓檢測電路的每個被配置為將所述電源電壓與目標電壓進行比較，并在比較結(jié)果為所述電源電壓低于所述目標電壓時向所述存儲芯片組的存儲芯片輸出感測信號，所述存儲芯片組的存儲芯片每個被配置為當接收到所述感測信號時維持待機模式。
12.如權(quán)利要求11所述的多芯片封裝，其中，所述電壓檢測電路中的每個包括 目標電壓發(fā)生器，所述目標電壓發(fā)生器被配置為產(chǎn)生所述目標電壓；以及比較器，所述比較器被配置為通過將所述電源電壓與所述目標電壓進行比較來產(chǎn)生所述感測信號。
13.如權(quán)利要求11所述的多芯片封裝，其中，所述存儲芯片中的每個包括控制電路，所述控制電路被配置為響應(yīng)于所述感測信號而控制內(nèi)部電路使得所述內(nèi)部電路維持所述待機模式，并且在所述存儲芯片執(zhí)行操作之前設(shè)置標識信號并響應(yīng)于所述標識信號來檢查所述感測信號。
14.一種多芯片封裝的操作方法，包括以下步驟 向多個存儲芯片提供電源電壓；在所述多個存儲芯片中的存儲芯片執(zhí)行操作之前檢查所述電源電壓； 如果檢查的結(jié)果是所述電源電壓低于目標電壓，則使所述存儲芯片維持待機模式；以及如果檢查的結(jié)果是所述電源電壓達到所述目標電壓，則允許所述存儲芯片執(zhí)行操作。
15.如權(quán)利要求14所述的方法，其中，檢查所述電源電壓的步驟包括以下步驟檢測所述電源電壓，并通過將檢測到的所述電源電壓與所述目標電壓進行比較來產(chǎn)生感測信號；以及檢查所述感測信號。
16.如權(quán)利要求14所述的方法，其中，所述操作包括位線預(yù)充電操作。
全文摘要
本發(fā)明提供一種多芯片封裝，包括電壓發(fā)生電路，所述電壓發(fā)生電路被配置為產(chǎn)生電源電壓；以及多個存儲芯片，所述多個存儲芯片與所述電壓發(fā)生電路耦接為所述多個存儲芯片的每個都接收所述電源電壓，其中，所述存儲芯片的每個被配置為在所述電源電壓低于目標電壓時推遲操作，而在所述電源電壓達到所述目標電壓時執(zhí)行操作。
文檔編號G11C29/08GK102568601SQ20111039794
公開日2012年7月11日 申請日期2011年12月5日 優(yōu)先權(quán)日2010年12月3日
發(fā)明者金有聲, 金范石 申請人:海力士半導(dǎo)體有限公司