技術(shù)編號：6736980
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明的示例性實施例涉及一種多芯片封裝，更具體而言，涉及一種能夠減小峰值電流的多芯片封裝。背景技術(shù)為了提高存儲芯片的集成度和性能，正在研發(fā)層疊式存儲芯片。也就是，層疊2 個、4個或8個存儲芯片，從而相比于單存儲芯片提高集成度。通常，在具有多個存儲芯片的多芯片封裝中，存儲芯片共用提供給所述封裝的專用電源。如果所述多個存儲芯片同時執(zhí)行消耗電流大的操作、諸如位線預(yù)充電操作，則峰值電流大，這是因為電流在時間上相互重疊。為了解決這種問題，可以將電流消耗時間段延長，以...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)無源代碼，用于學(xué)習(xí)原理，如您想要源代碼請勿下載。