專利名稱：具有多個裝置的系統中的時鐘再生和時序方法以及具有可變數據對準的存儲器控制器的制作方法
技術領域：
本發(fā)明涉及裝置。具體而言，本發(fā)明涉及具有多個裝置的系統以及用于再生該系統所用時鐘的方法。而且，本發(fā)明涉及半導體裝置。具體而言，本發(fā)明涉及具有多個半導體裝置的系統以及用于這種系統的時序和時鐘方法。
背景技術：
電子設備使用如存儲器裝置的半導體裝置。存儲器裝置可以包括隨機存取存儲器(RAM)、閃速存儲器(例如NAND閃存裝置、NOR閃存裝置)以及用于存儲數據或信息的其他類型的存儲器。電路板上的存儲器系統設計用于既實現高密度又實現高速操作，以滿足各種應用的要求。可用于在電路板上實現高密度存儲器系統的兩種設計技術包括串聯互聯結構和多點連接(multi-drop)總線互聯結構。這些設計技術通過使許多存儲器裝置連接到一個存儲器控制裝置來解決密度問題。一種設計技術是多點連接總線互聯結構，其中，多個存儲器裝置并聯到存儲器控制器。另一種設計技術是多個存儲器裝置的串聯。包括存儲器的系統中可以使用各種時鐘方法。使用公共源時鐘時，由于這種結構的并聯性質，時鐘信號會出現失真。同時，其具有幾個偏斜因子(skew factor)，許多裝置連接成多點連接形式時，工作頻率范圍有限，而且不能用于高速應用。使用時鐘重整和重發(fā)射的源同步時鐘系統提供較高的工作頻率范圍，并避免一些公共同步時鐘偏斜因子，但是會引入不嚴重影響系統性能的其他偏斜因子。

發(fā)明內容
根據本發(fā)明的一方面，提供一種用于傳輸具有由輸入時鐘信號的轉換所確定的周期的數據的裝置。該裝置包括時鐘電路和同步電路。該時鐘電路用于響應于輸入時鐘信號提供多個再生的時鐘信號。多個再生的時鐘信號的相位相對于數據彼此不同地偏移。該時鐘電路還用于響應于多個再生的時鐘信號中的至少一個產生輸出時鐘信號。該同步電路用于同步數據傳輸和至少一個再生的時鐘信號。在數據周期內發(fā)生輸出時鐘信號的轉換。例如，多個再生的時鐘信號的相位中的每一個相對彼此相移。響應于具有不同相移的再生時鐘信號，時鐘電路可以產生具有可變相移的輸出時鐘信號。時鐘電路可包括鎖相環(huán)(PLL)，用于響應于輸入時鐘信號提供多個再生的時鐘信號；以及時鐘輸出電路，用于響應于多個再生的時鐘信號中的至少一個產生所述輸出時鐘信號。例如，所述PLL配置為 響應于控制信號選擇性地被使能或禁用，該控制信號具有分別用于引起PLL被使能或禁用的第一和第二邏輯狀態(tài)。PLL被使能的情況下，PLL響應于輸入時鐘信號產生多個再生的時鐘信號。時鐘輸出電路響應于所述多個再生的時鐘信號中的至少一個來產生輸出時鐘信號。同步電路使數據傳輸和至少一個所述再生的時鐘信號同步。PLL被禁用的情況下，同步電路使數據傳輸和輸入時鐘信號同步。有益地，PLL還用于輸出再生的時鐘信號，所述再生的時鐘信號和數據之間的相移是90°的倍數。例如，裝置接收包括一個時鐘信號及其互補時鐘信號的輸入時鐘信號。響應于輸入時鐘信號，時鐘電路提供內部時鐘信號。PLL在PLL使能時響應于內部時鐘信號提供多個再生的時鐘信號。在PLL被禁用時，同步電路使數據傳輸和內部時鐘信號同步。該裝置還可以包括保持器，用于保持和裝置相關聯的標識信息，該標識信息可用于標識裝置。響應于該保持器中保持的標識信息提供控制信號?？刂菩盘柺欠謩e使PLL被使能和禁用的邏輯高或低之一。裝置還可包括訪問電路，用于響應于基于標識信息的裝置標識訪問存儲器。根據本發(fā)明的另一方面，提供一種用于把數據從第一裝置傳輸到第二裝置的設備，所述數據具有由時鐘信號的轉換確定的周期。第一裝置包括第一時鐘電路和第一同步電路。第一時鐘電路用于響應于第一輸入時鐘信號提供多個第一再生的時鐘信號，所述多個第一再生的時鐘信號的相位相對于數據彼此不同地偏移，以及響應于所述多個第一再生的時鐘信號中的至少一個來產生第一輸出時鐘信號。第一同步電路用于同步數據傳輸和所述多個第一再生的時鐘信號中的至少一個，在數據周期內發(fā)生第一輸出時鐘信號的轉換。第二裝置包括第二時鐘電路，用于響應于從第一輸出時鐘信號獲得的第二輸入時鐘信號提供多個第二再生的時鐘信號，所述多個第二再生的時鐘信號的相位相對于數據彼此不同地偏移，以及第一數據輸入電路，用于響應于第二輸入時鐘從第一裝置接收傳輸的數據。例如,第一時鐘電路包括第一鎖相環(huán)(PLL),用于響應于第一輸入時鐘信號提供多個第一再生的時鐘信號；第一時鐘輸出電路，用于響應于所述多個第一再生的時鐘信號中的至少一個來產生第一輸出時鐘信號。第二時鐘電路包括第二 PLL，用于響應于第二輸入時鐘信號提供多個第二再生的時鐘信號。第一和第二 PLL配置為分別響應于第一和第二控制信號選擇性地被使能或禁用。當第一 PLL使能時，第一 PLL響應于第一輸入時鐘信號產生多個第一再生的時鐘信號。當第二 PLL使能時，第二 PLL響應于第二輸入時鐘信號產生多個第二再生的時鐘信號。根據本發(fā)明的另一方面，提供一種系統，包括控制器；以及串聯的多個裝置，所述多個裝置的操作和時鐘信號同步。每個裝置包括用于選擇性地被使能的鎖相環(huán)(PLL)，所述PLL在使能時響應于輸入時鐘信號提供多個再生的時鐘信號，多個再生的時鐘信號是輸入時鐘信號的不同相移的形式；以及同步電路，用于同步數據傳輸和至少一個所述再生的時鐘信號。
根據本發(fā)明的另一方面，提供一種多個裝置中使用的方法，所述多個裝置中的每一個包括鎖相環(huán)(PLL)，一個裝置響應于輸入時鐘信號把數據傳輸到另一裝置。該方法包括響應于控制信號選擇性地使能PLL，被使能的PLL響應于輸入時鐘信號輸出多個再生的時鐘信號，再生的時鐘信號是輸入時鐘信號的不同相移的形式。根據本發(fā)明的另一方面，提供一種用于傳輸根據時鐘信號被同步的數據的方法，該數據的周期根據時鐘信號的轉換確定，該方法包括選擇性地使能或禁用鎖相環(huán)(PLL)；在鎖相環(huán)使能時響應于輸入時鐘信號提供再生的時鐘信號，再生的時鐘信號是輸入時鐘信號的相移形式；以及同步數據的傳輸和再生的時鐘信號，在數據周期中發(fā)生再生的時鐘信號的時鐘轉換。根據本發(fā)明的另一方面，提供一種用于從第一裝置向第二裝置傳輸數據的方法，根據時鐘信號所述數據被同步，所述數據的周期由所述時鐘信號的轉換確定，該方法包括響應于第一輸入時鐘信號提供再生的時鐘信號，再生的時鐘信號是第一輸入時鐘信號的相移形式；同步數據的傳輸和再生的時鐘信號，在數據周期內發(fā)生再生的時鐘信號的時鐘轉換，提供再生的時鐘信號作為輸出時鐘信號；響應于來自第一裝置的輸出時鐘信號提供再生的時鐘信號，再生的時鐘信號是來自第一裝置的輸出時鐘信號的相移形式；以及接收從第一裝置傳輸的數據。根據本發(fā)明的另一方面，提供一種用于傳輸根據時鐘信號被同步的數據的方法，該數據的周期由時鐘信號的轉換確定。該方法包括選擇性地使能或禁用鎖相環(huán)(PLL);在該PLL被使能時響應于輸入時鐘信號提供多個再生的時鐘信號,再生的時鐘信號是輸入時鐘信號的不同相移的形式；以及使數據的傳輸和至少一個所述再生的時鐘信號同步。根據本發(fā)明的另一方面，提供一種用于從第一裝置向第二裝置傳輸數據的方法，根據時鐘信號所述數據被同步，所述數據的周期由時鐘信號的轉換確定。在第一裝置，該方法包括響應于第一輸入時鐘信號提供多個再生的時鐘信號，所述再生的時鐘信號是第一輸入時鐘信號的不同相移的形式；以及使數據的傳輸和至少一個所述再生的時鐘信號同步，在數據周期內發(fā)生再生的時鐘信號的時鐘轉換，提供再生的時鐘信號作為輸出時鐘信號。在第二裝置，該方法包括響應于來自第一裝置的輸出時鐘信號提供多個再生的時鐘信號，所述再生的時鐘信號是來自第一裝置的輸出時鐘信號的不同相移的形式；以及接收從第一裝置傳輸的數據。根據本發(fā)明的一方面，提供一種與采用源同步時鐘的多個串聯裝置通信的設備，所述設備包括信息檢測器，用于檢測和串聯裝置的數量相關的數量信息；以及時鐘產生器，用于響應于檢測的數量信息產生時鐘信號，產生的時鐘信號用于同步設備和裝置之間的通信。例如，信息檢測器包括標示符檢測器，用于檢測和串聯裝置中的一個相關聯的裝置標示符(ID)，并將檢測的裝置ID作為檢測的數量信息提供給時鐘產生器。標示符檢測器可包括位信息檢測器，用于檢測裝置ID中包括的多個位中的一個的信息。位信息檢測器可包括位數字判定器，用于確定裝置ID的最低有效位(LSB)是“I”或“0”，并提供判定結果作為檢測的數量信息，響應于判定結果產生對準的時鐘信號。
該設備還可包括模式檢測器，用于接收標識ID分配完成的狀態(tài)的信號、確定ID分配是否完成并向位判定器提供ID分配完成的狀態(tài)，以確定寄存的裝置ID的LSB。例如，時鐘產生器響應于裝置標示符分配已完成或正在進行的檢測產生和數據邊沿對準或中心對準的時鐘信號，設備提供用于控制輸入到裝置的數據和來自裝置的數據的選通信號，數據和時鐘信號同步傳輸。根據本發(fā)明的另一方面，提供一種用于和采用源同步時鐘的多個串聯裝置通信的方法，所述方法包括檢測和串聯裝置的數量相關的數量信息；以及響應于檢測的數量信息產生時鐘信號，產生的時鐘信號用于同步和裝置的通信。
該方法還可包括分配和每個串聯裝置相關聯的唯一裝置標示符(ID)，分配的裝置的ID是連續(xù)的；檢測和串聯裝置中的一個相關聯的裝置ID ;以及提供檢測的裝置ID作為檢測的數量信息。檢測裝置ID的步驟可包括響應于裝置ID的檢測完成來檢測關于裝置ID中包括的多個位中的一個的信息。根據本發(fā)明的另一方面，提供一種系統，包括采用源同步時鐘的多個串聯裝置；以及用于和串聯裝置通信的控制器，所述控制器包括信息檢測器，用于檢測和串聯裝置的數量相關的數量信息；以及時鐘產生器，用于響應于檢測的數量信息產生時鐘信號，產生的時鐘信號用于同步控制器和裝置之間的通信。根據本發(fā)明的一個實施例，提供一種包括存儲器控制器和至少一個半導體裝置的系統。根據本發(fā)明的一個實施例，提供包括選擇性地使能或禁用的PLL的裝置。PLL被使能時，提供多個再生的時鐘信號，其相對于由輸入時鐘信號及其互補信號確定的參考時鐘信號相移90°、180°、270°和360°。PLL是選擇性地使能或禁用的。響應于多個再生的時鐘信號中的一個或它們的組合傳輸數據。禁用時，PLL不產生時鐘，響應于參考信號傳輸數據。根據本發(fā)明的另一個實施例，提供一種包括存儲器控制器和串聯到存儲器控制器的多個存儲器裝置的系統。將多個存儲器裝置分成多個組。存儲器控制器提供用于同步裝置操作的時鐘信號。一個組的裝置由源同步和公共同步時鐘結構提供的時鐘信號進行同步。每個裝置包括由使能信號選擇性地使能的PLL。PLL被使能時，其輸出相對于數據相移90°的倍數的多個再生的時鐘信號。具有使能的PLL的每個裝置用再生的時鐘信號操作。PLL被禁用時，裝置用輸入時鐘信號操作。禁用PLL的裝置引起較少功耗。響應于由使能PLL提供的再生的時鐘信號，向串聯的下一裝置提供輸出時鐘信號，以提供源同步時鐘。組里的裝置的結構是多芯片封裝。時鐘相移提供與要傳輸的數據中心對準的時鐘，結果是，一些偏斜可以不被看成是破壞因素。根據另一實施例，提供具有可變操作的閃速存儲器(如NAND閃速裝置)的半導體存儲器裝置。根據另一實施例，提供一種包括存儲器控制器和串聯到存儲器控制器的多個存儲器裝置的系統。系統用源同步時鐘結構操作。存儲器控制器包括產生相對于輸入振蕩信號相移90°、180°、270°和360°的PLL(鎖相環(huán))。這些相移信號中的一些用于時鐘對準。裝置被分配唯一且連續(xù)的標示符(ID)號。最后一個裝置的ID號的最低有效位用于確定時鐘對準，和由存儲器控制器產生的數據邊沿對準或中心對準的時鐘。
根據一個實施例，控制器提供和數據中心對準或邊沿對準的時鐘。每個串聯的裝置可以提供和數據邊沿對準或中心對準的時鐘。將提供的時鐘傳輸給下一裝置。例如，存儲器裝置包括用于存儲數據的存儲器或數據存儲元件。存儲器包括隨機存取存儲器(RAM)、閃速存儲器(例如NAND閃速裝置、NOR閃速裝置)和用于存儲數據或信息的其他類型的存儲器。 通過研讀以下對本發(fā)明具體實施例的描述，本發(fā)明的其他方面和特征對本領域普通技術人員是明顯的。


現在將參考附圖描述本發(fā)明的實施例，其中圖1是具有以多點連接方式連接的多個存儲器裝置的現有系統的框圖；圖2是具有閃速存儲器的整體系統的框圖，本發(fā)明的實施例可用于該系統；圖3是多個串聯的存儲器裝置結構的框圖，本發(fā)明的實施例可用于該結構；圖4的流程圖示出圖3所示裝置的操作；圖5A是示出裝置標示符(ID)分配操作的圖3結構的框圖；圖5B是示出正常操作模式的圖3結構的框圖；圖6是用于圖3所示結構的示例命令格式的框圖；圖7A是單數據速率(SDR)操作的時序圖；圖7B是雙數據速率(DDR)操作的時序圖；圖8A是使用公共同步時鐘結構的具有多個串聯存儲器裝置的系統的示例的框圖；圖SB是使用公共同步時鐘結構的具有多個串聯存儲器裝置的系統的另一個示例的框圖；圖9是圖8A和8B所示的一個存儲器裝置的框圖；圖IOA是具有存儲器控制器和多個串聯存儲器裝置的系統的示例的框圖；圖IOB是具有存儲器控制器和多個串聯存儲器裝置的系統的另一個示例的框圖；圖11是圖IOA和IOB所示兩個裝置的框圖；圖12是使用公共同步時鐘結構的兩個裝置的框圖，公共同步時鐘結構具有公共時鐘源；圖13是使用源同步時鐘結構的具有多個串聯存儲器裝置的系統的框圖；圖14是圖13所示的一個存儲器裝置的框圖；圖15是使用源同步時鐘結構的具有存儲器控制器和多個串聯存儲器裝置的系統的框圖；圖16是圖15所示兩個裝置的框圖；圖17是使用源同步時鐘結構的兩個裝置的框圖；圖18A是圖15所示串聯裝置中的一個裝置的框圖；圖18B是圖18A所示裝置的具有存儲器核心電路的控制電路的框圖；圖18C是圖18A所示裝置的時鐘I/O電路框圖；圖18D是圖18A所示裝置的數據I/O電路框圖18E是圖18A所示裝置的選通I/O電路框圖；圖19是圖18A-18E所示源同步時鐘結構的時序圖；圖20A是使用源同步時鐘結構和公共同步時鐘結構的具有存儲器控制器和多個串聯存儲器裝置的系統的框圖；圖20B是使用源同步時鐘結構和公共同步時鐘結構的具有存儲器控制器和多個串聯存儲器裝置的另一個系統的框圖；
圖21A是使用線接合的多芯片封裝(MCP)結構的示例的截面圖；圖2IB是具有硅通孔的MCP結構的另一示例的截面圖；圖22是使用用于MCP裝置的混合同步時鐘結構的系統的框圖；圖23A是使用用于MCP裝置的交替混合同步時鐘結構的另一系統的框圖；圖23B是使用另一個用于MCP裝置的進一步交替混合同步時鐘結構的另一系統的框圖；圖24A是一個存儲器裝置的框圖，該存儲器裝置接收中心對準的時鐘以獲取輸入數據，可選地提供中心對準的源同步時鐘輸出；圖24B是圖24A所示裝置的時鐘I/O電路框圖；圖24C是圖24A所示裝置的數據I/O電路框圖；圖24D是圖24A所示裝置的選通I/O電路框圖；圖25是用禁用的鎖相環(huán)(PLL)操作的圖24A-24D所示裝置的時序圖；圖26是用使能的PLL操作的圖24A-24D所示裝置的時序圖；圖27是使用基于源同步時鐘結構和公共同步時鐘結構的用于MCP裝置的交替時鐘結構的系統的框圖；圖28的時序圖示出控制器和第一存儲器裝置上的源同步信號之間的關系；圖29A是可用邊沿對準時鐘或中心對準時鐘接收輸入數據的一個存儲器裝置的框圖；圖29B是圖29A所示裝置的時鐘I/O電路框圖；圖29C是圖29A所示裝置的數據I/O電路框圖；圖29D是圖29A所示裝置的選通I/O電路框圖；圖30是用使能的PLL操作的圖29A-29D所示裝置時序圖；圖31是用禁用的PLL操作的圖29A-29D所示裝置時序圖；圖32是包括具有ID分配之前的使用源同步時鐘結構的多個裝置的示例系統的框圖；圖33A是具有ID分配之后的多個裝置的示例系統的框圖；圖33B是具有ID分配之后的多個裝置的另一個示例系統的框圖；圖34A是使用源同步時鐘的一個存儲器裝置的框圖；圖34B是圖34A所示的具有存儲器核心電路的控制電路的框圖；圖34C是圖34A所示時鐘I/O電路的框圖；圖34D是圖34A所示數據I/O電路的框圖；圖34E是圖34A所示選通I/O電路的框圖；圖35A是使用使能的PLL的圖34A-34E所示裝置的時序圖35B是使用禁用的PLL的圖34A-34E所示裝置的時序圖；圖36A是圖34A所不具有存儲器核心電路的控制電路的另一個不例的框圖；圖36B是圖34A所示的時鐘I/O電路的另一示例的框圖；圖37A是圖34A、34D-34E和圖36A、36B所示使用使能的PLL的裝置的時序圖；圖37B圖34A、34D-34E和圖36A、36B所示使用禁用的PLL的裝置的時序圖；
圖38示出使用源同步時鐘方法的具有控制器和多個串聯裝置的系統的另一示例；圖39示出包括多個串聯裝置的源同步時鐘系統的示例，每個裝置包括PLL ；圖40A示出具有交替PLL啟動控制的串聯裝置中的完全源同步時鐘方法的示例；圖40B示出具有交替PLL啟動控制的串聯裝置中的完全源同步時鐘方法的另一個示例；圖41A示出利用串聯裝置的最后一個裝置的ID號的時鐘對準判定示例的流程圖；圖41B示出利用串聯裝置的最后一個裝置的ID號的時鐘對準判定的另一示例的流程圖；圖42示出示例加電序列中的ID產生時序；圖43A和43B示出根據本發(fā)明實施例用于支持可變數據對準的示例存儲器控制器邏輯結構；圖44和45示出圖43A和43B所示存儲器控制器的信號的時序圖；圖46示出根據示例實施例在ID產生后自存儲器控制器產生時鐘的時序圖；圖47示出根據示例實施例在ID產生后且ID的最小有效位(LSB) = O時自存儲器控制器產生時鐘的時序圖；圖48示出根據示例實施例在ID產生后且ID的LSB = I時自存儲器控制器產生時鐘的時序圖；圖49A和49B示出根據本發(fā)明實施例用于支持可變數據對準的另一示例存儲器控制器邏輯結構；圖50示出根據示例實施例在ID產生后自存儲器控制器產生時鐘的時序圖；圖51示出根據示例實施例在ID產生后且ID的LSB = O時自存儲器控制器產生時鐘的時序圖；以及圖52示出根據示例實施例在ID產生后且ID的LSB = I時自存儲器控制器產生時鐘的時序圖。
具體實施例方式以下參考作為本發(fā)明一部分的附圖對本發(fā)明示例實施例進行詳細描述，其中通過圖示示出可用于實現本發(fā)明的具體示例實施例。對實施例的描述足夠詳細，以使本領域技術人員可以實現本發(fā)明，但是，應該理解，可以使用其他實施例，可以進行邏輯、機械、電子改變和其他改變而不背離本發(fā)明范圍。因而，下文的詳細說明不是限制性的，本發(fā)明的范圍由所附權利要求限定。
如上所述，多點連接和串聯結構是解決密度問題的公知設計技術。圖I示出具有以多點連接方式連接的多個存儲器裝置的系統。該系統實現公共同步時鐘結構，以依照并行時鐘分布。所示系統中，存儲器控制器110和多個(N個)存儲器裝
置120-1、120-2...... 120-N通信，N是大于I的整數。存儲器控制器110和N個存儲器裝置
通過η位數據線131和m位控制線133連接。數據傳輸與控制信號和公共時鐘線135上的公共時鐘同步，公共時鐘線135連接到存儲器控制器110和N個存儲器裝置120-1-120-N。時鐘源140將同步時鐘提供給公共時鐘線135。由于總線是并行的，所以時鐘信號負載很重而且失真嚴重。串聯連接多個存儲器裝置的一個示例 是1996年成為IEEE標準的RamLink。RamLink實際上規(guī)定了兩種互為替代的互聯方法。一種方法是RingLink,包括串聯連接的裝置，裝置之間進行點對點通信，其提供高擴展性，但是延遲時間長。另一種方法是SyncLink，其包括以多點連接互聯的少數裝置?；旌蟁amLink結構也是IEEE標準的一部分?；赗amLink結構的存儲器系統包括處理器或存儲器控制器和一個或多個存儲器模塊。存儲器控制器通常包括在處理器自身中，或者制造成處理器附屬芯片集的一部分。每個存儲器模塊包括一個從接口，其具有一個鏈接輸入和一個鏈接輸出。存儲器模塊排列成RamLink信令拓撲(稱為RamLink)，部件之間為單向鏈接。每個模塊上的控制接口將從接口連接到存儲器裝置(RAM)。本系統中，從接口和存儲器裝置之間使用稱為SyncLink的另一種RamLink信令拓撲。數據以沿RingLink巡行的分組形式在處理器和模塊之間傳輸。處理器或存儲器控制器用于產生所有請求分組并調度從響應分組返回?；旌蟁amLink的操作速度只能和模塊級部件連接一樣快。由于和圖I所示方法相同的多點連接總線，其頻率受限于一個模塊中的SyncLink連接。在RingLink從接口電路，源同步選通用于對到來的數據信號提供時鐘。即，伴隨到來的數據信號的選通信號StiObeln用于對到來數據進行采樣。電路使用鎖相環(huán)(PLL)根據參考時鐘信號產生穩(wěn)定的本地時鐘信號。根據本發(fā)明的實施例，提供具有控制器和連接的多個裝置的系統，多個裝置是時鐘同步的。下文描述具有串聯的半導體裝置的示例系統。圖2示出具有閃速存儲器的整體系統。參看圖2，存儲器系統140通過存儲器控制器144與主系統或處理器(主機系統)142連接。存儲器系統140包括串聯或并聯的多個存儲器裝置。存儲器裝置的示例是閃存裝置。圖3示出串聯的多個存儲器裝置的結構。參看圖3，該結構包括N個串聯的存儲器裝置145-1、145-2、145-3. · ·、145_N, N是整數。串聯的存儲器裝置140-1 一 140-N對應于圖2的存儲器系統140。對應于圖2存儲器控制器144的存儲器控制器(未示出)將一組數據信號和信息發(fā)送給該結構的存儲器裝置。將待處理的數據或信息發(fā)送給第一裝置145-1的數據輸入Dn并傳播通過串聯結構的裝置。一種實現中，最后一個裝置145-N的數據輸出Qn連接到另一個裝置或系統(未示出)，以在其中使用傳播的數據和信息。另一種實現中，最后一個裝置145-N的輸出連接到存儲器控制器，這樣，存儲器控制器可以使用從最后一個裝置145-N返回的數據。圖4示出該結構中裝置145-1-145-N的操作。圖4所示結構的裝置用如圖4所示的初始模式和正常模式操作。在初始模式，為裝置分配裝置地址(DA)或裝置標示符(ID)號。此后，在正常模式，分配有ID號的裝置執(zhí)行由命令(例如數據寫入、數據讀出)指定的操作。
圖5A示出表示ID分配的圖3的結構。參看圖3、4和5A，在初始模式，存儲器控制器向第一裝置145-1提供初始ID( =’ O’)。該結構的每個存儲器裝置145-1、145-2、
145-3.....和145-N在其ID寄存器中存儲輸入的ID、IDi，并執(zhí)行加法(即IDi+Ι)以產生
用于下一裝置的輸出ID、IDo0所示例子中，為裝置145-1、145-2、145-3、...、和145-N分配的ID是分別由二進制數字“000”、“0001”、“0010”、...、和“——”代表的連續(xù)數字“O”、
.....N。每個裝置的最高有效位(MSB)最先，最低有效位(LSB)最后。另一種實
現中，ID可變成LSB最先，MSB最后。而且，ID可以是從另一個值(例如“I”)開始的連續(xù)數字。此外，ID可以是從最大值開始的遞減數字。國際公開號W0/2007/0109886(2007年10月4日)和國際公開號W0/2007/0134444(2007年11月29日)提供了串聯的多個存儲器裝置的ID分配示例。圖5B示出表示正常模式操作的圖3的結構。參看圖3、4和5B，在正常模式，存儲器控制器發(fā)出控制信息(CI)，CI包括特定裝置ID號、操作指令以及如命令的其他信息。每個存儲器裝置中包括的裝置控制器執(zhí)行比較輸入IDi和ID寄存器中的分配ID的ID匹配判定。ID匹配的情況下，裝置控制器執(zhí)行Cl中包括的命令，以訪問該裝置的存儲器。命令操作的示例是存儲器訪問和數據處理。每個命令包括ID號(B卩，裝置地址)和命令OP代碼(下文簡稱“0P代碼”)，還可包括地址信息和/或數據。如果輸入ID和寄存的ID不匹配，那么，裝置就將Cl作為輸出命令CO傳送給下一裝置。響應于作為Cl接收的經傳送的CO,下一裝置執(zhí)行和前一裝置類似的操作。圖6是用于圖3所示的串聯存儲器裝置的示例命令格式示意圖。參看圖6，第一命令格式147-1包括ID號和OP代碼。ID號用于標示所選存儲器裝置，而OP代碼字段包括要由所選裝置執(zhí)行的OP代碼。具有第一命令格式147-1的命令例如可用于包括用于讀出寄存器值的OP代碼的命令。第二命令格式147-2包括ID號、OP代碼和數據。具有第二命令格式147-2的命令例如可用于包括用于將數據寫入寄存器的OP代碼的命令。第三命令格式147-3包括ID號、OP代碼和另外的地址。另外的地址例如可包括用于對存儲單元的位置進行尋址的行和/或列地址。具有第三命令格式147-3的命令例如可用于包括用于從所選存儲器裝置的存儲單元讀出數據的OP代碼的命令。第四命令格式147-4包括ID號、OP代碼、另外的地址和數據。具有第四命令格式147-4的命令例如可用于包括用于向所選存儲器裝置的存儲單元寫入數據的OP代碼的命令。注意，所有四個示例命令格式147-1、147-2、147-3、147-4以用于尋址目的的ID號開始。從上文應該理解，由于命令可以包括ID號、OP代碼、另外的地址、數據或和串聯存儲器裝置結構的控制相關的任何其他信息，所以這里所用的“命令” 一詞不僅僅指命令OP代碼。國際公開號W0/2008/098342 (2008年8月21日)公開了命令格式的示例。國際公開號W0/2007/036048(2007年4月5日)和2008年2 月 21 日提交的美國專利申請 No. 12/034，686 “Serial Data Flow Control In MultipleIndependent Serial Port”中公開了不例命令和操作。對于需要大存儲空間(或大規(guī)模存儲系統)的應用，可實現使用多個閃速存儲器裝置的閃速存儲系統。存儲器控制器可以訪問每個閃速存儲器裝置，每次只能選擇一個閃速存儲器。為了改善閃速存儲系統-如USB閃速驅動器、閃速存儲卡和用來替代HDD的固態(tài)驅動器(SSD)-中實現的大量閃速裝置的信號完整性，可以實現串聯的NAND(與非)閃速存儲器。串聯NAND閃速存儲器是先進的，提供使用點對點串聯裝置連接的高性能閃速裝置。可以響應于時鐘信號傳輸或獲取數據。可以響應于時鐘信號的上升沿和/或下降沿進行操作。存儲器裝置可以分別執(zhí)行如圖7A和7B所示的單數據速率(SDR)操作和雙數據速率(DDR)操作。而且，在時鐘周期內存儲器裝置可以操作多于兩次。圖8A示出具有多個串聯的存儲 器裝置的系統，多個存儲器裝置使用依照并行時鐘分布拓撲的公共同步時鐘結構。參看圖8A，存儲器控制器150與多個(N個)存儲器裝
置152-1、152-2.....152-N連接，N是大于I的整數。存儲器控制器150連接到第一存儲
器裝置152-1，以發(fā)送關于控制和/或數據的信息，該控制和/或數據信息響應于由存儲器控制器150提供的公共同步時鐘信號CLKcsycl傳播通過其余的存儲器裝置152-2-152-N。將傳播的信息從最后一個裝置152-N提供給另一個裝置或設備(未示出)，以進行進一步處理。圖SB示出具有串聯的多個存儲器裝置的另一個系統，該多個存儲器裝置使用公共同步時鐘結構，該系統形成環(huán)狀結構。所示示例系統中，存儲器控制器160與多個(N
個)存儲器裝置162-1、162-2.....162-N連接。存儲器控制器160連接到第一存儲器裝置
162-1，以發(fā)送控制和/或數據信息，該控制和/或數據信息響應于由存儲器控制器160提供的公共同步時鐘信號CLKcSyc2傳播通過其余的存儲器裝置162-2-12-N。該系統中，最后一個(第N個)存儲器裝置162-N將傳播的信息反饋給存儲器控制器160，這樣，系統形成環(huán)形連接。必需的話，將傳播的控制信號返回給存儲器控制器160。圖9示出圖8A和8B所示的一個存儲器裝置的細節(jié)。圖8A和8B所示的每個存儲器裝置具有同樣的結構。參看圖9，代表圖8A和8B所示任一裝置的Device i具有輸入電路172，用于接收來自前一裝置Devicea-Ι)的輸入信號173 ;輸出電路174，用于將輸出信號175提供給下一裝置Device (i+1);時鐘電路176和存儲器核心電路178。響應于輸入公共同步時鐘信號CLKcsyc 177，時鐘電路176將時鐘傳送給輸入電路172、存儲器核心電路178和輸出電路174，以進行操作。輸入電路172和輸出電路174響應于時鐘信號CLKcsyc執(zhí)行接口操作。圖IOA示出圖8A系統的細節(jié)。該具體示例包括存儲器控制器210和串聯的多個存儲器裝置212-1-212-4。示例系統具有實現公共同步時鐘結構的串聯存儲器裝置。所示例子示出四個裝置，但是可以串聯任意數目的裝置。參看圖10A，每個存儲器裝置212-1-212-4具有裝置ID號，該裝置ID號是固定的或預先分配的，這樣，正常模式操作時，基于ID匹配判定，一次可以選擇一個裝置。存儲器裝置具有點對點連接。存儲器控制器210具有連接到裝置的多個輸出，用于傳輸各種信息。每個裝置具有多個輸入和輸出，用于接收并傳送各種信息。存儲器控制器210具有數據輸出D0C
、命令選通輸出CS0C、數據選通輸出DS0C、芯片選擇輸出/CEC和重置輸出/RSTC。而且，存儲器控制器210具有一對時鐘輸出CKOC和/CK0C。每個裝置具有數據輸入D
、命令選通輸入CSI、數據選通輸入DSI、重置輸入/RST、芯片使能輸入/CE和一對時鐘輸入CK和/CK。而且，每個裝置具有數據輸出Q
、命令選通輸出CSO、數據選通輸出DSO。一個裝置的數據輸出Q
、命令選通輸出CSO和數據選通輸出DSO分別耦合到下一個裝置的數據輸入D
、命令選通輸入CSI和數據選通輸入DSI。裝置接收芯片使能信號/SCE (下文稱為“/SCE信號”)和重置信號/SRST (下文稱為“/SRT信號”)。而且，裝置接收一對時鐘信號SCLKI (下文稱為”SCLKI信號”)和互補時鐘信號/SCLKI (下文稱為”/SCLKI信號”)。/SCE、/SRST、SCLKI和/SCLKI信號由存儲器控制器210共同提供給裝置212-1-212-4。存儲器控制器210的數據輸出D0C
為第一裝置212_1 Device I的數據輸入D
提供輸入數據DII
。第一裝置212-1將輸出數據DQ1
傳送給下一裝置。第二裝置212-2 Device 2接收從前一裝置Devicel傳輸的輸出數據DQl
作為其輸入數據DI2
。一個裝置的命令選通輸入CSI和數據選通輸入DSI分別接收命令選通輸入信號SCSI和數據選通輸入信號SCS0。而且，一個裝置的命令選通輸出CSO和數據選通輸出DSO分別將命令選通輸出信號SCSO和數據選通信號SDSO傳輸給下一裝置。數據傳送由每個裝置的命令選通輸入和數據選通輸入信號控制。每個裝置提供命令選通輸入信號SCSI (下文稱為“SCSI信號”)和數據選通輸入信號SDSI (下文稱為“SDSI信號”)的延遲形式、命令選通輸出信號SCSO (下文稱為“SCS0信號”)和數據選通輸出信號SDSO(下文稱為“SDS0信號”)的延遲形式給下一個裝置。響應于SCLKI和/SCLKI執(zhí)行數據和SCSI、SDSI的傳輸。美國專利申請公開號2007/0076502A1 (2007年4月5日)和國際公開號W0/2007/036048提供了以串聯裝置為特征的架構的示例細節(jié)。國際公開號W0/2008/067652(2008 年 6 月 12 日)和國際公開號 TO/2008/022454 (2008 年 2 月 28 日)提供了以串聯裝置為特征的架構的其他示例細節(jié)。圖IOB示出圖8B系統的細節(jié)。圖IOA所示系統的連接和結構與圖IOA所示系統基本相同。區(qū)別在于，串聯的最后一個裝置(即Device 4)的輸出數據DQ4
、SCS04、SDS04信號饋送給存儲器控制器220。可選地，將SCS04和SDS04信號提供給存儲器控制器220以檢測有效數據位置。具體示例中，存儲器控制器以多點連接方式將SCK和/SCK信號提供給每個存儲器裝置。因而，雖然用點對點接口將到來的數據傳輸給一個部件(即，串聯存儲器裝置，或者任何其他串聯存儲器)，但是時鐘信號以多個存儲器部件為負載。因而，本技術的具體實現可具有例如為200MHz或更小的操作頻率限制。圖11示出圖IOA和IOB所示裝置的細節(jié)。圖11示出裝置的總體實現。輸入和輸出數據是η位并行數據。參看圖11，其中示出圖IOA或8Β所示系統的兩個裝置。參看圖11，第i個裝置212-i Device i和下一個裝置212_(i+l)Device (i+1)共同接收重置信號/SRST、芯片使能信號/SCE和一對時鐘信號SCLKI和/SCLKI。Device i的數據輸入D [O: (η-1)]接收來自前一裝置Device (i-Ι)(未示出)的輸入數據DIi [O: (n_l)]，并從其數據輸出Q
輸出輸出數據DQi
。將來自Device i的輸出數據DQi [O: (n_l)]作為輸入數據DI (i+1) [O: (n-1)]饋送到Device (i+1)的數據輸入D。Device (i+1)從其數據輸出Q輸出傳輸給下一裝置Device (i+1)(未示出)的輸出數據DQ (i+1) [O: (n_l) ]。Device i的命令選通輸入CSI和數據選通輸入DSI分別接收來自前一裝置Device (i_l)的命令選通輸入信號SCSIi和數據選通輸入信號SDSIi。Device i分別從其命令選通輸出CSO輸出命令選通輸出信號SCSOi、從其數據選通輸出DSO輸出數據選通輸出信號SDSOi。將來自Device i的命令選通輸出信號SCSOi和數據選通輸出信號SDSOi分別作為命令選通輸入信號SCSI (i+1)和數據選通輸入信號SDSI (i+1)饋送到Device (i+1)的命令選通輸入CSI和數據選通輸入DSI。Device (i+1)將命令選通輸出信號SCSO (i+1)和數據選通輸出信號SDSO (i+1)分別輸出給下一裝置Device (i+2)(未示出)。圖12示出公共同步時鐘結構。所示示例包括互聯的兩個裝置。每個裝置具有如圖9所示的結構。所示例子中，裝置具有相同的結構。一個裝置詳細示出其輸出接口電路，另一個詳細示出其輸入接口電路。參看圖12，一個裝置Device i具有多個復用器(Mux)。類似的，另一個裝置Device (i+Ι)具有多個解復用器(DeMux)。所示例子中，Device i作為“發(fā)射器”。類似的，Device (i+Ι)作為“接收器”。時鐘源230為兩個裝置Device i和Device (i+Ι)提供公共同步時鐘信號CLKcsyc。通過時鐘信號CLKcsyc使從Device i傳送的數據和由Device (i+Ι)接收的數據同步。Device i中，將時鐘信號CLKcsyc饋送到緩沖器，緩沖器進而將經緩沖的輸出時鐘信號CLKbO共同提供給復用器，以進行復用操作。復用器復用數據(η位)，從每個復用器輸出的經復用的數據通過每個差分輸出緩沖器輸出。每個差分輸出數據通過Device的一對管腳傳輸給連接到Device (i+Ι)的一對管腳的線。Device i中，將時鐘信號CLKcsyc饋送到緩沖器，緩沖器進而將經緩沖的輸出時鐘信號CLKbl共同提供給解復用器，以進行解復用操作。將在一對管腳接收的數據提供給相應的輸入差分緩沖器，輸入差分緩沖器將經緩沖的輸出數據提供給相應的解復用器。提供來自每個解復用器的經解復用的數據(η位)。用公共同步時鐘信號CLKcsyc同步Devicei的復用器和Device (i+1)的解復用器的操作。公共同步時鐘結構具有如圖12所示的幾個偏斜因子，例如(i)發(fā)射和接收裝置中tBUFF(從時鐘輸入焊盤到置于同步電路中的最終時鐘驅動器的時鐘插入時間)之間的差別；(ii)包括tTS(發(fā)射器輸出延遲)的信號傳播路徑中的延遲；(iii)tRS (接收器輸入延遲)；(iv)tFL(發(fā)射器和接收器之間的傳播時間)，以及多個信號之間的延遲的差別；以及(v)tJITTER(由許多因素引起的時鐘抖動，包括功率電平波動，時鐘信號線上的瞬時電特性改變和由系統中存在的其他信號引起的噪聲)。因而，許多裝置以多點連接方式連接時，具有有限的操作頻率范圍。由于信號完整性問題，如，慢的轉換、低抗擾度、時鐘相移和由傳輸線效應和存儲器裝置負載引起的時鐘波形失真，所以公共同步時鐘結構具有缺陷。因而，如果用公共時鐘驅動許多裝置的話，具有如圖I所示單時鐘源的公共同步時鐘結構不適用于高速應用。
為了提高性能，可以使用差分時鐘。引入了采用差分時鐘的DDR動態(tài)隨機存取存儲器(DRAM)產品。使用嚴格時序條件和對裝置和模塊之間距離的限制，可以采用并行(多點連接)時鐘分布方法。然而，多點連接時鐘僅用于獲得以SDR傳送的地址和控制信息。用由讀出和寫入操作中提供數據的任何裝置驅動的源同步時鐘獲得DDR數據。為了解決并行分布式時鐘結構的問題，另一種方法是源同步時鐘分布方法。由于消除了多點連接時鐘結構中的許多偏斜源，所以源同步時鐘分布方法提供更多的時序裕量。在源同步時鐘結構中，可以用如鎖相環(huán)(PLL)或延遲鎖定環(huán)(DLL)的時鐘再生器調整時鐘。在具有源同步時鐘結構的串聯裝置的情況下，PLL是有益的，這是由于沒有短期抖動累積，而且，事實上可以提供對輸入時鐘的抖動過濾函數。然而，PLL和DLL相比更復雜，而且必須考慮環(huán)穩(wěn)定性。圖13示出具有串聯的多個存儲器裝置的系統，其具有遵照串聯 時鐘分布拓撲的源同步時鐘結構，系統形成環(huán)狀結構。所示示例系統中，存儲器控制器260與多個(N個)
存儲器裝置262-1、262-2.....262-N連接。存儲器控制器260連接到第一存儲器裝置
262-2，以發(fā)送控制和/或數據信息，該控制和/或數據信息響應于源同步時鐘信號CLKssyc傳播通過其余的存儲器裝置262-2-262-N。存儲器控制器260提供初始源同步時鐘信號CLKssyc，裝置向下一個裝置提供同步的時鐘信號。本系統中，最后一個(第N個)存儲器裝置260-N將傳播的信息反饋給存儲器控制器260，這樣，系統形成環(huán)形連接。必須的話，將傳播的控制信號返回給存儲器控制器260。圖14示出圖13所示的一個存儲器裝置的細節(jié)。參看圖14，Device i具有用于接收輸入信號283的輸入電路282，用于提供輸出信號285的輸出電路284，時鐘電路286和存儲器核心電路288。時鐘電路286包括時鐘再生器，用于調整到來的時鐘信號的延遲并產生正確同步的時鐘信號。為此，時鐘再生器可以有多種可能實現，例如，使用PLL或DLL來調整或同步時鐘。響應于輸入源同步時鐘信號CLKcsyci 287，時鐘電路286將時鐘傳送給輸入電路282、存儲器核心電路288和輸出電路284，以分別進行操作。時鐘電路286的時鐘再生器將和輸入源同步時鐘信號CLKssyci 287同步的輸出源同步時鐘信號CLKcsyc0289提供下一裝置。輸出時鐘信號CLKssyco 289是輸入時鐘信號CLKssyci的再生形式。輸入電路222和輸出電路284響應于時鐘電路286提供的時鐘執(zhí)行接口操作。圖15示出具有如圖13所示的存儲器控制器和串聯的多個存儲器裝置的系統。系統具有源同步時鐘結構。系統中，最后一個裝置連接到控制器。參看圖15，系統包括存儲器控制器310和串聯的多個存儲器裝置312-1到312-4，該多個存儲器裝置具有源同步時鐘結構。每個裝置和圖IOA類似，但是時鐘和圖IOA不同。每個裝置接收來自前一部件(存儲器裝置，或對于第一存儲器裝置即Device I來說是存儲器控制器)的時鐘信號。每個裝置具有用于產生內部時鐘的PLL(未示出)。國際公開號W0/2008/067636(2008年6月12日)提供了以具有用于時鐘同步的PLL的裝置為特征的架構的示例細節(jié)。圖15所示例子中，源同步時鐘結構需要每個部件(例如裝置)中有一個PLL，以提供相移內部時鐘來獲得到來的數據，或者提供相移的輸出時鐘。例如，如果接收到的時鐘沿和接收到的數據轉換重合，需要PLL產生90°的相移，以使接收到的輸入SCLKI和/SCLKI信號位于數據輸入信號D
的有效數據窗口的中心。另一方面，如果接收到的SCLKI和/SCLKI信號的時鐘沿位于接收到的有效數據窗口的中心，需要90°相移的時鐘來產生輸出時鐘信號SCLKO和互補輸出時鐘信號/SCLKO (下文分別稱為SCLKO信號和/SCLKO信號)。下面的說明中，假定存儲器裝置工作于后一種模式。寫入操作中，存儲器裝置310將寫入命令和寫入數據(Q
)傳送給串聯裝置中的第一裝置(Device 1,312-1) 0第一裝置312_1用輸入時鐘獲得到來的數據D
，輸入時鐘和來自控制器310的到來數據中心對準。如果根據裝置ID匹配判定、利用由存儲器控制器310作為寫入命令一部分發(fā)出的裝置ID確定第一裝置312-1是寫入操作的“目標”或“指定”裝置，就將獲得的數據寫入該裝置的存儲器陣列(未示出)。這種情況下，可選地，防止寫入命令和寫入數據再發(fā)送到串聯裝置中的下一個。圖6示出用于指定特定裝置的ID號，例如，標號為“147-2”，輸入數據DI1
是命令格式147-2的“數據”部分。如果利用由存儲器控制器310作為寫入命令一部分發(fā)出的裝置ID確定第一裝置312-1不是寫入操作的“目標”或“指定”裝置，那么，必須將到來的數據再發(fā)送到第二部件(Device 2，312-2)，同時發(fā)送90。相移的時鐘輸出CKO和/CK0。第二部件(Device 2，312-2)用和到來數據中心對準的時鐘接收來自第一部件(Device 1，312_1)的重新發(fā)送的數據。利用該方法，將數據從第一部件(第一裝置312-1)傳送給最后一個部件(最后裝置 312-3)。 將來自串聯裝置的最后一個裝置(即Device 4)的輸出數據DQ
、SCLKO, /SCLKO, SCSO和SDSO信號反饋給存儲器控制器310。將SCSO和SDSO信號提供給存儲器控制器310以檢測有效數據點。和并行分布時鐘不同，控制器310不知道來自串聯裝置的確切延遲，因而，需要SCSO和SDSO信號以及SCLKO、/SCLKO信號作為輸入。讀出操作中，存儲器控制器310向串聯裝置的第一個裝置發(fā)出具有指定裝置的ID號的讀出命令。另外，如果根據裝置ID匹配判定確定指定的裝置是Device I,Device I就處理命令(即讀出)，以訪問該裝置中的儲器陣列。將第一裝置的讀出結果傳送給第二部件(Device 2，312-2)，同時傳送90°相移的時鐘輸出。然后，第二部件(Device 2，312-2)接收第一部件的讀出結果，以及和輸入數據中心對準的時鐘。該流程將讀出數據傳送通過其他的裝置直到存儲器控制器310。用圖6所示格式147-3給出ID號。根據該命令格式中包括的地址進行訪問。圖16示出圖15所示的兩個裝置。參看圖16，一個裝置Device i和下一個裝置Device (i+1)公共接收重置信號/SRST、芯片使能信號/SCE和一對時鐘信號SCLKI和/SCLKI。Device i的時鐘輸入CK和/CK分別接收來自前一裝置Device (i_l)(未示出)的輸入時鐘信號SCLKIi和/SCLKI i，并且分別從其時鐘輸出CKO和/CKO輸出相應的輸出時鐘信號SCLKOi和/SCLKOi。Device (i+1)分別接收來自Device i的輸出時鐘信號SCLKOi和/SCLKOi作為輸入時鐘信號SCLKI (i+1)和/SCLKI (i+Ι)，并且分別從其時鐘輸出CKO和/CKO輸出輸出時鐘信號SCLKO (i+Ι)和/SCLKO (i+Ι)，輸出時鐘信號SCLKO (i+Ι)和/SCLKO (i+1)傳送給下一裝置Device (i+2)(未示出)。Device i的數據輸入D接收來自前一裝置Device (i_l)的輸入數據DIi [O: (n-1)]，并且從其數據輸出Q輸出輸出數據DQi [O: (η-I)]。將來自Device i的輸出數據DQi [O: (η-I)]作為輸入數據Di (i+1) [O: (n-1)]饋送到Device (i+1)的數據輸入D。Device (i+1)從其數據輸出Q輸出傳送給下一裝置Device (i+1)的輸出數據DQ(i+l)[O: (n-1)]。Device i的命令選通輸入CSI和數據選通輸入DSI分別接收來自前一裝置Devicea-Ι)的命令選通輸入信號SCSIi和數據選通輸入信號SDSIi。Device i分別從其命令選通輸出CSO輸出命令選通輸出信號SCSOi、從其數據選通輸出DSO輸出數據選通輸出信號SDSOi。將來自Device i的命令選通輸出信號SCSOi和數據選通輸出信號SDSOi分別作為命令選通輸入信號SCSI (i+Ι)和數據選通輸入信號SDSI (i+1)饋送到Device (i+1)的命令選通輸入CSI和數據選通輸入DSI。Device (i+Ι)將命令選通輸出信號SCSO (i+1)和數據選通輸出信號SDSO (i+Ι)分別輸出給下一裝置Device (i+2)(未示出)。圖17示出具有PLL的源同步時鐘結構。所示示例包括兩個互聯的裝置。一個裝置作為發(fā)射器，另一個裝置作為接收器。每個裝置具有圖14所示的結構。所示例子中，兩個裝置具有相同結構。一個裝置詳細示出其輸出接口電路，另一個詳細示出其輸入接口電路。參看圖17，一個裝置312-i，Device i (發(fā)射器)具有多個復用器(Mux)、PLL316、時鐘復用器、差分輸入緩沖器和多個 差分輸出緩沖器。另一個裝置312-(i+Ι)(接收器)Device (i+1)包括多個解復用器(DeMux)、多個差分輸入緩沖器。通過差分輸入緩沖器將差分時鐘信號CLKi (CK和/CK) 287輸入到Device i的PLL, PLL進而提供再生的內部時鐘給復用器，以同步復用器的操作。還將再生的時鐘饋送給時鐘復用器，時鐘復用器以和產生輸出數據完全相同的方式產生輸出時鐘，以匹配數據和時鐘路徑之間的延遲。輸出時鐘用于驅動傳輸給Device (i+Ι)的輸出時鐘信號。Device (i+Ι)接收該時鐘并將其提供給解復用器，以同步解復用器的操作。和多點連接時鐘結構相比，具有PLL的源同步時鐘結構有更少的偏斜分量。由于內部再生的時鐘的相位被鎖定到輸入時鐘，所以源同步時鐘結構沒有嚴重的時鐘插入延遲問題(tBUFF偏斜)。由于輸出時鐘和輸出數據沿著相同的路徑，所以兩個裝置i和(i+Ι)之間的傳播時間偏斜(tFL)不再是問題。此外，由于PLL的濾波功能，所以減小了 tJITTER。源同步時鐘結構提供比多點連接時鐘結構更高的操作頻率范圍。例如，如果PLL抖動和相位誤差控制得較好，可以實現超過800MHz的工作頻率。由于這些原因，在具有串聯存儲器的系統中采用源同步時鐘結構，以提供較高的數據讀出帶寬?！癉esigning High Data Rate Interfaces”，IEEE 2004 VLSI CircuitsSymposium, June 16,2004公開了源同步時鐘結構的示例。圖18A示出圖15所示的一個串聯裝置。參看圖18A，向串聯裝置的第i個裝置Device i 312_i提供各種輸入信號(例如，SCLKIi, /SCLKIi, SCSIi, SDSIi信號)和輸入數據DIi [O: 3]，該裝置提供各種輸出信號(例如，SCLKOi、/SCLKOi、SCSOi、SDSOi信號)和輸出數據DQi
。具體示例中，數據有四位
。數據可以具有其他數量的位。裝置312-i包括具有鎖相環(huán)(PLL)的時鐘I/O電路401、數據I/O電路403、選通I/O電路405和具有存儲器核心電路的控制電路407。時鐘I/O電路401在時鐘輸入CK和/CK接收SCLKIi、/SCLKIi信號，并通過時鐘輸出CKO和/CKO輸出SCLKOi、/SCLKOi信號。時鐘I/O電路401向數據I/O電路403和選通I/O電路405提供參考時鐘信號Ref_clk。參考時鐘信號Ref_clk作為內部時鐘信號提供。時鐘I/O電路401產生多個時鐘信號。具體示例中，時鐘I/O電路401向數據I/O電路403和選通I/O電路405輸出相移180。、270。和360。的時鐘信號。向數據I/O電路403和選通I/O電路405提供來自存儲器控制器(例如圖15所示的存儲器控制器310)的參考電壓Vref的信號SVREF。數據I/O電路403接收輸入數據DIi
并輸出輸出數據DQi
。選通I/O電路405接收SCSIi和SDSIi信號并輸出SCSOi和SDSOi信號?？刂齐娐?07接收來自選通I/O電路405的內部命令選通輸入信號iCSI和內部數據選通輸入信號iDSI，并接收來自數據I/O電路403的要寫入的數據“寫入數據”?？刂齐娐?07向選通I/O電路405提供從其存儲器(未示出)中讀出的“讀出數據” 。圖18B示出圖18A所示的具有存儲器核心電路的控制電路407的示例?？刂齐娐?07在圖4和圖5A所示的初始模式執(zhí)行ID分配操作，并在圖4和圖5B所示正常模式執(zhí)行存儲器訪問操作。參看圖18A和18B，ID分配電路491在初始模式執(zhí)行ID分配和ID號計算。在ID寄存器492中記錄輸入ID、IDi的號碼。計算結果號碼(即IDi+Ι)由Device i作為輸出IDo提供給下一裝置。ID寄存器492保存分配的ID。之后，在正常模式，將具有如圖6所示格式的命令饋送到ID匹配判定器493和命令解釋器495。ID匹配判定器493確定輸入ID號是否和ID寄存器491中保存的分配ID匹配，如果匹配的話，提供處于邏輯“高”的ID匹配信號ID Match。如果不匹配，ID匹配信號就為邏輯“低”。在確定ID和IDi匹配的情況下，Device i是指定裝置或者目標裝置。沒有ID匹配的情況下，Device i不是指定裝置。包括OP代碼解碼器的命令解釋器495響應于“高” ID匹配信號解碼包括在輸入命令中的OP代碼，并提供經解釋的命令(例如寫入、讀出)。響應于經解釋的命令和ID匹配信號，模式信號產生器497提供帶撇號的信號。具體示例中，ID不匹配時，帶撇號的信號是邏輯“低”。ID匹配時，帶撇號的信號是“高”和“低”，OP代碼分別是“讀出”(即，命令是數據讀出命令)和“寫入”(即，命令是數據寫入命令)。響應于經解釋的命令，例如，向接收內部命令選通輸入信號iCSI和內部數據選通輸入信號iDSI的存儲器核心電路498寫入數據或者從其中讀出數據。國際公開號W0/2008/067659(2008年6月12日)公開了命令解釋器的示例。美國專利申請No. 12/034, 686公開了 ID匹配判定器的示例。圖18C示出圖18A所示的時鐘I/O電路401的細節(jié)。參看圖18A和18C，將SCLKIi和/SCLKIi信號饋送到輸入緩沖器411的“ + ”和輸入，輸入緩沖器411進而向PLL 413的參考時鐘輸入“Ref_clk Input”提供參考時鐘信號Ref_clk。在SCLKIi信號轉變(例如，從高到低)且/SCLKIi信號向相反方向轉變時(如從低到高)，參考時鐘信號Ref_clk轉變。PLL 413和參考時鐘信號Ref_clk的轉變同步運作。PLL 413包括振蕩器，分別通過緩沖器414-1、414-2、414-3和414-4產生相對于輸入參考時鐘信號Ref_clk相移90°、180°、270°和360°的四個時鐘信號。下文將參考標號為Clk90、Clkl80、Clk270和Clk360的相移90。,180° ,270°和360。的四個時鐘信號分別稱為“Clk90信號”、“Clkl80信號”、“Clk270信號”和“Clk360信號”。將Clk360信號饋送到PLL 413的振蕩輸入“0sc_loop Input”。將Clk360和Clkl80信號分別饋送到選擇器417和419的選擇輸入。每個選擇器417和419分別在其“O”和“I”輸入接收邏輯“O”和“I”信號。在選擇器417中，響應于Clk360信號選擇其“O”或“I”輸入，通過輸出緩沖器421提供其輸出信號作為SCLKOi信號。類似地，在選擇器419中，響應于Clkl80信號選擇其“O”或“ I ”輸入，通過輸出緩沖器423提供其輸出信號作為/SCLKOi信號。因而，SCKO和/SCKO信號是相位差180°的互補差分時鐘信號。選擇器417和419用于匹配時鐘和數據路徑之間的延遲。圖18D示出圖18A所示的數據I/O電路403。參看圖18A和18D，將參考電壓信號SVREF提供給輸入緩沖器425的輸入。將輸入數據DIi
饋送到輸入緩沖器425的“ + ”輸入，輸入緩沖器425的輸出〈0:3>被饋送到D類觸發(fā)器(D-FF) 461和463的數據輸入“D”，由參考時鐘信號Ref_clk的正沿和負沿為觸發(fā)器461和463提供時鐘同步，以獲得DDR數據。雖然裝置具有四位數據路徑，僅示出了一位的電路。實際裝置中，處理數據的每個電路元件復制四次。D-EF 461的四位輸出Dinl
包括4、5、6和7位，并且將其饋送到選擇器465的“O”輸入。類似的，D-EF 463的四位輸出Din2
包括0、1、2和3位，并且將其饋送到選擇器467的“O”輸入。選擇器465和467的“I”輸入分別接收如Routl
(4、5、6和7位)和Rout2
(0、l、2和3位)的讀出數據。選擇器465和467根據帶撇號的信號執(zhí)行選擇操作。用/SCE信號選擇裝置時，根據ID匹配判定，在選擇裝置時帶撇號的信號變高，在不選擇裝置時帶撇號的信號變低。將選擇器465和467的所選輸出信號饋送到D-FF 469和471的數據輸入D，D-FF 469和471分別由Clkl80和Clk360信號時鐘同步，以進行數據鎖存操作。將D-FF 469的內部鎖存的輸出數據Dol
和D-FF 471的內部鎖存的輸出數據Do0
分別饋送到選擇器473的“I”和“O”輸入，選擇器473響應于Clk 270信號執(zhí)行選擇操作。通過輸出緩沖器475提供選擇器473的所選輸出〈0:3>作為輸出數據DQi
圖18E示出圖18A所示的選通I/O電路405。參看圖18A和18E，將參考電壓信號SVREF提供給輸入緩沖器(比較器)427和429的輸入。將SCSIi和SDSIi信號分別饋送給輸入緩沖器427和429的“ + ”輸入，將輸入緩沖器427和429的輸出提供給D-FF431和433的D輸入。D-FF 431和433響應于參考時鐘信號Ref_clk執(zhí)行鎖存操作。D-FF431和433輸出提供給核心邏輯電路407的內部命令選通輸入信號iCSI (下文稱為“iCSI信號”)和內部數據選通輸入信號iDSI信號(下文稱為“iDSI信號”)。將iCSI信號饋送到D-FF 437和439的D輸入，D-FF 437和439分別由Clk 180和Clk 360信號時鐘同步。D-FF 437和439輸出iCSOl和iCSOO信號，這兩個信號分別饋送到選擇器441的“I”和“O”輸入。響應于Clk270信號，通過輸出緩沖器443提供選擇器441的所選輸出信號作為SCSOi信號。將iDSI信號饋送到D-FF 445和447的D輸入，D-FF445和447分別由Clkl80和Clk360信號時鐘同步。類似地，從D-FF 445輸出的iDSOl信號和從D-FF 447輸出的iDSOO信號分別被饋送到選擇器449的“ I”和“O”輸入，選擇器449進而響應于Clk270信號選擇iDSOl和iDSOO中的一個。通過輸出緩沖器451提供選擇器449的所選輸出信號作為SDSOi信號。圖19示出圖18A-18E所示的源同步時鐘結構的各種信號和數據。參看圖18A-18E和19，每個裝置包括PLL，PLL在SCLKOi、/SCLKOi信號和輸出數據DQi
, SCSOi和SDSOi之間產生90°的相位差，以為下一裝置提供位于中心的時鐘。如圖19所示，輸出數據DQi
和SCLKOi、/SCLKOi信號之間有90。相位差。如前所述，在正常操作模式，取決于ID匹配判定和操作模式，帶撇號的信號具有邏輯“低(即0) ”或“高(即I) ”狀態(tài)。ID不匹配判定時，Device i僅將數據轉發(fā)給下一裝置Devicea+l)。帶撇號的信號處于邏輯“0”，因而，選擇器465和467選擇來自D-FF 461和463的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即，0、1、2和3位)，并向下一存儲器裝置提供輸出數據DQi
。而且，帶撇號的信號控制(未示出)不把來自D-FF461和463的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即，0、1、2和3位)寫入到寫入寄存器481。ID不匹配判定時，不把八位(0-7位)寫入數據提供給核心邏輯電路407。然而，ID匹配判定和寫入操作模式的情況下，通過寫入寄存器481將來自D-FF 461和463的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即，0、1、2和3位)寫入存儲器核心電路498。ID匹配判定和讀出操作模式的情況下(帶撇號的信號是邏輯“I”)，核心邏輯電路407訪問其中的數據存儲元件，讀出數據，然后將讀出的數據寫入讀出寄存器483。選擇器465 和 467 分別選擇讀出數據 Routl
(4、5、6 和 7 位)和 Rout2
(O、1、2 和 3 位)，最后，將輸出數據DQi
提供給下一裝置。將具有串聯存儲器裝置的系統用于一些應用時，要將輸入數據傳輸到下一裝置，必須打開所有串聯存儲器裝置的PLL，這是由于使用 所有的輸入和輸出緩沖器。因而，如果系統中有大量的存儲器裝置，就會因為PLL操作耗費很多功率。該示例解決了例如具有混合同步時鐘的基于多堆疊芯片的存儲器的該功耗問題，基于多堆疊芯片的存儲器如非易失性閃速存儲器，其通常以多個芯片封裝，以降低將存儲器安裝在系統板上的面積。同時，引入了具有交替啟動和關閉PLL控制特征的完全源同步時鐘。如上所述，連接多個存儲器裝置。可以將這些裝置劃分成組，每組的特征是時鐘結構以及其他特征。國際公開號W0/2008/098367(2008年8月21日)公開了包括具有PLL的串聯裝置的系統。所公開的系統中，打開所有裝置的PLL，而且，不必須的話，關閉所有裝置的PLL以節(jié)省功耗。圖20A示出具有存儲器控制器和多個串聯的存儲器裝置的系統。所示示例中，將裝置分組，每組具有源同步時鐘結構和共用同步時鐘結構的組合。最后一組的最后一個裝置不連接到源控制器，而是連接到其他控制器或邏輯(未示出)。參看圖20A，存儲器控制器510和包含在組I-N中的多個存儲器裝置512-1-512-N連接。I-N組的每個組中，多個裝置(如四個裝置)如圖15所示那樣串聯。存儲器控制器510向組I 512-1發(fā)送輸入時鐘信號SCLKl以及數據和其他信息。I-N組的每個組將其輸出時鐘信號輸出給下一組。組N輸出串聯連接的輸出時鐘信號SCLK0N。圖20B示出具有存儲器控制器和多個串聯的存儲器裝置的系統，將裝置分組。該系統中，每組具有源同步時鐘結構和共用同步時鐘結構的組合，最后一組的最后一個裝置
連接到控制器。所示例子中，存儲器控制器520和包含在組1、2.....N中的多個存儲器裝
置連接。I-N組的每個組中，多個裝置(如四個裝置)如圖15所示那樣串聯。時鐘傳輸路徑和圖20A類似。將組N的輸出時鐘信號SCLKON提供給存儲器控制器520。而且，將包括數據和其他信息的傳播信號從組N的最后一個裝置反饋給存儲器控制器520。在圖20A和20B所示系統中，一組內的時鐘結構可以和其他組不同。一組中的各個裝置可以用和另一組的各個裝置不同的時鐘結構進行時鐘同步。每個存儲器裝置可以包括一個基片或芯片，或多芯片模塊(MCM)或多芯片封裝(MCP)形式的多個基片或芯片。圖21A示出使用引線接合在多芯片封裝(MCP)結構中實現的示例系統。參看圖21A，系統具有以豎直堆疊形式安裝在基底533上的多個存儲器裝置531-1-531-4，基底533是接線板。用隔離器535分開這多個裝置。裝置531-1-531-4具有多個連接焊盤537。基底533具有多個 連接焊盤539。裝置531-1-531-4的焊盤537通過引線541連接到基底533的焊盤539和其他裝置的焊盤。裝置531-1-531-4、基底533和引線541被包含在MCP封閉體(未示出)中。MCP封閉體可以包括從各側包圍系統部件的密封介質或樹脂，從而提供部件固定于其中的硬封裝。基底533在裝置的相對面具有其他連接焊盤和端子(未示出)。將其他端子連接到另一個MCP或者存儲器控制器，以發(fā)送或接收信號。裝置531-1-531-4可以和其他MCP或存儲器控制器的裝置通信。具體示例中，系統包括四個芯片(即四個存儲器裝置)，但是，系統包括任意數量的芯片。圖21B示出具有硅通孔的MCP結構的另一示例。參看圖21B，存儲器裝置551-1-551-3彼此并排地水平放置在封閉體(未示出)中的基底553上。每個裝置具有位于硅基底上的連接線和端子。用硅通孔連接器555連接裝置之間的端子，這樣，裝置可發(fā)送并接收信號。封裝中，由芯片輸入和輸出焊盤和相關的靜電放電(ESD)結構引起的負載效應是造成互聯電容的主要因素。然而，模塊內連接的負載效應和板子上封裝到封裝的連接相比遠非那么嚴重。MCP內兩個芯片之間的距離比封裝到封裝連接的距離小得多。因而，公共同步時鐘結構是適用于MCP內的解決方案，而源同步時鐘結構可用于封裝到封裝的互連，以獲得高頻操作，例如，大于200MHz。利用該方法，不需要啟動MCP內的所有PLL。這既可以實現高頻率操作又可以實現相對低的功耗。圖22示出具有用于MCP裝置的混合同步時鐘結構的系統，該混合同步時鐘結構基于MCP之間的源同步時鐘和MCP內的公共同步時鐘。參看圖22，多個(N個)MCP I-MCP N即562-1-562-N串聯，并且和存儲器控制器(未示出)通信連接。該具體示例中，每個MCP具有四個串聯的裝置。每個裝置具有用于接收輸入數據和傳送輸出數據的數據輸入D和數據輸出Q。每個裝置包括用于再生時鐘信號的PLL。存儲器控制器向MCP1562-1發(fā)送包括關于數據和指令的各種信息的輸入數據信號DI。而且,存儲器控制器向MCP I發(fā)送一對輸入時鐘信號SCLKI和/SCLKI，將輸入時鐘信號SCLKI和/SCLKI共同饋送到MCPl的所有裝置。將數據信號DI饋送到MCPl的第一裝置的數據輸入D，該數據信號DI響應于時鐘信號SCLKI和/SCLKI傳播通過MCPl中的裝置。圖22所示的具體示例中，MCP I-MCP N的每一個中，第一到第三個裝置的PLL是關閉的(即禁用的)，第四個裝置的PLL是啟動的(即使能的)。分別向要關閉和啟動的PLL提供邏輯“低”和“高”電平電壓“Vss (例如0V) ”和“Vdd (例如正電壓)”。每個MCP的最后一個裝置執(zhí)行時鐘再生的功能，將再生的時鐘信號提供給下一個MPC。圖22所示的具體示例中，每個MCP內的時鐘結構是公共同步時鐘。然而，MCP2-MCPN562-1-562-N的第一個裝置接收來自前一 MCP的最后一個裝置的再生時鐘信號，因而，MCP1-MCPN的第一個裝置由源同步時鐘結構時鐘同步。包括有關數據和指令的各種信息的輸入數據信號DI傳播通過MCPI-MCPN的裝置，MCPN的最后一個裝置輸出輸出數據DQ。而且，從MCPN的最后一個裝置輸出輸出時鐘信號SCLKO和/SCLKO。圖22所示系統中，MCP的最后一個裝置(芯片或部件)具有被使能的PLL，用于傳輸具有用于數據的中心對準時鐘的輸出數據給下一 MCP，以優(yōu)化高頻率的操作性能。用邏輯高電平的電壓Vdd啟動每個MCP內的最后一個裝置的PLL，這樣，該PLL被使能。用邏輯“低”的電壓Vss關閉每個MCP內的其他裝置的PLL，從而禁用這些PLL。圖22所示的系統中，每個MCP內的裝置使用公共同步時鐘。所有MCP的輸入和輸出用和數據中心對準的時鐘操作。MCP用源同步時鐘操作。圖22所示的示例中，每個MCP內只有一個PLL是使能的。同樣的時鐘結構可用于印刷電路板(PCB)上直接安裝的各個裝置。每個裝置或模塊內不需要再生時鐘。公共同步時鐘結構可驅動多于一個裝置，使得可關閉一些裝置中的PLL以節(jié)省功率。MCP內裝置的數量不 限于四個，MCP內可連接多于一個裝置，這對本領域技術人員來說是顯而易見的。圖23A示出具有用于基于串聯的MCP裝置的混合同步時鐘結構的另一個系統。參看圖23A，多個(N個)MCP 1-10^8卩572-1-5724串聯，并且和存儲器控制器(未示出)通信連接。每個MCP具有多個(例如四個)串聯的裝置。每個裝置具有用于接收輸入數據和傳送輸出數據的數據輸入D和數據輸出Q。每個裝置包括用于再生時鐘信號的PLL。圖23A所示的具體示例中，MCP I-MCPN的每一個中，第一和第三個裝置的PLL是用邏輯“低”電壓Vss關閉的(即禁用的)，第二和第四個裝置的PLL是用邏輯“高”電壓Vdd啟動的(即使能的)。這里，每隔一個PLL是關閉的。存儲器控制器向MCPl 572-1發(fā)送包括關于數據和指令的各種信息的輸入數據信號DI。而且，存儲器控制器向MCPl發(fā)送一對輸入時鐘信號SCLKI和/SCLKI，將輸入時鐘信號SCLKI和/SCLKI共同饋送到MCPl的第一和第二裝置。第二裝置(使能的PLL)向第三和第四裝置共同提供再生的時鐘信號SCLK02和/SCLK02。第四裝置(使能的PLL)輸出提供給下一個MCP、MCP2的再生時鐘信號。MCPl中，第三裝置由源同步時鐘結構進行時鐘同步，第二和第四裝置由公共同步時鐘結構進行時鐘同步。每一個其他MCP中，第二和第四裝置由公共同步時鐘結構進行時鐘同步，第一和第三裝置由源同步時鐘結構進行時鐘同步。將數據信號DI饋送到MCPl的第一裝置的數據輸入D，數據信號DI響應于時鐘信號SCLKI和/SCLKI傳播通過MCPl的裝置。包括關于數據和指令的各種信息的輸入數據信號DI傳播通過MCP1-MCPN的裝置，MCPN的最后一個裝置輸出輸出數據DQ。而且，MCPN的最后一個裝置還輸出SCLKO和/SCLKO信號。圖23B示出用于基于串聯的MCP裝置的混合同步時鐘結構的另一個系統。參看圖23B，多個(N個)MCP I-MCPN即582-1-582-N串聯。該具體示例中，每個MCP包括八個串聯的裝置。每個MCP中，第一到第三和第五到第七個裝置的PLL是用邏輯“低”電壓Vss關閉的(即禁用的)。第四和第八個裝置的PLL是用邏輯“高”電壓Vdd啟動的(即使能的)。每個使能的PLL響應于輸入時鐘信號向下一裝置輸出再生時鐘信號。圖23B的系統是八芯片封裝基底。如果可向所示例子施加最大操作頻率而不引起信號完整性問題，可以連接任何數量的裝置和MCP。圖23A和23B所示系統中，每個MCP中的兩個裝置(芯片或部件)是啟動的，以實現高速操作。為了實現如上所述的混合同步時鐘結構，在開始正常操作之前，需要確定每個芯片的PLL是否啟動的裝置選擇方法。選擇芯片(或部件)的PLL的示例方法是，對MCP中的每個芯片(或部件)使用外部管腳。圖22、23A和23B示出如何用恒定電壓Vss、Vdd從四個裝置中選擇一個、從兩個裝置中選擇一個以及從八個裝置中選擇兩個。源同步時鐘結構中，假定SCLKI和/SCLKI信號在輸入數據窗口的中心對準，SCLKO和/SCLKO信號也在到下一串聯部件的輸出數據的中心對準。用具有相移的PLL實現這些與數據的對準。在混合同步時鐘結構中，源同步時鐘結構和上述用于傳輸和時鐘中心對準的輸入和輸出數據的結構相同。如圖18A-18D和19所示，在輸出級對時鐘進行90°時鐘相移。這是在MCP外部整體使用源同步時鐘結構，同時在MCP內局部使用公共同步時鐘結構所需要的。這樣，混合同步時鐘結構中具有禁用PLL的芯片(或部件)接收具有公共同步時鐘結構的輸入信號，同時，具有使能PLL的裝置再生時鐘，以在把輸出數據傳輸給具有禁用PLL的下一裝置之前，進行占空比校正和90°時鐘相移。
圖22、23A和23B所示的示例系統中，第一 MCP從另一裝置(如存儲器控制器)接收和數據中心對準的時鐘。2008年11月28日提交的美國專利申請No. 12/325，074公開了由存儲器控制器提供和數據中心對準的時鐘示例。圖24A示出如圖15所示串聯的一個裝置的示例。該裝置用于混合同步時鐘結構中。該具體實施例中，時鐘是中心對準的。本例中，提供PLL使能信號PLL_EN(下文稱為“PLL_EN信號”)，用于控制要選擇性使能或禁用的PLL。PLL_EN信號是邏輯“高”或“低”時，使能(啟動)或禁用(關閉)PLL。所示示例中，向一個裝置輸入各種輸入信號(例如，SCLKIi, /SCLKIi, SCSIi, SDSIi信號)和數據DIi
，從這一個裝置輸出各種輸出信號(例如 SCLKOi、/SCLKOi、SCSOi、SDSOi 信號)和數據 DQi
。圖24A的裝置的結構和圖18A類似。圖24A所示的裝置電路還響應于PLL_EN信號，并執(zhí)行數據和控制信號選擇的其他功能。因而，用相同的參考標號指示和圖18A的裝置相應的兀件、電路、信號和信息。參看圖24A，裝置包括具有PLL的時鐘I/O電路601、數據I/O電路603、選通I/O電路605和具有存儲器核心電路的控制電路607。時鐘I/O電路601接收SCLKIi、/SCLKIi信號和PLL_EN信號。時鐘I/O電路601輸出SCLKOi、/SCLKOi信號。時鐘I/O電路601向數據I/O電路603和選通I/O電路605提供參考時鐘信號Ref_clk。包括PLL的時鐘I/O電路601輸出相移180°、270°和360°的時鐘信號。也向數據I/O電路603和選通I/O電路605提供PLL_EN信號。向數據I/O電路603和選通I/O電路605提供參考電壓信號SVREF。數據I/O電路603接收輸入數據DIi
和相移180°、270。和360。的時鐘信號。數據I/O電路603提供輸出數據DQi
。選通I/O電路605接收SCSIi和SDSIi信號和相移180。、270。和360。的時鐘信號。選通I/O電路605輸出SCSOi和SDSOi信號。控制電路607接收來自選通I/O電路605的內部命令選通輸入信號iCSI和內部數據選通輸入信號iDSI，并接收來自數據I/O電路603的要寫入的數據?？刂齐娐?07向數據I/O電路603提供讀出數據。具有存儲器核心電路的控制電路607的結構和圖18B所示的具有存儲器核心電路的控制電路407的結構類似?？刂齐娐?07提供邏輯“高”或“低”的帶撇號的信號。圖24B示出圖24A所示的時鐘I/O電路601的細節(jié)。參看圖24A和24B，將SCLKIi和/SCLKIi信號饋送到輸入緩沖器611的“ + ”和輸入，輸入緩沖器611進而提供參考時鐘信號Ref_clk。向包括振蕩器的PLL 613饋送參考時鐘信號Ref_clk和PLL_EN信號。分別響應于PLL_EN信號為邏輯“高”和“低”啟動并關閉PLL 613。分別通過緩沖器614-1、614-2、614-3和614-4輸出相對于參考時鐘信號Ref_clk相移90。,180° ,270°和360。的四個時鐘信號。將PLL_EN信號饋送到分別插入在選擇器617和619和輸出緩沖器625和627之間的選擇器621、623的選擇輸入。分別向每個選擇器617和619的“O”和“I”輸入提供邏輯“O”和“ I”電壓。選擇器621和623的“ I”輸入分別接收來自選擇器617和619的所選輸出信號。為選擇器621和623的“O”輸入提供低電平電壓Vss(邏輯“O”)。將相移360°的時鐘信號(即Clk360信號)提供給PLL 613的振蕩環(huán)輸入和選擇器617的選擇輸入。分別通過輸出緩沖器625和627提供來自選擇器621和623的所選輸出作為SCLKOi和/SCLKOi信號。從時鐘I/O電路601提供三個相移180°、270。和360。的時鐘信號(即Clkl80信號、Clk270信號和Clk360信號)。
圖24C示出圖24A所示的數據I/O電路603的細節(jié)。參看圖24A和24C，將參考電壓信號SVREF提供給輸入緩沖器629的輸入。將輸入數據DIi
饋送到輸入緩沖器629的“ + ”輸入，輸入緩沖器629的輸出〈0:3>被饋送到D-FF 661和663的數據輸入“D”，由參考時鐘信號Ref_clk的正沿和負沿對觸發(fā)器661和663進行時鐘同步以獲得DDR數據。雖然裝置具有四位數據路徑，僅示出了一位的電路。實際裝置中，處理數據的每個電路元件復制四次。D-FF 661的四位輸出Dinl
包括4、5、6和7位，并且將其饋送到選擇器665的“O”輸入。類似的，D-FF 663的四位輸出Din2
包括0、1、2和3位，并且將其饋送到選擇器667的“O”輸入。選擇器665和667根據帶撇號的信號執(zhí)行選擇操作。用/SCE信號使能裝置時，根據ID匹配判定和數據讀出操作模式選擇裝置時，帶撇號的信號變高。將選擇器665和667的所選輸出饋送到D-FF 669和671的數據輸入D，D-FF 669和671分別由Clkl80和Clk360信號時鐘同步，以進行數據鎖存操作。將D-FF 669的內部鎖存的輸出數據Dol
和D-FF 671的數據Do0
分別饋送到選擇器673的“I”和“O”輸入，選擇器673響應于Clk 270信號執(zhí)行選擇操作。將選擇器673的所選輸出〈0:3>饋送到選擇器633的“I”輸入。將參考時鐘信號Ref_clk饋送到選擇器631的選擇輸入，選擇器631的“O”和“I”輸入分別接收來自選擇器665和667輸出的內部輸出數據ido
和ido[4:7]。將來自選擇器631的所選輸出信號提供給插入在選擇器631和輸出緩沖器675之間的選擇器633的“O”輸入。響應于PLL_EN信號，選擇器633選擇來自選擇器631或者選擇器673的輸出信號，通過輸出緩沖器675將所選輸出數據〈O: 3>作為輸出數據DQi
輸出。圖24D示出圖24A所示的選通I/O電路605的細節(jié)。參看圖24A和24D，將參考電壓信號SVREF提供給輸入緩沖器641和643的輸入。將SCSIi和SDSIi信號分別饋送給輸入緩沖器641和643的“ + ”輸入，將輸入緩沖器641和643的輸出提供給D-FF 645和647的D輸入。D-FF 645和647響應于參考時鐘信號Ref_clk執(zhí)行鎖存操作。D-FF 645和647輸出提供給具有存儲器核心電路的控制電路607的內部命令選通輸入信號iCSI (下文稱為“iCSI信號”)和內部數據選通輸入信號iDSI信號(下文稱為“iDSI信號”)。將iCSI信號饋送到D-FF 649,651和653的D輸入。將iDSI信號饋送到D-FF655、657和659的D輸入。D-FF 649和655由Clk 180信號時鐘同步。D-FF 651和657由Clk 360信號時鐘同步。D-FF 653和659由參考時鐘信號Ref_clk的反相形式時鐘同步。D-FF 649和651輸出iCSOl和iCSOO信號，這兩個信號分別饋送到選擇器677的“I”和“O”輸入。響應于Clk270信號，選擇器677選擇iCSOl或iCSOO，將所選輸出信號提供給選擇器687的“I”輸入，選擇器687的“O”輸入接收D-FF 653的輸出信號。 D-FF 655和657輸出iDSOl和iDSOO信號，這兩個信號分別饋送到選擇器679的“I”和“O”輸入。響應于Clk270信號，選擇器679選擇iDSOl或iDSOO信號，將所選輸出信號提供給選擇器689的“I”輸入，選擇器689的“O”輸入接收D-FF 659的輸出信號。響應于PLL_EN信號，D-FF 687選擇選擇器677或D-FF 653的輸出信號，通過輸出緩沖器691提供所選輸出信號作為SCSOi信號。類似地，響應于PLL_EN信號，選擇器689選擇選擇器679或D-FF 659的輸出信號，通過輸出緩沖器693提供所選輸出信號作為SDSOi信號。圖25示出圖24A-24D所示裝置的各種信號。圖25所示示例中，PLL_EN信號為低的情況下，PLL 613關閉(或被禁用)，不產生Clk90信號、Clkl80信號、Clk270信號和Clk360信號。在SCSi信號和參考時鐘信號的重疊期間執(zhí)行禁用PLL的裝置內的輸入數據獲取。禁用PLL的裝置之間沒有時鐘相移，但是通過下面關系保證數據的保持時間tHOLD和設置時間tSETUP tHOLD = tOUT-tlNS+tDTD (I)tSETUP = tCKXO. 5-tHOLD (2)其中tOUT是參考時鐘到輸出緩沖器的延遲，tINS是時鐘插入延遲，tDTD是裝置到裝置延遲，tCK是時鐘周期。如上所述，時序裕量根據緩沖器路徑延遲和裝置到裝置之間的距離而不同，因而，僅在MCP或組內部使用公共同步時鐘結構。圖26示出圖24A-24D所示裝置的各種信號。該具體示例中，時鐘是中心對準的。本例中，PLL_EN信號是引起PLL啟動或被使能的邏輯“高”。參看圖24A-24D、25和26，PLL_EN信號為“高”的情況下，PLL 613啟動，產生Clk90信號、Clkl80信號、Clk270信號和Clk360信號。和公共同步時鐘結構不同，源同步時鐘結構用圖24B-24D所示的2輸入選擇器提供具有90°相移的再生時鐘以及時鐘和數據路徑之間的延遲匹配。由于該具有時鐘90°相移的延遲匹配，設置和保持時間始終與DDR操作中的tCKXO. 25值相同。有混合同步時鐘結構。第一種方法基于和來自存儲器控制器的數據以及兩個MCP之間的數據中心對準的時鐘。下面描述和數據邊沿對準的時鐘的另一種方法。在和數據中心對準的時鐘的情況下，如圖22和圖23A、23B所示，輸入數據和SCLKI以及/SCLKI信號之間的負載不平衡。由于這一不平衡的負載效應(參看“D”和CK以及/CK連接)，在存儲器控制器可從起始點改變時鐘和數據之間的相位差。因而，該替代方法為此提供解決方案。假定，除了兩個禁用的PLL部件之間之外，所有輸入數據和輸出都和時鐘邊沿對準。圖27示出根據本發(fā)明一個實施例的另一個系統。系統包括多個(N個)裝置組DGPI-DGPno系統實現具有和數據邊沿對準的時鐘的混合同步時鐘結構。每個裝置組的結構和圖22所示的基于MCP的系統相同。圖27所示的該具體示例中，每個裝置組包括四個具有PLL的裝置。第一裝置的PLL啟動(被使能)，第二到第四裝置的PLL關閉(被禁用)。用源同步時鐘結構對第一裝置時鐘同步，用公共同步時鐘結構以及由第一裝置輸出的再生時鐘信號SCLKO和/SCLKO對第二到第四裝置時鐘同步。在MCP的輸入側，輸入數據DI和一對輸入時鐘信號SCLKI和/SCLKI具有相同的負載效應，這樣，輸入數據DI和一對輸入時鐘信號SCLKI和/SCLKI可輕易地對從控制器到第一 MCP的連接負載保持相同相移。圖28示出控制器和存儲器裝置之間傳送的各種信號。為了使時鐘和數據邊沿對準，每個MCP的最后一個部件向下一 MCP提供時鐘。沒有PLL或DLL的情況下，可用輸出時鐘和輸出數據之間的延遲路徑匹配實現和數據邊沿對準的時鐘。圖29A示出具有混合同步時鐘結構接口的一個裝置的另一個示例。所示例子中，向一個裝置輸入各種輸入信號(例如，SCLKIi、/SCLKIi, SCSIi,SDSIi信號)和數據Dli，從該一個裝置輸出各種輸出信號(例如SCLKOi、/SCLKOi、SCSOi、SDSOi信號)和數據DQi。參看圖29A，裝置包括包括PLL的時鐘I/O電路701、數據I/O電路703、選通I/O電路705和具有存儲器核心電路的控制電路707。時鐘I/O電路701接收SCLKIi、/SCLKIi信號和PLL EN信號。時鐘I/O電路701向數據I/O電路703和選通I/O電路705輸出兩個內部產生的時鐘信號Clk_enl和Clk_en2(下文分別稱為Clk_enl時鐘信號和Clk_en2時鐘信號)。向數據I/O電路703和選通I/O電路705提供參考電壓信號SVREF。數據I/O電路703接收輸入數據DIi
并提供輸出數據DQi
。選通I/O電路705接收SCSIi和SDSIi信號并輸出SCSOi和SDSOi信號。控制電路707接收來自選通I/O電路705的內部命令選通輸入信號iCSI和內部數據選通輸入信號iDSI，并接收來自數據I/O電路703的要寫入的數據。控制電路707向數據I/O電路703提供讀出數據。具有存儲器核心電路的控制電路707的結構和圖18B所示的具有存儲器核心電路的控制電路407的結構類似。存在ID匹配和數據讀出命令時，控制電路707提供邏輯“高”的帶撇號信號。圖29B示出圖29A所示的時鐘I/O電路701的細節(jié)。參看圖29A和29B，將SCLKOi和/SCLKOi信號輸入到輸入緩沖器711，輸入緩沖器711進而向包括振蕩器的PLL 713的輸入提供參考時鐘信號Ref_clk。而且，將PLL_EN信號饋送到PLL 713的使能輸入“PLL_ENinputPLL 713產生相對于參考時鐘信號Ref_clk相移90。,180° ,270°和360。的四個時鐘信號。PLL 713通過各個緩沖器714-1、714-2、714-3和714-4提供Clk90信號、Clkl80信號、Clk270信號和Clk360信號。將相移360。的時鐘信號Clk360饋送到PLL 713的振蕩輸入 0sc_loop Input。將參考時鐘信號Ref_clk和90°相移的時鐘信號Clk90信號分別饋送到選擇器715的“O”和“I”輸入，選擇器715的選擇輸入接收PLL_EN信號。提供來自選擇器715的所選信號作為Clk_enl時鐘信號。將參考時鐘信號Ref_clk和來自緩沖器755的延遲形式Clk-dly分別饋送到選擇器725的“O”和“I”輸入，并由選擇器725響應于PLL_EN信號選擇這兩個信號。提供來自選擇器725的所選時鐘作為Clk_en2時鐘信號。
還將參考時鐘信號Ref_clk饋送到選擇器717的“O”輸入，選擇器717的“I”輸入和選擇輸入下拉(為邏輯“O”)，因而，選擇器717總是選擇“O”輸入的信號，結果是，參考時鐘信號Ref_clk是其所選輸出信號。將選擇器717的所選輸出信號提供給選擇器719和720的選擇輸入。分別為選擇器719的“O”和“I”輸入提供邏輯“O”和“I”。分別為選擇器720的“O”和“ I ”輸入提供邏輯“ I ”和“O”。分別通過輸出緩沖器721和723提供選擇器719和720的所選輸出信號作為SCLKOi和/SCLKOi信號。圖29C示出圖29A所示的數據I/O電路703的細節(jié)。參看圖29A和29C，將參考電壓信號SVREF提供給輸入緩沖器(比較器)727的輸入。將輸入數據DIi
饋送到輸入緩沖器725的“ + ”輸入，輸入緩沖器727的輸出信號〈0:3>被饋送到D-FF 761和763的數據輸入D，分別由Clk_enl時鐘信號及其反相形式為觸發(fā)器761和763時鐘同步。本例中，D-FF 763的數據鎖存操作與D-FF 761的數據鎖存操作在Clk_enl時鐘信號上有180°相移。雖然裝置具有四位數據路徑，僅示 出了一位的電路。實際裝置中，處理數據的每個電路元件復制四次。將包括4、5、6和7位的D-FF 761的四位輸出數據Dinl
饋送到選擇器765的“O”輸入。類似的，將包括O、1、2和3位的D-FF 763的四位輸出數據Din2
饋送到選擇器767的“O”輸入。選擇器765和767根據饋送到選擇器765和767的選擇輸入的帶撇號的信號執(zhí)行選擇操作。該具體示例中，沒有ID匹配時，帶撇號的信號是邏輯“低”。存在ID匹配時，在數據讀出和數據寫入的情況下，帶撇號的信號分別是“高”和“低”。響應于帶撇號的信號，將來自選擇器765和767的內部選擇的輸出數據Dol
和DoO
分別饋送到選擇器773的“O”和“ I”輸入，選擇器773的選擇輸入接收來自時鐘I/O電路701的Clk_en2。通過輸出緩沖器775提供來自選擇器773的所選輸出數據〈0:3>作為輸出數據DQi
。圖29D示出圖29A所示的選通I/O電路705的細節(jié)。參看圖29A和29D，將參考電壓信號SVREF提供給輸入緩沖器(比較器)737和739的輸入，輸入緩沖器737和739的“ + ”輸入分別接收SCSIi和SDSIi信號。將輸入緩沖器737和739的輸出信號提供給D-FF 741,781和743,783的D輸入。分別將Clk_enl時鐘信號提供給DFF 741和743的時鐘輸入和DFF 781和783的反相時鐘輸入。D-FF 741和743響應于Clk_enl時鐘信號分別輸出iCSIl和iDSI I信號，將iCSIl和iDSI I信號提供給控制電路707。將iCSIl和iDSI I信號分別饋送到選擇器791和793的“O”輸入。從D-FF 781和783分別提供另外的內部命令選通和數據選通輸入信號iSCSI2和iSDSI2至選擇器791和793的“I”輸入。將Clk_en2時鐘信號饋送到選擇器791和793的選擇輸入。選擇器791響應于Clk_en2時鐘信號選擇iCSIl信號或iCSI2信號，通過輸出緩沖器751提供來自選擇器791的所選輸出信號作為SCSOi信號。選擇器793響應于Clk_en2時鐘信號選擇iDSIl信號或iDSI2信號，通過輸出緩沖器753提供來自選擇器793的所選輸出信號作為SDSOi信號。具有存儲器核心電路的控制電路707的結構和圖18B相同。參看圖29A-29D，在寫入操作(帶撇號的信號是邏輯“O”)，將來自D-FF761和763的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即0、1、2和3位)寫入到寫入寄存器795。ID匹配判定的情況下，將8位(0-7位)寫入數據提供給控制電路707，以將寫入數據存儲在控制電路707中包括的核心單元。在正常操作的讀出模式(帶撇號的信號是邏輯“1”)，在ID匹配判定的情況下，控制電路707訪問其中的數據存儲元件，讀出數據，將讀出數據寫入讀出寄存器797。選擇器765和767分別選擇所寫的數據如Routl
(4、5、6和7位)和Rout2
(0、1、2和3位)，最后，將輸出數據DQi
提供給下一存儲器裝置。讀出操作中，不把來自D-FF 761和763的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即0、1、2和3位)寫入到寫入寄存器795中。因而，不向控制器電路707提供8位(0-7位)寫入數據。
圖30示出圖29A-29D的裝置的各種信號。圖30示出邊沿對準時鐘情況下混合同步時鐘結構中的使能PLL裝置的操作。用“高” PLL_EN信號使能PLL。參看圖29A-29D和圖30，用邏輯“高”電平電壓Vdd提供PLL_EN信號時，PLL_713開始產生內部相移時鐘信號，其中一個信號(90°相移的時鐘信號Clk90)用于在數據輸入側鎖存輸入數據，數據輸入側是包括數據I/O電路703的D-FF 761和763的電路。和數據邊沿對準的時鐘信號沒有建立時間裕量，沒有時鐘相移，因而，如圖29C和29D所示，需要向每個輸入鎖存提供90°相移的時鐘信號。這種情況下，輸出數據(DQi、SCSOi和SDSOi)與SCLKIi和/SCLKIi信號之間的相位差如此重要，以至于使用延遲的時鐘“Clk_dly”發(fā)送輸出數據，以在時鐘和輸入數據到達下一裝置的輸入鎖存級時給下一裝置時序裕量。將每個MCP的最后一個部件(或裝置)的SCLKOi和/SCLKOi信號饋送到其他MCP，而同一 MCP中第一個部件(或裝置)的輸出時鐘用公共時鐘方式連接到其他部件。PLL_EN信號是邏輯“低”(Vss)的情況下，禁用PLL 713，參考時鐘信號Ref_clk用于鎖存輸入數據，并將輸出數據傳輸到具有邊沿對準的時鐘的下一部件。和匹配時鐘和輸出數據之間的延遲路徑一樣，實現了時鐘和輸出數據的邊沿對準。在下一部件，如圖31所示，用SCLKOi和/SCLKOi信號獲取輸入數據，兩個部件之間有一個周期的延遲。圖31示出裝置的各種信號。圖31示出具有邊沿對準的時鐘的混合同步時鐘結構中的禁用PLL裝置的操作。用“低” PLL_EN信號禁用PLL。使用混合時鐘，可以降低由PLL引起的功耗，并且提供具有MCP和分組裝置的高速操作。用于實現完全源同步時鐘結構的第二種替代方法沒有混合同步時鐘。僅使用源同步時鐘結構，有降低由PLL引起的功耗的方法。利用交替啟動和關閉(或關閉和啟動)PLL的操作，實現數據的獲取和傳輸。這種情況下，僅考慮源同步時鐘結構，這樣，可用不同于前兩種情況的方式獲得全速操作。而且，其他益處是，這可用于包括環(huán)型連接系統的所有分組連接系統，不限于MCP。對于單部件封裝，可以應用而沒有前兩種情況中的任何限制。圖32示出具有完全源同步時鐘結構的系統的一個示例。所示示例中，系統包括14個裝置799-1-799-14，每個裝置具有PLL。每個裝置具有ID寄存器，用于保存相關ID，該ID是二進制代碼。本具體示例中，ID是四位二進制數字。因為沒有給裝置799-1-799-14分配ID，它們的ID寄存器保存初始ID (即“0000”)。根據初始ID (即“O”)的LSB，每個裝置的PLL_EN信號是邏輯“高”。因而，所有裝置的PLL都是使能的(啟動的)。圖33A示出具有完全源同步時鐘結構的多個串聯裝置的示例，該完全源同步時鐘結構在邊沿對準時鐘和中心對準時鐘之間交替。該具體示例中，系統使用和數據邊沿對準的時鐘。參看圖33A，在初始模式，分別為裝置799-1-799-14分配ID號“0000，，- “1101”。根據分配給每個裝置的ID的LSB，該裝置的PLL_EN信號是邏輯“高”或“低”。在圖33A所示的具體示例中，第一、第三...裝置的LSB是“0”，它們的PLL_EN信號是邏輯“高”。第二、第四…裝置的LSB是“1”，它們的PLL_EN信號是邏輯“低”。圖33B示出具有源同步時鐘結構的多個串聯裝置的另一個示例，該源同步時鐘結構在邊沿對準時鐘和中心對準時鐘之間交替。該具體示例中，系統使用和數據中心對準的時鐘。參看圖33B，在初始模式，分別為裝置799-1-799-14分配ID號“0000”-“1101”。根據分配給每個裝置的ID的LSB，該裝置的PLL_EN信號是邏輯“高”或“低”。在該具體示例中，第一、第三...裝置的PLL_EN信號是邏輯“低”。第二、第四...裝置的PLL_EN信號是邏輯“高”。在圖32、33A和33B所示的每個系統中，裝置的數量N都是14(偶數)，但是，串聯裝置的數目不限。如圖33A和33B所示，使能(啟動)N/2個裝置，禁用(關閉)其它N/2個裝置。圖34A示出具有完全源同步時 鐘接口的一個裝置。參看圖34A，裝置包括包括PLL的時鐘I/O電路801、數據I/O電路803、選通I/O電路805和具有存儲器核心電路的控制電路807。時鐘I/O電路801接收SCLKI、/SCLKI信號并輸出SCLKOi、/SCLKOi信號。時鐘I/O電路801向數據I/O電路803和選通I/O電路805輸出兩個內部產生的時鐘信號Clk_inl和Clk_in2 (下文分別稱為Clk_inl時鐘信號和Clk_in2時鐘信號)。向數據I/O電路803和選通I/O電路805提供參考電壓信號SVREF。數據I/O電路803接收輸入數據DIi
并提供輸出數據DQi
。選通I/O電路805接收SCSIi和SDSIi信號并輸出SCSOi和SDSOi信號?？刂齐娐?07接收來自選通I/O電路805的內部命令選通輸入信號iCSIl和內部數據選通輸入信號iDSIl，并接收來自數據I/O電路803的要寫入的數據?？刂齐娐?07向數據I/O電路803提供讀出數據?？刂齐娐?07向時鐘I/O電路801、數據I/O電路803和選通I/O電路805提供PLL_EN信號。而且，控制電路807向時鐘I/O電路801提供ID分配完畢信號。圖34B示出圖34A所示的具有存儲器核心電路的控制電路807。參看圖34A和34B，ID分配電路371在初始模式執(zhí)行ID分配和ID計算。在ID寄存器372中記錄輸入ID號IDi。計算結果數字(即IDi+Ι)由Device i作為輸出IDo提供給下一裝置。ID寄存器372保存分配的ID。ID寄存器372向反相器376提供代表分配的皿的最小有效位(LSB)的邏輯狀態(tài)的一位信號374,反相器376的反相輸出信號輸出作為PLL_EN信號。因此，PLL_EN信號具有響應于分配的IDi的LSB的“O”或“I”的邏輯狀態(tài)“高”或“低”。而且，完成ID分配后，ID分配電路371輸出ID分配完成信號379。在初始模式，首先重置ID寄存器372，所有ID寄存器372的LSB都是“O”。因而，PLL_EN信號是邏輯“高”，如圖32所示，所有裝置的PLL都被使能(啟動)。寄存ID后，響應于偶數ID的LSB，PLL_EN信號是“高”，響應于奇數ID的LSB，PLL_EN信號是“低”。如圖33A所示，響應于“高” PLL_EN信號，使能(啟動)第一、第三、第五...裝置的PLL，響應于“低” PLL_EN信號，禁止(關閉)第二、第四...裝置的PLL。之后，在正常模式，將具有如圖6所示格式的命令饋送到ID匹配判定器373和命令解釋器375。ID匹配判定器373確定輸入ID號是否和ID寄存器372中保存的分配ID匹配，如果匹配的話，提供處于邏輯“高”的ID匹配信號。如果不匹配，ID匹配信號就為邏輯“低”。包括OP代碼解碼器的命令解釋器375解碼包括在輸入命令中的OP代碼，并響應于“高” ID匹配信號提供經解釋的命令(例如寫入、讀出)。響應于經解釋的命令和ID匹配信號，模式信號產生器377提供帶撇號的信號。該具體示例中，ID不匹配時，帶撇號的信號是邏輯“低”;ID匹配且OP代碼是“讀出”(即命令是數據讀出命令)時，帶撇號的信號是“高”。響應于經 解釋的命令，例如，向具有數據存儲或存儲器單元(未示出)的存儲器核心電路378寫入數據或從中讀出數據。存儲器核心電路378接收來自選通I/O電路805的內部命令選通輸入信號iCSIl和內部數據選通輸入命令iDSIl。圖34C示出圖34A所示的時鐘I/O電路801的細節(jié)。參看圖34A和34C，向PLL813提供PLL_EN信號。將SCLKIi和/SCLKIi信號饋送到輸入緩沖器811的“ + ”和輸入，輸入緩沖器811進而向PLL 813的參考時鐘輸入“Ref_clk input”提供參考時鐘信號Ref_clk。PLL 813包括振蕩器并且分別通過緩沖器814-1、814_2、814_3和814-4產生相對于輸入參考時鐘信號Ref_clk相移90°、180°、270°和360°的四個時鐘信號。下文將參考標號為Clk90、Clkl80、Clk270和Clk360的相移90° ,180° ,270°和360。的四個時鐘信號分別稱為“Clk90信號”、“Clkl80信號”、“Clk270信號”和“Clk360信號”。將Clk360信號饋送到PLL 813的振蕩輸入“0sc_loop Input”。將Clk360信號、參考時鐘信號Ref_elk和PLL_EN信號分別饋送到選擇器817的“ 1”、“0”和選擇輸入，將選擇器817的輸出信號饋送到選擇器819和820的選擇輸入。選擇器819的“O”和“I”輸入分別接收邏輯“O”和“I”信號。選擇器820的“O”和“I”輸入分別接收邏輯“I”和“O”信號。通過輸出緩沖器821提供選擇器819的輸出信號作為SCLKOi信號。類似的，通過輸出緩沖器823提供選擇器820的輸出信號作為/SCLKOi信號。因而，SCLKOi和/SCLKOi信號是相位差180°的互補差分時鐘信號。將ID分配完成信號379和PLL_EN信號饋送到與門853，將與門853的邏輯輸出信號饋送到選擇器815的選擇輸入。將參考時鐘信號Ref_clk和Clk90信號分別饋送到選擇器815的“O”和“I”輸入,提供選擇器815的所選輸出信號作為Clk_inl時鐘信號。而且，將PLL_EN信號饋送到選擇器824的選擇輸入，選擇器824的“I”和“O”輸入分別接收Clk270信號和參考時鐘信號Ref_clk。提供選擇器824的所選輸出信號作為Clk_in2時鐘信號。圖34D示出圖34A所示的數據I/O電路803。參看圖34A和34D，將參考電壓信號SVREF提供給輸入緩沖器825的輸入。將輸入數據DIi
饋送到輸入緩沖器825的“ + ”輸入，輸入緩沖器825的輸出數據〈0:3>被饋送到D-FF 861和863的數據輸入D，分別由Clk_inl時鐘信號的正沿和負沿對D-FF 861和863時鐘同步，以獲取DDR數據。雖然裝置具有四位數據路徑，僅示出了一位的電路。實際裝置中，處理數據的每個電路元件復制四次。將包括4、5、6和7位的D-FF 861的四位輸出Dinl
饋送到選擇器865的“O”輸入。類似的，將包括0、1、2和3位的D-FF 863的四位輸出Din2
饋送到選擇器867的“O”輸入。選擇器865和867根據饋送到選擇器865和867的選擇輸入的帶撇號的信號執(zhí)行選擇操作。將選擇器865和867的所選輸出信號饋送到D-FF 881和883的數據輸入D，分別由Clkjnl的負沿和正沿對D-FF 881和883時鐘同步，以進行內部數據鎖存操作。將來自選擇器865的內部選擇的輸出數據DoI
和D-FF 881的內部鎖存的輸出數據Dol_d
分別饋送到選擇器885的“I”和“O”輸入。將來自選擇器867的內部選擇的輸出數據Do0
和D-FF 883的內部鎖存的輸出數據Do0_d
分別饋送到選擇器887的“I”和“O”輸入。選擇器885和887的選擇輸入接收PLL_EN信號。將選擇器885的所選輸出數據〈O:3>饋送到選擇器888的“ I”輸入，將選擇器887的所選輸出數據<0:3>饋送到選擇器888的“O”輸入，選擇器888的選擇輸入接收內部時鐘信號Clk_in2。響應于內部時鐘信號Clk_in2，通過輸出緩沖器890提供選擇器888的所選輸出數據〈0:3>作為輸出數據DQi
。在寫入操作時，將來自D-FF 861和863的鎖存數據Dinl
(即4、5、6和7位)和Din2
(即0、1、2和3位)提供給寫入寄存器895。在讀出操作時，具有存儲器核心電路的控制電路807訪問其中的數據存儲元件，并讀出數據，將讀出的數據寫入讀出寄存器 897。選擇器 865 和 867 分別選擇如 Routl
(4、5、6 和 7 位)和 Rout2
(0、1、2和3位)的讀出數據，最終將輸出數據DQi
提供給下一存儲器裝置。圖34E示出圖34A所示的選通I/O電路805。參看圖34A和34E，將參考電壓信號SVREF提供給輸入緩沖器(比較器)827和829的輸入。將SCSIi和SDSIi信號分別饋送到輸入緩沖器827和829的“ + ”輸入。將緩沖器827的輸出信號提供給D-FF 831和835 的D輸入。將緩沖器829的輸出信號提供給D-FF 833和837的D輸入。將Clk_inl時鐘信號提供給DFF 831和833的時鐘輸入和DFF 835和837的反相時鐘輸入。D-FF 831和833響應于Clk_inl時鐘信號的正沿執(zhí)行鎖存操作。D-FF835和837響應于Clk_inl時鐘信號的負沿執(zhí)行鎖存操作。因而，D-FF 835和837的鎖存操作的Clk_ini時鐘信號有180°相移。D-FF 831和833輸出提供給控制電路807的內部命令選通輸入信號iCSIl (下文稱為“iCSIl信號”)和內部數據選通輸入信號iDSIl信號(下文稱為“iDSIl信號”)。D-FF835和837輸出另一個內部命令選通輸入信號iCSI2 (下文稱為“iCSI2信號”)和另一個內部數據選通輸入信號iDSI2信號(下文稱為“iDSI2信號”)。將iCSIl和iDSIl信號分別饋送到D-FF 862和864的D輸入，D-FF 862和864由Clk_inl時鐘信號的負沿時鐘同步。將iCSI2和iDSI2信號分別饋送到D-FF 866和868的D輸入，D-FF 866和866由Clk_inl時鐘信號的正沿時鐘同步。將iCSIl信號和來自D-FF862的輸出信號iCSIl_d饋送到選擇器871的“I”和“O”輸入。將iCSI2信號和來自D-FF866的輸出信號iCSI2_d饋送到選擇器873的“I”和“O”輸入。將iDSIl信號和來自D-FF864的輸出信號iDSIl_d饋送到選擇器875的“I”和“O”輸入。將iDSI2信號和來自D-FF868的輸出信號iDSI2_d饋送到選擇器877的“I”和“O”輸入。將PLL_EN信號饋送到選擇器871、873、875和877的選擇輸入。將選擇器871和873的所選輸出信號分別饋送到選擇器891的“I”和“O”輸入。將選擇器875和877的所選輸出信號分別饋送到選擇器893的“I”和“O”輸入。將Clk_in2時鐘信號饋送到選擇器891和893的選擇輸入。通過輸出緩沖器843提供來自選擇器891的所選輸出信號作為SCSOi信號。通過輸出緩沖器851提供來自選擇器893的所選輸出信號作為SDSOi信號。圖35A示出圖34A-34E所示裝置的各種信號。參看圖34A-34E和35A，在所分配ID的LSB是“O”的情況下，來自ID寄存器372的輸出信號374是邏輯“低”，反相器376的輸出信號是“高”，使得PLL_EN信號為邏輯“高”。在所分配ID的LSB是“ I”的情況下，來自ID寄存器372的輸出信號374是邏輯“高”，PLL_EN信號為邏輯“低”。響應于具有邏輯“高”或“低”的PLL_EN信號，禁用或使能PLL 813。在分配裝置ID之前，所有存儲器部件具有缺省值是“0000”的ID號。因而，所有部件(裝置)的所有PLL是使能的，可以從如圖32所示的所有PLL啟動的情況開始ID分配操作。ID的LSB用于確定PLL是啟動(使能)或關閉(禁用)的。如果LSB是“0”，則啟動PLL。否則，如果LSB等于“ 1”，關閉PLL。
在中心對準時鐘和邊沿對準時鐘之間切換需要在加電序列操作時有幾百個周期。然而，這不影響部件操作的實際性能。而且，根據最后一個裝置的ID號(即，環(huán)形連接中部件(或裝置)的總數)，最后輸出可以是和數據邊沿對準的時鐘，或者是和數據中心對準的時鐘。
在加電序列時，在每個具有使能的PLL的裝置內自動執(zhí)行裝置地址(DA)或裝置標識(ID)分配操作。這樣，對此操作，雖然所有部件內的PLL都啟動，但是，如圖34C中IDassignment_complete信號379的邏輯零狀態(tài)所示，每個部件的輸入側具有參考時鐘信號Ref_clk，而不是相移90°的時鐘信號。因為輸入數據具有來自存儲器控制器的和數據中心對準的時鐘，而且前一部件(或裝置)產生和數據中心對準的時鐘。該省略僅在ID分配之前出現。用ID_assignment_complete信號379對此控制。如果該信號是“低”,就使能連接到“Ref_clk”的“O”輸入。如果該信號是“高”，就使能連接到相移90°的時鐘的“ I”輸入。需要在存儲器控制器中控制中心對準的時鐘和邊沿對準的時鐘之間的時序關系，以支持源同步方式。和所有PLL都啟動的情況相比，這提供比啟動所有PLL的情況相對小50%的功耗。2008年11月28日提交的美國專利申請No. 12/325，074公開了在存儲器控制器中控制中心對準時鐘和邊沿對準時鐘之間的示例。圖36A示出圖34A所示的具有存儲器核心電路的控制電路807的另一個示例。參看圖34A和36A，ID分配電路391在初始模式執(zhí)行ID分配和ID計算。在ID寄存器392中記錄輸入ID號IDi。計算結果號(即IDi+Ι)由Device i作為輸出IDo提供給下一裝置。ID寄存器392保存分配的ID。ID寄存器392把代表所分配IDi的LSB的邏輯狀態(tài)的一位信號394提供給反相器396，把反相器396的反相輸出信號提供給與非門395。ID分配電路391向與非門395提供ID分配完成信號399，提供與非門395的邏輯輸出信號作為PLL_EN信號。將PLL_EN信號和ID分配完成信號399饋送到與門853。而且，將PLL_EN信號饋送到PLL 813、與門853和選擇器817、824。之后，在正常模式，圖36A所示的控制電路執(zhí)行和圖34B所示的控制電路807類似的操作。圖37A是圖34A、34C-34E和36所示具有使能PLL的裝置的時序圖。圖37B是圖34A、34C-34E和36所示具有禁用PLL的裝置的時序圖。參看圖34A、34C-34E和37A、37B，啟動PLL 813時，用輸入級相移90°的時鐘信號鎖存輸入數據。如SCSOi、SDSOi信號和DQi
的輸出信號和具有90°相位差的中心時鐘對準。通過該相移時鐘，下一裝置可以獲取輸入數據而無需PLL的任何時鐘相位改變。這是為什么這種完全源同步時鐘結構中可實現交替啟動PLL(使能)和關閉(禁用)的原因。在具有圖34A_34E、36A和36B所示裝置的系統中，從具有禁用PLL的裝置提供邊沿對準的輸出數據，然后，將該輸出數據與連接到前一裝置的具有使能PLL的下一裝置重新對準。所提出的完全源同步時鐘結構中重復兩個時序關系(例如圖35A、35B和37A、37B所示)。例如，在具有連接的控制器和多個裝置的系統中，用如源同步方法的同步方法對裝置時鐘同步。如果PLL抖動和相位誤差控制得好，源同步時鐘結構可提供比公共同步時鐘結構高的頻率操作范圍，例如，大于800MHz。為此，在具有串聯存儲器的系統中采用源同步時鐘結構，以提供高數據讀出和寫入范圍和帶寬。如果，例如，系統設計良好、PLL抖動和相位誤差控制得好，時鐘系統的頻率操作范圍可以比公共同步時鐘系統的操作范圍高。圖38示出使用源同步時鐘方法的具有存儲器控制器1410和串聯的多個裝置的系統的另一示例。2007年2月16日提交的題為“Non-Volatile Memory System”的美國臨時專利申請No. 60/902，003和國際公開號冊/2008/109981(2008年9月18日)詳細描述了源同步時鐘方法的示例。該系統包括串聯的多個(N個)裝置1420-1、1420-2、——、1420_N，N是大于I的整數。 圖38所示的特定示例中，存儲器控制器1410具有用于數據/地址/命令的數據輸出連接DOC
、命令選通輸出連接CS0C、數據選通輸出連接DS0C、芯片使能輸出連接/CEC、參考電壓連接VREFC和重置輸出連接/RSTC。而且，存儲器控制器1410具有一對時鐘輸出連接CKOC和/CK0C。每個裝置具有數據輸入D、命令選通輸入CSI、數據選通輸入DSI、重置輸入/RST、芯片使能輸入/CE和一對時鐘輸入CK和/CK。而且，每個裝置具有數據輸出Q、命令選通輸出CS0、數據選通輸出DS0。一個裝置的數據輸出Q、命令選通輸出SCO、數據選通輸出DSO分別耦合到下一裝置的數據輸入D、命令選通輸入CSI和數據選通輸入DSI。裝置1420-1-1420-N以并行方式從存儲器控制器1410接收芯片使能信號“/CE”、重置信號“/RST”和參考電壓“Vref”。數據可作為串行或并行數據提供并傳輸。存儲器控制器1410的數據輸出DOC
向第一裝置1420-1的數據輸入D提供輸入數據DIl
。第一裝置1420-1向第二裝置1420-2提供輸出數據DOl
。第二裝置1420-2接收從第一裝置1420-1傳輸的輸出數據DOl
作為其輸入數據DI2
。其他的每個裝置執(zhí)行相同功能。一個裝置的命令選通輸入CSI和數據選通輸入CSI分別接收CSI信號和DSI信號。而且，一個裝置的命令選通輸出CSO和數據選通輸出DSO分別向下一裝置傳輸CSO信號和DSO信號。用每個裝置的命令選通輸入和數據選通輸入信號控制數據傳送。每個裝置向下一裝置提供CSI信號和DSI信號、CSO信號和DSO信號的延遲形式。響應于時鐘信號CK和/CK執(zhí)行數據和CSI、DSI傳送。美國專利申請公開No. 2007/0076502 (2007年4月5日)和國際公開號W0/2007/036048提供了以串聯裝置為特征的架構的實例細節(jié)。國際公開號W0/2008/067652和TO/2008/022454提供了以串聯裝置為特征的架構的其他實例細節(jié)。最后一個裝置(存儲器裝置1420-N)分別向存儲器控制器1410的各個接收連接DIC、CSIC、DSIC和CKIC和/CKIC提供輸出數據DO
、命令選通輸出信號CS0、數據選通輸出信號DSO和一對輸出時鐘信號CKO和/CK0。圖39示出包括串聯的多個裝置的源同步時鐘系統的實例。該系統包括產生控制器輸出信號1510的控制器(未示出)和串聯的多個裝置1520-1、1520-2、——、1520_N，N是整數。圖39所示實例中，每個裝置1520-1、1520-2、——、1520_N包括PLL 1522作為時鐘整形器。圖39中，在裝置標識符(ID)分配之前，所有裝置的PLL 1522都是啟動的。無論輸入時鐘的類型是什么，PLL 1522對該時鐘進行整形，這樣，每個裝置產生自己的時鐘。PLL 1522使每個裝置1520-1、1520-2、——U520-N向下一裝置發(fā)送更清楚或更好的時鐘信號。使用產生的時鐘信號，輸出和發(fā)出的信號1530同步，并發(fā)送到控制器。用裝置的內部PLL 1522控制所有輸入和輸出。將對第一裝置1520-1視為到來信號的控制器輸出信號1510傳輸到串聯存儲器裝置中的第一裝置1520-1。利用差分時鐘CK和/CK產生要輸入到PLL 1522的內部參考時鐘。然后，提供90°相移的時鐘和對相移時鐘的占空比校正。然后，用已從控制器中心對準的輸入時鐘獲取數據，這樣，在輸入級執(zhí)行數據獲取，PLL不進行任何其他的數據或時鐘整形。用PLL1522再生內部時鐘，以提供時鐘和輸入時鐘信號CK和/CK相移90°的輸出數據。因而，源同步時鐘系統中的所有裝置產生和輸出數據中心對準的時鐘。第一裝置1520-1中的PLL 1522產生時鐘并將該時鐘發(fā)送到第二裝置1520-2。把第一裝置1520-1的讀出結果(如果該裝置進行數據讀出操作)或者所 通過的到來數據(如果該裝置進行傳送操作)傳輸到第二裝置1520-2，同時傳輸90°相移時鐘輸出。第二裝置1520-2接收輸入時鐘并基于從第一裝置1520-1接收的輸入時鐘產生新的時鐘。例如，第二裝置1520-2可以從第一裝置1520-1接收通過的數據，或者第一裝置的讀出結果以及和到來數據中心對準的時鐘。利用該流程，將數據從第一裝置1520-1傳輸到最后一個裝置1520-N,以提供多個串聯存儲器裝置的輸出數據1530，控制器將輸出數據1530視為控制器輸入數據。使用整形過的時鐘信號，輸出是同步的，在輸出數據1530中發(fā)送到控制器。這種情況下，也發(fā)送時鐘，以確定哪個點是有效輸出點。一組串聯的存儲器裝置的輸入和輸出處的CK和CKO信號的相位不同。頻率相同，這是由于雖然使用PLL，但是頻率沒有改變。本例中，PLL僅用作移相器。圖39的示例中，將CKO和/CKO信號發(fā)送到或返回給控制器，同時返回DO信號。另一示例中，可將DO發(fā)送到另一控制器。和并行時鐘不同，輸出和時鐘信號與輸入端無關。如果不使用PLL 1522，用簡單的驅動器提供時鐘，可以在多個連接的裝置的輸出處修改占空比或使之失真。事實上，使用大量連接的裝置，時鐘會變差而成為穩(wěn)定信號。隨著雙數據速率(DDR)越來越流行，占空比變得重要起來，甚至可以說是至關重要的。使用PLL的缺點可能是較高功耗。即便是使用低功率PLL的裝置的耗電也比沒有PLL的裝置多。然而，為了保證高頻率操作需要PLL。例如，PLL可貢獻存儲器裝置總功耗的10%。假定裝置消耗25mW，PLL占用2. 5mW。在具有10個裝置的系統中，由PLL引起的總功耗和一個裝置的功耗相同。因而，本發(fā)明實施例使得可以在同一功耗閾值內使用大量裝置。本發(fā)明的實施例包括可在如圖38或圖39的系統中在源同步時鐘方法情況下實現的存儲器控制器。該系統的一些實施例中，在初始設置和配置階段之后，在操作中，只有隔一個裝置的PLL是使能的。根據本發(fā)明的實施例，最多50%的PLL是工作的，可以節(jié)省功率，同時保證高頻率操作。例如，在具有三個串聯裝置的系統中，一個裝置關閉兩個裝置啟動的實施例節(jié)省一些功率。另一個實施例中，兩個裝置關閉一個裝置啟動，這種關閉隔一個PLL的類似結構節(jié)省更多功率。其他的許多情況下，關閉隔一個裝置時，大概關閉50%的裝置。在打開或關閉交替的PLL之前,如圖39所示,需要啟動每個PLL,圖39示出在操作實現之前的配置階段的裝置PLL。這是ID分配之前的狀態(tài)，因為這時不知道哪個裝置是奇數裝置，哪個裝置是偶數裝置。最初將所有裝置ID都設為0000。因而，在ID分配之前的狀態(tài)，如圖39所示，所有裝置的ID都是0000，每個裝置的PLL都是啟動的。國際公開號W0/2007/109886 (2007 年 10 月 4 日)、TO/2007/134444 (2007 年 11 月29日)和W0/2008/074126(2008年6月26日)公開了串聯裝置ID分配的示例。在ID產生階段，雖然每個存儲器裝置具有唯一 ID號，但是這不影響時鐘形狀，直到最后一個裝置將其ID發(fā)送給控制器，時鐘形狀都是中心對準的時鐘。每個存儲器裝置和控制器里都考慮一些固定時間延遲，以避免時鐘和數據操作故障。因而，ID分配期間沒有時鐘整形。即便在為每個存儲器裝置分配ID后，所有的PLL也是使能的。從最后一個裝置得到最后ID號后，如果控制器要改變其時鐘，控制器就開始對時鐘進行整形。在ID分配和 時鐘整形之間，有足夠的時間可以防止故障。通過該額外的等待時間，沒有由時鐘和數據關系的突然改變引起的故障。如圖39所示，雖然所有裝置的PLL在初始設置階段都是啟動，但是和裝置的總操作時間相比，設置所需時間是較短的。一個示例中，設置階段花費的時間少于總時間的1-5%。只有在頻繁打開和關閉電源的情況下，設置階段功耗才僅僅是很細微的考慮因素。圖40A和40B示出兩個不同操作實現中的交替PLL啟動控制。根據交替PLL啟動控制的一些示例，在加電操作后，可以降低大約50 %的PLL功耗。加電操作包括例如串聯存儲器裝置的ID產生或分配。第一種情況(圖40A)和第二種情況(圖40B)傳輸不同的時鐘。圖40A不出分配給裝置的ID的最低有效位(LSB)是‘0’的情況下，該裝置(偶數號裝置)的PLL啟動。圖40B示出分配的ID的LSB是“I”時，裝置(奇數號裝置)的PLL啟動。在圖40A和40B所示的具體示例中，分配給每個裝置的裝置ID是二進制代碼。圖40A中，串聯連接多個裝置 1620-1、1620-2、1620-3、1620-4、——、1620_N。奇數號裝置 1620-1、1620-3、一的PLL 1622啟動，偶數號裝置1620-2、1620-4、——的PLL 1632關閉。隨著具有偶數ID號(“0000”、“0010”、——)的裝置的PLL 1622啟動，將和數據中心對準的時鐘發(fā)送給下一裝置。隨著具有奇數ID號(“0001” “0011”、——)的裝置的PLL 1632關閉，將和數據邊沿對準的時鐘發(fā)送給下一裝置。圖40B中，奇數號裝置1640-1、1640-3、的PLL 1642關閉，偶數號裝置1640-2、1640-4、——的PLL1652啟動。這種情況下，隨著具有偶數ID號(“0000”、“0010”、——)的裝置的PLL 1642關閉，將和數據邊沿對準的時鐘發(fā)送給下一裝置。同樣，隨著具有奇數ID號(“0001，，“0011”、——)的裝置的PLL 1652啟動，將和數據中心對準的時鐘發(fā)送給
下一裝置。根據交替PLL控制方法，存儲器控制器基于開始任何正常操作之前的檢測期望不同的時鐘和數據時序關系。圖41A示出用串聯裝置中的最后一個裝置的ID號進行時鐘對準判定的示例的流程圖，這如結合圖40A所述的Case I即第一種情況。在步驟1711，重置所有裝置的狀態(tài)。所有裝置的PLL都如圖39所示那樣是啟動的。在步驟1712，從存儲器控制器發(fā)送和數據中心對準的時鐘，存儲器控制器如從最后一個存儲器部件(最后一個裝置1620-N)接收和數據中心對準的時鐘。在步驟1713，為串聯裝置的每個裝置1620-1到1620-N分配唯一標示符即ID。例如，可以順序分配裝置ID。在步驟1714，存儲器控制器接收為最后一個裝置1620-N分配的ID號。在步驟1715，存儲器控制器確定最后一個裝置的ID號的最低有效位(LSB)是否是“I”。
如圖41A的步驟1716所示，如果最后一個裝置ID的LSB是“I”(例如，“ 1101”(奇數號ID):步驟1715中為“是”)，從存儲器控制器提供和數據邊沿對準的時鐘，從最后一個裝置1620-N向存儲器控制器提供和數據邊沿對準的時鐘。在步驟1717，如果LSB是“O”(例如，“1100”(偶數號ID):步驟1715中為“否”)，從存儲器控制器向第一裝置1620-1提供和數據邊沿對準的時鐘，從存儲器裝置(例如，所分配ID是“1100”的裝置)向存儲器控制器提供和數據中心對準的時鐘。圖41B示出用串聯裝置中的最后一個裝置的ID號進行時鐘對準判定的另一個示例的流程圖，如圖40B所示的Case 2即第二種情況。步驟1721，重置所有裝置的狀態(tài)。所有裝置的PLL都如圖39所示那樣是啟動的。在步驟1722，從控制器向第一裝置1640-1提供和數據中心對準的時鐘，控制器從如存儲器部件(最后一個裝置1640-N)接收和數據中心對準的時鐘。在步驟1723，為串聯裝置的每個裝置分配唯一標示符即ID。在步驟1724，存儲器控制器接收為最后一個裝置1640-N分配的ID號。在步驟1725，存儲器控制器確定所接收的ID號的LSB是否為“I”。如步驟1726所示，如果最后一個裝置ID的LSB是“1，，(例如，“1101”步驟1725中為“是”)，從最后一個裝置1640-N向存儲器控制器提供和數據中心對準的時鐘。如果接收到的ID的LSB是“O” (例如，“1100” :步驟1725中為“否”)，則如步驟1727中所示從存儲器部件(例如ID “1100”的裝置)向存儲器控制器提供和數據邊沿對準的時鐘。圖41B所示的方法中，特別是在步驟1726和1727，在存儲器控制器中使用中心對準的時鐘是隱含的。重置ID號時，控制器中使用中心對準的時鐘。該時鐘不是在為存儲器裝置分配ID號后就改變的。圖4IA的流程圖是針對Case I的，其中，具有偶數號LSB (LSB = O)的裝置的PLL是啟動的。圖41B的流程圖是針對Case 2的，其中，LSB = I的每個裝置PLL = on。每種情況下，考慮所連接裝置的數目。根據裝置的數目和所討論的情況，選擇邊沿對準或中心對準的時鐘。該方法的步驟僅考慮為串聯裝置的最后一個裝置分配的ID號的LSB。有四種不同情況，控制器針對每種情況有不同的時鐘控制。四種輸入情況僅有兩種不同操作或輸出情況邊沿對準或中心對準?，F在優(yōu)選的實施例包括多個串聯存儲器裝置中的PLL的單個交替啟動/關閉模式(SP，一個啟動、一個關閉、一個啟動、一個關閉，等等)。其他實施例中，可以實現其他模式，但是不一定能提供高頻率操作。無論其PLL是啟動或關閉的，每個裝置可基于ID分配狀態(tài)識別出接收的ID分配命令和裝置ID號的LSB。根據裝置的數目，時鐘對準是不同的。在啟動偶數LSB的PLL且串聯裝置包括偶數個裝置的情況下，最后一個裝置具有邊沿對準的時鐘。對于奇數個裝置，最后一個裝置具有中心對準的時鐘。在啟動奇數LSB的PLL且串聯裝置包括偶數個裝置的情況下，最后一個裝置具有中心對準的時鐘。對于奇數個裝置，最后一個裝置具有邊沿對準的時鐘。因而，可以視情況改變最后的時鐘對準。圖42示出示例加電序列中的ID產生時序。時序圖示出加電序列中多個信號相對彼此的相對狀態(tài)，包括VCC/VCCQ、/RST、/CE、CK、/CK、CSI、DSI和DI。還示出幾個信號組DSO、DO。圖42所示的具體示例中，N是裝置地址(本例中N = 30) ；Dev代表裝置號；CTRL代表控制器。根據本發(fā)明實施例的存儲器控制器具有用來確定應分配哪種時鐘對準的特征。這基于啟動交替PLL(奇數PLL或偶數PLL)的哪種結構(Casel或Case 2)，并基于串聯裝置的總數。本發(fā)明的實施例控制是否發(fā)送中心對準或邊沿對準信號，并且以自動化方式實現之。
根據本發(fā)明實施例的存儲器控制器可以根據串聯存儲器裝置的邏輯結構確定向存儲器發(fā)送哪種類型的時鐘，以及從存儲器接收哪種類型的時鐘。本發(fā)明的實施例可以和使用交替PLL控制的完全源同步時鐘方法結合使用。根據PLL的位置或ID分配啟動或關閉一些PLL。該方法需要一種根據本發(fā)明實施例的新型時鐘控制器。圖43A和43B示出具有和第一種情況的時鐘可變數據對準的存儲器控制器的一個示例的電路示意圖，該第一種情況是上文參考圖40A和41A所述的Case I。該邏輯組合僅是示例，因而，本領域技術人員可以容易地構造不同類型的電路結構。對于Case 1，控制器應產生和數據邊沿對準的時鐘。參看圖43A和43B，為了從存儲器控制器提供和數據中心對準的時鐘，Clock_out1901 和/Clock_out 1902 和 Clk360_out 1903 同步。DO (命令 / 地址 / 數據)1904、CS0 (命令選通輸出)1905和DSO (數據選通輸出)1906信號和Clk270_out 1907同步。具有時鐘振蕩器1911、PLL 1912和多個輸出緩沖器的時鐘發(fā)生器1910產生時鐘信號。時鐘振蕩器1911把內部產生的時鐘信號‘Clk_src’1913提供給PLL 1912的參考時鐘輸入‘Ref_clock’，PLL1912進而產生多個相移90°、180°、270°和360°的時鐘信號。通過各個輸出緩沖器提供相移 180。,270° 和 360。的時鐘信號作為 Clkl80_outl909、Clk270_out 1907 和 Clk360_out 1903。Clkl80_out 1909、Clk270_outl907 和 Clk360_out 1903 和內部產生的時鐘信號1913同步。把Clk360_outl903和Clk270_out 1907提供給模式檢測邏輯電路1980，該電路包括兩個選擇器1981和1982，每個選擇器具有“O”和“I”輸入以及選擇輸入。選擇器 1981 的 “O”和 “I”輸入分別接收 Clk360_out 1903 和 Clk270_out 1907。選擇器 1982的“I”輸入接收Clk270_out 1907信號，選擇器1982的“O”輸入被下拉。選擇器1982的選擇輸入被上拉，因而，總是選擇選擇器1982的“I”輸入，以輸出Clk270_out作為選擇的270時鐘信號1983?？刂七壿嬰娐?924具有各種輸入和輸出連接?？刂七壿嬰娐?924的內部命令選通輸入端Icsi接收來自D類振蕩器(D-FF) 1939的內部命令選通輸入信號’ icsi’ 1925中。類似的，內部數據選通輸入端Idsi接收來自D-FF1957的內部數據選通輸入信號’ idsi’ 1915。時鐘輸入Iclk接收Clk360_out 1903?？刂七壿嬰娐?924從其‘Power_up_seq_done’輸出提供‘ID_assignment_status’信號1933,并從其OItid輸出提供鎖存ID 信號 ‘Latch_ID’ 1927?！?ID_assignment_status’ 信號 1933 代表 ID 分配是否已完成或正在進行的狀態(tài)。ID分配狀態(tài)處于加電序列。將‘ID_assignment_status’信號1933饋送到選擇器1981的選擇輸入。將選擇器1981的所選輸出信號提供給選擇器1921和1922的選擇輸入，選擇器1921和1922中的每一個具有“O”和“I”輸入和選擇輸入。分別為選擇器1921的“O”和“I”輸入提供邏輯“O”和“ I”信號。分別為選擇器1922的“O”和“ I”輸入提供邏輯“ I”和“O”信號。選擇器1921和1922的選擇輸入接收來自選擇器1981的所選輸出信號。通過各個輸出緩沖器1923和1926提供選擇器1921和1922的所選輸出信號作為Clock_out 1901和/Clock_outl902o還把Clk360_out 1903提供給命令/地址/數據發(fā)生器1928，命令/地址/數據發(fā)生器1928進而提供位0-7位的八位數據。分別將四位偶數位
和四位奇數位[1，3，5，7]提供給 D-FF 1929 和 1936 的數據 D 輸入。將 Clkl80_out 1909 提供給 D-FF 1929的時鐘輸入和D-FF 1936的反相時鐘輸入。分別在D-FF 1929和1936中鎖存偶數位
和奇數位[1，3，5，7]。D-FF 1929和1936分別向選擇器1937的“ I”和“O”輸入提供偶數數據位‘Even_d’和奇數數據位‘0dd_d’?！?dd_d’相對于‘Even_d’有180。相移。響應于所選的270時鐘信號1983，選擇器1937選擇偶數或奇數數據位。通過輸出緩沖器1938提供所選數據位作為DO (命令/地址/數據)1904。控制邏輯電路1924分別從其輸出CS0_SRC和DS0_SRC提供命令選通輸出和數據選通輸出信號，其輸出CS0_SRC和DS0_SRC連接到命令選通輸出電路1941和數據選通輸出電路1946。將響應于Clk360_out 1903內部產生的命令選通輸出信號饋送到命令選通輸出電路1941的兩個D-FF1942和1943的D輸入。將Clkl80_out 1909提供給D-FF 1942的時鐘輸入和D-FF 1943的反相時鐘輸入。將D-FF 1942和1943的輸出信號分別作為‘iCS0_l’和‘icso_2’信號提供給選擇器1944的“I”和“O”輸入?！甶cso_2’信號相對于‘icso_l’信號有180°相移。響應于所選的270時鐘信號1983，選擇器1944選擇‘icso_l’和‘icso_2’信號之一，通過輸出緩沖器1945提供所選信號作為CSO 1905。數據選通輸出電路1946和包括兩個D-FF和一個選擇器的命令選通輸出電路1941具有相同結構。將響應于Clk360_out 1903內部產生的數據選通輸出信號從控制邏輯電路1942提供到數據選通輸出電路1946的兩個D-FF 1947和1948的D輸入。將Clkl80_out1909提供給D-FF 1947的時鐘輸入和D-FF 1948的反相時鐘輸入。將D-FF 1947和1948的輸出信號‘idS0_l’和‘idso_2’信號分別饋送到選擇器1949的“I”和“O”輸入。‘idso_2’信號相對于‘idso_l’信號有180°相移。響應于所選的270時鐘信號1983，選擇器1949選擇‘idS0_l’和‘idso_2’信號之一，通過輸出緩沖器1951提供所選信號作為DSO(數據選通輸出)1906。 最后一個(第N個)裝置1420-N (參看圖38)將CKO和/CKO信號發(fā)送到存儲器控制器1410。將CKO和/CKO信號作為Clockjn 1934和Clock_in#1935提供給差分輸入緩沖器1952的“ + ”和輸入，差分輸入緩沖器1952進而提供參考時鐘信號Ref_clk 1953。將參考時鐘信號1953饋送到PLL 1970的參考時鐘輸入“Ref-clk”和選擇器1960的“O”輸入。PLL1970輸出相對于參考時鐘信號1953相移90°、180°、270°和360°的四個時鐘信號。通過輸出緩沖器將相移90°的時鐘信號作為‘Clk90_in’提供給選擇器1960的“I”輸入。通過輸出緩沖器將相移360°的時鐘信號作為‘Clk360_in’提供給PLL 1970的iOscJoop Input’。將‘Latch_ID’信號1927提供給部件ID寄存器1920，部件ID寄存器1920從數據寄存器1940接收八位‘Idata
’內部數據信號1968。部件ID寄存器1920響應于‘Latch_ID’信號1927存儲輸入數據。部件ID寄存器1920將其寄存的ID的最低有效位(LSB)輸出到與門1950，與門1950接收‘ID_assignment_status’信號1933。與門1950向選擇器1960的選擇輸入提供邏輯輸出信號，以選擇參考時鐘信號1953或90°相移的時鐘信號‘Clk90_in’。將來自選擇器1960的所選時鐘信號1959提供給D-FF 1939和1957的時鐘輸入。最后一個(第N個)裝置1420_N(參看圖38)發(fā)送DI信號1931、DSI信號1932和CSI信號1916至存儲器控制器1410。DI信號‘數據/地址/命令輸入’ 1931、DSI信號‘數據選通輸入’ 1932和CSI信號‘命令選通輸入’ 1916被發(fā)送到存儲器控制器1410。在存儲器控制器1410自身內部產生參考電壓‘Vref’ 1917，或者從功率發(fā)生器(未示出)外部產生。將參考電壓‘Vref’提供給差分輸入緩沖器1954的輸入，差分輸入緩沖器1954的“ + ”輸入接收CSI 1916。輸入緩沖器1954向D-FF 1939的D輸入輸出差分緩沖輸出信號，D-FF 1939響應于所選時鐘信號1959向控制邏輯電路1924輸出‘icsi’信號1925。將DSI信號1932和參考電壓Vref信號提供給差分輸入緩沖器1955的“ + ”和輸入，將差分輸入緩沖器1955的差分輸入緩沖器輸出信號饋送到D-FF 1957的D輸入。將數據信號‘D’ 1931和參考電壓Vref提供給差分輸入緩沖器1956的“ + ”和輸入，將差分輸入緩沖器1956的差分輸入緩沖器輸出信號1967饋送到鎖存電路1961和1963的輸入。電路1961包括四個串聯的D-FF 1965-6、1965-4、、1965-0。一個D-FF的Q輸出耦合到下一個D-FF的D輸入。類似的，電路1963包括四個串聯的D-FF 1965-7、1965-5、、1965-1。提供D-FF 1957的輸出信號作為內部數據選通輸入信號‘idsi’ 1915。將信號‘idsi’ 1915提供給控制邏輯電路1924和具有八個與門1958-7、1958-6、、1958-0的數據選通輸入電路1962。將來自選擇器1960的所選時鐘信號1959提供給D-FF 1965-6、1965-4、、1965-0 的時鐘輸入和 D-FF 1965-7、1965-5、,1965-1 的反相時鐘輸入?？谙驊谒x時鐘信號1959，將來自輸入緩沖器1956的差分輸入緩沖器輸出信號1967饋送到D-FF 1965-6的D輸入并順序傳輸到電路1961中連接的D-FF。而且，響應于時鐘信號1959的反相形式，將來自輸入緩沖器1956的差分輸入緩沖器輸出信號1967饋送到D-FF 1965-7的D輸入并順序傳輸到電路1963中連接的D-FF。因而，電路1963中的數據傳送和電路1961的數據傳送有180°相移。將D-FF1965-7和1965-6的輸出信號i7和i6分別饋送到與門 1958-7 和 1958-6。類似的，將 D-FF 1965-5 和 1965-4、、1965-1 和 1965-0 的輸出信號饋送到數據選通輸入電路1962的各個與門。每個與門1958-7、1958-6、、1958_0接收‘idsi’信號1915。將每個與門1958-7、1958-6、、1958-0的邏輯輸出信號提供給數據寄存器1940，數據寄存器1940輸出內部數據信號‘Idata
’ 1968。在獲得串聯的存儲器裝置中的最后一個裝置的ID號之前，存儲器控制器不從最后一個裝置的輸出端口獲得任何輸入。傳輸初始ID號之后(例如‘0000’)，存儲器控制器的輸入端口接收輸入數據流。由DSI (數據選通輸入)的下降沿進行ID分配完成的判定。存儲器控制器一從串聯的存儲器裝置中的最后一個裝置獲得ID號，就響應于‘Latch_ID’信號1927通過如圖43B所示的D端口 1931和數據寄存器1940把ID號存儲在部件ID寄存器1920中。進行該操作時，還 接收DSI 1932，以通知存儲器控制器ID號的起始點和結束點。根據DSI信號的下降沿，‘ID_assignment_status’信號1933基于一個周期延遲確定轉換點，在該周期延遲內將ID號傳送到部件ID寄存器1920。‘ID_aSSignment_status’信號1933由接收來自D-FF 1957的‘idsi’信號1915的控制邏輯電路1924提供。對于存儲器裝置的ID產生，用DSI和DSO產生ID號，并將ID號傳輸給下一個存儲器裝置。‘ID_aSSignment_StatuS’信號1933處于高狀態(tài)時，存儲器控制器識別ID產生操作的結束，即，完成裝置ID分配。‘ID_assignment_status’信號為低時，那么，所有裝置的PLL都啟動，以為所有裝置初始分配ID號。‘ID_assignment_status’信號為高時，那么所有的ID都分配了，PLL啟動僅用于奇數或偶數號裝置。因而，由ID分配狀態(tài)信號進行控制。在初始狀態(tài)，存儲器控制器不知道確定串聯控制的裝置中存在哪種情況所需的信息。鑒于此，如圖43B所示，將CK0、/CK0和DO信號作為CK、/CK和DI信號提供給存儲器控制器。加電前，沒有為裝置分配ID號。加電后，第一個操作是重置裝置ID，這樣，每個裝置具有零狀態(tài)ID (例如‘0000’)。如圖43B所不，把‘ID_assignment_status’信號1933和分配給最后一個存儲器裝置的ID (存儲在部件ID寄存器1920中)的LSB都提供給與門1950。響應于與門1950 的輸出，時鐘選擇器I960選擇要提供給存儲器控制器的時鐘。圖43B所示的示例中的PLL1970(移相器和時鐘整形器)的輸出Clk90_in連接到時鐘選擇器1960的輸入。一個實施例中，可將元件I960和1970都視為時鐘配置器的一部分。與門1950檢測到ID分配完成時，如通過檢測到‘ID_assignment_status’信號1933為高，輸出是部件ID寄存器1920的LSB0 ID分配沒有完成時，時鐘選擇器1960選擇參考時鐘信號Ref_clk 1953。選擇器1960提供所選的時鐘信號1959。ID分配的情況下，在ID產生時啟動存儲器裝置的所有PLL，來自串聯存儲器裝置的最后一個裝置的源同步時鐘和數據中心對準。如圖43A和43B所示，存儲器控制器根據檢測ID分配是否完成提供中心對準的信號或邊沿對準的信號。再參看圖43A，存儲器控制器包括模式檢測邏輯電路1980，用于檢測ID分配是否完成，并響應于該檢測產生時鐘。圖43A所示示例中，模式檢測連接電路1980響應于檢測到ID分配沒有完成的模式檢測邏輯輸出和Clk360_out 1903對準的中心對準時鐘。模式檢測邏輯電路1980響應于檢測到ID分配已完成的模式檢測邏輯輸出和Clk270_out 1907對準的邊沿對準時鐘，因而，系統處于正常操作模式。圖44和圖45示出ID分配(產生)操作中的時序圖。本發(fā)明中，符號V’用于補碼信號(例如/clock)。根據一個示例實施例，圖46示出時鐘發(fā)生的時序圖，以及以沒有相位差的Clock_out 和 /Clock_out 同步的如 CS0/DS0 和 DO 的控制輸出。根據 ‘ ID_assignment_status’的高狀態(tài)，時鐘產生路徑選擇器選擇連接到‘Clk270_out’的“I”輸入，因而，在時鐘與數據控制和數據(CS0/DS0/D0)之間沒有相位差。這出現在ID分配之后的正常操作中。在ID分配之后的正常操作中，用‘Component ID寄存器’中存儲的最后部件ID的LSB (最低有效位)確定和數據對準的輸入時鐘。如果ID的LSB為‘0’，時鐘與數據控制和數據之間沒有時序關系改變。除了 ‘ID_assignment_status’信號的狀態(tài)改變以外(其狀態(tài)響應于數據選通輸入信號而改變)，和圖45所不的ID產生之前的時序一樣。如可見的，如果串聯存儲器裝置的最后一個裝置的ID的LSB是‘0’，意味著最后一個裝置具有啟動的PLL。根據一個示例實施例，圖47示出由于最后一個裝置具有啟動的PLL而和數據中心對準的時鐘的時序圖。替代的示例中，如果ID的LSB是‘I’，意味著最后一個裝置具有關閉的PLL。因而從中產生和數據邊沿對準的時鐘(參看圖40A的第一種情況)。如前所述，根據本發(fā)明實施例的存儲器控制器可以根據交替PLL啟動/關閉所用的情況而不同。圖43A和43B示出要和這里稱為Case I的實現匹配的存儲器控制器。圖49A和49B示出根據本發(fā)明另一個實施例的要和這里稱為Case 2的實現匹配的存儲器控制器。圖49A和49B所示的存儲器控制器的結構和圖43A和43B的存儲器控制器的結構類似。圖49A和49B所示的存儲器控制器沒有模式檢測邏輯電路，具有另外的反相器2521，用于使由部件ID寄存器2520提供的ID的LSB反相。由于所有存儲器裝置具有啟動的PLL(參看圖39)，所以在ID產生期間第二種情況的時序圖基本上和第一種情況的時序圖類似。用于和Case 2實現匹配的圖49A和49B的存儲器控制器在ID分配結束和正常操作時都產生中心對準的時鐘和數據。在ID分配之前，應該使用偶數LSB “0N”方法，這樣，可以重置所有ID，因為在重置階段，和Casel —樣，所有PLL都是啟動，因而，沒有必要擔心不同類型的操作。在Case 2中，只啟動奇數號PLL。參看圖49A和49B，時鐘發(fā)生器2510具有時鐘振蕩器2511和PLL2512。時鐘振蕩器2511把內部產生的時鐘信號‘Clk_src’提供給PLL 2512的參考時鐘輸入‘Ref_clk’，PLL 2512產生多個相移90°、180。、270。和360。的時鐘信號。通過各個輸出緩沖器提供相移 180。,270° 和 360。的時鐘信號作為 Clkl80_out 2508、Clk270_out 2507 和 Clk360_out 2503。Clkl80_out2508、Clk270_out 2507 和 Clk360_out 2503 和內部產生的時鐘信號‘Clk_src’同步。把Clk360_out 2503提供給兩個選擇器2513和2514的選擇輸入。把“O”和“ I”邏輯信號分別饋送給選擇器2513的“O”和“ I”輸入以及另一個選擇器2514的“I”和“O”的輸入。響應于Clk360_out 2503，選擇器2513和2514分別提供通過各個輸出緩沖器提供的互補輸出信號作為‘Clock out，2501和‘Clock out#，2502。還把Clk360_out 2503提供給命令/地址/數據發(fā)生器2580，命令/地址/數據發(fā)生器2580提供0-7位的八位數據。將數據的偶數位
饋送到由Clkl80_out 2508時鐘同步的D-FF。將奇數位[1，3，5，7]提供給由Clkl80_out 2508的反相形式時鐘同步的另一個D-FF。兩個D-FF分別向選擇器2523的“I”和“O”輸入提供偶數數據位‘Even_d’和奇數數據位‘0dd_d’。‘0dd_d’相對于‘Even_d’有 180° 相移。響應于 Clk270_out 2507，選擇器2523選擇偶數或奇數數據位。通過輸出緩沖器提供所選數據位作為D0(COmmand/address/data)2504?？刂七壿嬰娐?530接收Clk360_out 2503、來自D-FF 2561的內部命令選通輸入信號‘icsi’ 2534和來自D-FF 2563的內部數據選通輸入信號‘idsi’ 2565?？刂七壿嬰娐?530分別從其輸出CS0_SRC和DS0_SRC提供命令選通輸出和數據選通輸出信號，其輸出CS0_SRC和DS0_SRC分別連接到命令選通輸出電路2541和數據選通輸出電路2551。將內部產生的命令選通輸出信號饋送到命令選通輸出電路2541的兩個D-FF。兩個D-FF分別由Clkl80_out 2508及其反相形式時鐘同步，兩個D-FF分別向選擇器2524提供如‘icso_l’和‘icso_2’信號的輸出信號。響應于Clk270_out 2507，選擇器2524選擇‘icso_l’和‘icso_2’信號之一,通過輸出緩沖器提供所選信號作為CSO 2505。從控制邏輯電路2530把內部產生的數據選通輸出信號提供給數據選通輸出電路2551的兩個D-FF。兩個D-FF由Clkl80_out 2508及其反相形式時鐘同步，兩個D-FF向選擇器2525提供輸出信號如‘idso_l’和‘idso_2’信號。響應于Clk270_out 2507，選擇器2525選擇‘idso_l’和‘idso_2’信號之一,通過輸出緩沖器提供所選信號作為DSO(數據選通輸出)2506用差分輸入緩沖器比較CSI 2536和參考電壓‘Vref’2537。Vref是在存儲器控制器自身中內部產生的，或者由功率發(fā)生器(未示出)外部產生。D-FF 2561響應于來自選擇器2560的所選時鐘信號輸出2559鎖存差分緩沖器輸出信號。將D-FF 2561的輸出信號作為‘icsi’信號2534提供給控制邏輯電路2530。類似地，用差分輸入緩沖器比較DSI 2532和參考電壓Vref 2537,D-FF 2563響應于所選時鐘信號輸出2559鎖存差分緩沖器輸出信號。將D-FF 2563的輸出信號作為‘idsi’信號2565提供給控制邏輯電路2530和具有八個與門的數據選通輸入電路2590。而且，用差分輸入緩沖器比較數據信號‘DI’ 2531和參考電壓Vref2537，向兩個數據鎖存電路2591和2592提供差分緩沖器輸出信號，每個鎖存電路2591和2592包括四個串聯的D-FF。每個數據鎖存電路中，將一個D-FF的Q輸出連接到下一個D-FF的D輸入。鎖存差分緩沖器輸出信號的數據，并響應于所選時鐘信號輸出2559通過兩個數據鎖存電路2591和2592中的每一個的串聯D-FF順序傳送。電路2592的D-FF響應于所選時鐘信號輸出2559的反相形式執(zhí)行數據傳送。因而，電路2592中的數據傳送和電路2591中的數據傳送有180°相移。例如，電路2592的第一 D-FF的輸出信號i7和電路2591的第一D-FF的輸出信號i6有180°相移。將輸出信號i7、i6、——、il和i0饋送到數據選通輸入電路2590中的各個與門。數據選通輸入電路2590中的八個與門共同接收‘idsi’信號2565，將八個與門的邏輯輸出信號提供給數據寄存器2540，數據寄存器2540輸出內部數據信號 ‘Idata
’?？刂七壿嬰娐?530分別在其Icsi輸入和Idsi輸入接收來自D-FF 2561和D-FF2563的‘icsi’信號2534和‘idsi’信號2565?？刂七壿嬰娐?530在其Iclk輸入接收來自時鐘發(fā)生器2510的Clk360_out 2503?？刂七壿嬰娐?530從其Power_up_seq_done輸出提供‘ID_assignment_status’信號2533,從其OItid輸出提供鎖存ID信號‘Latch_ID’?！甀D_assignment_status’ 信號 2533 代表 ID 分配完成。圖49A中，和圖43A類似，為了從存儲器控制器提供和數據中心對準的時鐘，Clock_out 2501 和 /Clock_out 2502 和 Clk360_out 2503 同步。該同步不受 ‘ID_assignment_status’信號2533狀態(tài)的影響。DO(命令/地址/數據)2504、CSO(命令選通輸出)2505以及DSO(數據選通輸出)2506信號和Clk270_out 2507同步。時鐘發(fā)生器2510提供Clk360_out 2503和Clk270_out 2507信號，例如通過PLL 2512提供。同樣的，和Case I的控制器相比，時鐘同步不受‘ID_assignment_status’信號2533狀態(tài)的影響。圖49A的存儲器控制器不像圖43A那樣需要模式檢測邏輯電路1980，因為無論ID分配模式或正常操作模式的模式如何改變，時鐘輸出不變。圖49B中，操作和圖43B類似。存儲器控制器一從串聯的存儲器控制器中的最后一個裝置獲得ID號，就響應于來自控制邏輯電路2530的‘Latch_ID’信號通過D端口 2531到數據寄存器2540把寄存的ID號存儲在部件ID寄存器2520中。進行該操作時，還接收DSI 2532，以通知存儲器控制器ID號的起始點和結束點。根據DSI信號的下降沿，‘ID_assignment_status’信號2533基于一個周期延遲確定轉換點，在該周期延遲內將ID號傳送到部件ID寄存器2520。對于存儲器裝置的ID產生，用DSI和DSO產生ID號，并將ID號傳輸給下一個存儲器裝置?！甀D_assignment_status’信號2533處于高狀態(tài)時,存儲器控制器識別ID產生操作的結束。如圖49B所不，把‘ID_assignment_status’信號2533和最后一個存儲器裝置的LSB都提供給作為比較器操作的與門2550。響應于與門2550的輸出，作為時鐘配置器操作的選擇器2560配置要由存儲器控制器提供的時鐘。PLL 2570可和選擇器2560通信連接。一個實施例中，可將選擇器2560和PLL 2570都視作時鐘配置器的一部分。和圖43B的PLL 1970類似，圖49B的PLL 2570執(zhí)行產生相移時鐘的功能。將參考時鐘信號‘Ref_clk’和90°相移的時鐘信號’ Clk90_in’饋送到選擇器2560。選擇器2560響應于從與門2550的輸出饋送到其選擇輸入的輸入信號輸出所選時鐘信號2559。部件ID寄存器2520中存儲的ID的LSB是低時，反相器2521的輸出信號是高，那么，與門2550例如通過檢測‘ID_assignment_status’信號2533是高來檢測到ID分配完成。響應于與門2550的‘高’輸出信號，選擇器2560選擇Clk90_in作為所選時鐘信號2559。ID分配沒有完成時(即，‘ID_assignment_status’信號2533的邏輯狀態(tài)是低)，時鐘配置器產生相反輸出(即，提供參考時鐘信號‘Ref_clk’作為所選時鐘信號2559)。該邏輯確定期望從最后一個存儲器裝置或存儲器部件接收的時鐘對準。對于Case 2，由于第一裝置的PLL是關閉的，所以Case 2可以進行自動檢測。對于Case 1，如果第一裝置的PLL是啟動的，必須進行檢查以確定是否正在進行ID分配，只有ID分配完成后才能確定Case I是否存在。如上所述，控制器可以響應于檢查到Case I或Case 2情況而改變信號產生的類型。一組串聯的裝置通常沒有混合設置，串聯裝置中的每一個具有相同設置。本優(yōu)選實施例中，基于Case I或Case 2控制所有裝置，但是同一組串聯裝置中不能用兩種方法混合。通常由用戶確定是使用Case I還是Case 2，控制器簡單地檢測進行的是哪種實現?？刂破骺梢园▋煞N情況的邏輯實現，但是，根據用戶選擇，控制器一次只實現一種情況。用戶可以確定控制器實現。就功耗而言，圖43A和43B的實施例和圖49A和49B的實施例是等價的?？蓪煞N不同實現結合到同一控制器中，或者可實現成單獨的控制器。用戶根據所用方法(例如，奇數號PLL啟動或關閉)使用匹配的控制器。每個裝置連接都應有匹配的控制器?？刂破鞅仨毢徒惶鍼LL加電的實施例匹配。通常，不需要即時從一種方法切換到另一種方法。加電后，就選定了方法?？砂堰x擇存儲在存儲器中，或者裝置每次加電時都重新進行選擇。然而，要在加電時重新分配選擇，需要重置所有連接裝置的裝置ID。主要目的是降低功耗。如果實現了一個實施例，不需要切換到另一實施例?？刂破骺蓮拿總€裝置接收或獲得配置信息，但是，控制器只需要最后一個裝置的配置信息，這是由于所有連接的裝置都具有同樣的配置。基于配置信息，控制器可檢測配置方案，并進而確定要發(fā)送的適當時鐘信號。這些配置之一中可連接的裝置的數目是沒有限制的。公知并行時鐘方法的限制是雖然將裝置連接成菊花鏈，但是，由于時鐘操縱靈活性和信號完整性，不能把無限數量的裝置連接在一起。根據本發(fā)明實施例，可以連接任意數量的裝置。
基于最后一個裝置ID的LSB以及所連接裝置的數量，控制器可以確定配置信息?？刂破骺梢宰x取最后一個裝置的配置以確定其是否為Case I或Case 2。圖50示出根據示例實施例在ID產生之后從存儲器控制器產生的時鐘的時序圖(輸出信號、第二種情況)。對于第二種情況，除了 ‘ID_assignment_status’，ID分配后的輸出信號的時序基本和ID分配時的時序類似。由于存儲器控制器的輸出信號不受ID分配完成狀態(tài)的控制。第二種情況的ID產生后，ID的LSB=O的時序圖(圖51)和第一種情況ID的LSB=I的時序(圖48)基本類似。圖52中ID 的LSB = I (第二種情況)和圖47中ID的LSB=0(第一種情況)相同。在第二種情況ID的LSB反相后進行ID的LSB的復用控制。圖43A、43B和圖49A、49B示出差別?？烧J為本發(fā)明的實施例提供對存儲器控制器的可變時鐘對準控制(和數據中心對準的時鐘以及和數據邊沿對準的時鐘)。利用最后裝置的ID號，可以確定時鐘對準控制。在ID分配之前和之后以及ID的LSB = O和I可造成不同的時序圖。邊沿對準方法可在時鐘和數據控制之間使用相同延遲路徑?？捎肧DR和DDR接口操作時鐘結構。這里描述的實施例參考了多個串聯裝置。一組串聯裝置中的每個裝置可以是一個物理裝置，或者可以是包括多個并聯物理裝置的邏輯裝置。如圖40A和40B所示，為串聯的每個堆疊裝置分配自己的ID號，并視作獨立的裝置。例如，如果在多個串聯裝置中間提供三個并聯裝置，就根據本發(fā)明實施例對PLL進行加電或控制而言，把這三個并聯裝置看作一個邏輯裝置。因而，可以具有并聯裝置，但是將每組并聯裝置視為一個邏輯裝置。如果包括多個并聯裝置的邏輯裝置需要啟動其PLL，那么只有多個并聯裝置中的一個PLL是需要啟動的。也可以啟動其他PLL，但是不會增加功耗。根據本發(fā)明實施例，無論裝置是邏輯裝置或物理裝置，物理裝置數量多少，啟動交替的串聯裝置的PLL。本發(fā)明的實施例描述了控制裝置連接的方法?？赡苡薪惶鍼LL加電的啟動/關閉/啟動/關閉(或關閉/啟動/關閉/啟動)方法的替代方法，但是可能需要其他電路。根據這種其他方法的最大頻率可能是有限的。例如，如果除了一個PLL之外的所有PLL都關閉，系統操作可能不能進行。利用源同步信令，連接只是從一個裝置到下一個裝置，可將這視為點對點連接。點對點連接保證高頻率操作。該技術可用于非易失性裝置，例如閃速裝置。閃速裝置包括任意類型的閃速存儲器裝置，例如NAND閃存、NOR閃存。上面示例中，裝置是存儲器裝置。存儲器裝置可以是任一種易失性和非易失性存儲器。而且，裝置可以是任一半導體裝置，其操作和時鐘信號同步。使用半導體裝置的電子設備可包括各種電子裝置，例如，數碼靜態(tài)相機、數碼視頻相機、個人數字助理、移動類計算機、音頻和音樂裝置和蜂窩電話。上述示例中，簡化起見，裝置、元件和電路如圖所示彼此連接。本發(fā)明的實際應用中，元件、電路等可以直接彼此連接。而且，元件、電路等可以通過對裝置或設備操作所必須的其他元件、電路等間接連接。因而，實際結構中，裝置、元件和電路彼此直接或間接耦合或連接。
上文所述和所示的本發(fā)明示例僅為示例。本領域技術人員可對具體實施例進行修改、改變和變化而不背離本發(fā)明的保護范圍，本發(fā)明的保護范圍僅由所附權利要求限定
權利要求
1.一種與采用源同步時鐘的多個串聯裝置通信的設備，所述設備包括 信息檢測器，用于檢測和串聯裝置的數量相關的數量信息；以及 時鐘產生器，用于響應于所述檢測的數量信息產生時鐘信號，所述產生的時鐘信號被用于同步所述設備和所述裝置之間的通信。
2.根據權利要求I所述的設備，其中所述信息檢測器包括 標示符檢測器，用于檢測和所述串聯裝置中的一個相關聯的裝置標示符(ID)，并將所述檢測的裝置ID作為所述檢測的數量信息提供給所述時鐘產生器。
3.根據權利要求2所述的設備，其中所述標示符檢測器包括 位信息檢測器，用于檢測所述裝置ID中包括的多個位中的一位的信息。
4.根據權利要求3所述的設備，其中所述位信息檢測器包括 位數字判定器，用于確定所述裝置ID的最低有效位(LSB)是“I”或“O”，并提供判定結果作為所述檢測的數量信息，響應于所述判定結果產生所述對準的時鐘信號。
5.根據權利要求4所述的設備，其中所述位數字判定器包括 寄存器，用于存儲和所述串聯裝置的最后一個裝置相關聯的裝置ID的位；以及 位判定器，用于響應于ID分配完成的狀態(tài)判定所述寄存的裝置ID的LSB是“I”或“O”。
6.根據權利要求5所述的設備，還包括 模式檢測器，用于接收表示ID分配完成的狀態(tài)的信號、確定ID分配是否完成并向所述位判定器提供所述ID分配完成的狀態(tài)，以確定所述寄存的裝置ID的LSB。
7.根據權利要求I所述的設備，其中所述時鐘產生器響應于裝置標示符分配已完成或正在進行的檢測產生和數據邊沿對準或中心對準的時鐘信號，所述設備提供用于控制到所述裝置的數據輸入和從所述裝置的數據輸出的選通信號，所述數據和所述時鐘信號同步傳輸。
8.一種用于和采用源同步時鐘的多個串聯裝置通信的方法，所述方法包括 檢測和所述串聯裝置的數量相關的數量信息；以及 響應于所述檢測的數量信息產生時鐘信號，所述產生的時鐘信號用于同步和所述裝置的通信。
9.根據權利要求8所述的方法，還包括 分配和至少一個所述串聯裝置相關聯的唯一裝置標示符(ID);以及 提供所述檢測的裝置ID作為所述檢測的數量信息。
10.根據權利要求8所述的方法，還包括 分配和每個所述串聯裝置相關聯的唯一裝置標示符(ID)，所述分配的裝置ID是連續(xù)的； 檢測和所述串聯裝置中的一個相關聯的裝置ID ;以及 提供所述檢測的裝置ID作為所述檢測的數量信息。
11.根據權利要求9所述的方法，還包括 檢測為所述裝置分配ID已完成。
12.根據權利要求11所述的方法，其中所述檢測裝置ID的步驟包括 響應于檢測到所述裝置ID的完成來檢測所述裝置ID中包括的多個位中的一位的信息。
13.根據權利要求12所述的方法，其中所述檢測信息的步驟包括確定所述裝置ID的最低有效位(LSB)是“I”或“O”，以及提供判定結果作為所述檢測的數量信息，響應于所述判定結果產生所述對準的時鐘信號。
14.根據權利要求13所述的方法，其中所述確定步驟包括接收和所述串聯裝置的最后一個裝置相關聯的裝置ID的位；以及響應于裝置標示符分配的狀態(tài)判定所述寄存的裝置ID的LSB是“I”或“O”，從而響應于ID分配已完成或正在進行的檢測產生和數據邊沿對準或中心對準的時鐘信號。
15.根據權利要求8所述的方法，其中所述產生步驟包括響應于裝置標示符分配已完成或正在進行的檢測產生和數據邊沿對準或中心對準的時鐘信 號還包括提供用于控制到所述裝置的數據輸入和從所述裝置的數據輸出的選通信號，所述數據和所述時鐘信號同步傳輸。
16.—種系統,包括采用源同步時鐘的多個串聯裝置；以及配置為和所述串聯裝置通信的控制器，所述控制器包括信息檢測器，用于檢測和串聯裝置的數量相關的數量信息；以及時鐘產生器，用于響應于所述檢測的數量信息產生時鐘信號，所述產生的時鐘信號用于同步所述控制器和所述裝置之間的通信。
17.根據權利要求16所述的系統，其中所述信息檢測器包括標示符檢測器，用于檢測和所述串聯裝置中的一個相關聯的裝置標示符(ID)，并將所述檢測的裝置ID作為所述檢測的數量信息提供給所述時鐘產生器。
18.根據權利要求17所述的系統，其中所述標示符檢測器包括位信息檢測器，用于檢測所述裝置ID中包括的多個位中的一位的信息，所述裝置ID是用二進制代碼表示的。
19.根據權利要求18所述的系統，其中所述位信息檢測器包括位數字判定器，用于確定所述裝置ID的最低有效位(LSB)是“I”或“O”，并提供判定結果作為所述檢測的數量信息，響應于所述判定結果產生所述對準的時鐘信號。
20.根據權利要求19所述的系統，其中所述位數字判定器包括寄存器，用于存儲和所述串聯裝置的最后一個裝置相關聯的裝置ID的位；以及位判定器，用于響應于裝置標示符分配完成的狀態(tài)判定所述寄存的裝置ID的LSB是 “I，，或“O，，。
全文摘要
一個系統包括存儲器控制器和串聯的多個半導體裝置。每個裝置存儲數據?？刂破魈峁┯糜谕窖b置操作的時鐘。每個裝置包括用使能信號選擇性地使能或禁用的鎖相環(huán)(PLL)。用使能信號使能所選裝置的PLL，將其他裝置的PLL禁用。使能的PLL提供具有90°倍數相移的多個再生時鐘。數據傳輸和至少一個再生的時鐘同步。在禁用PLL的裝置中，數據傳輸和輸入時鐘同步。使能和禁用的PLL使裝置分別為源同步時鐘和公共同步時鐘。分配給最后一個裝置的裝置標示符的最低有效位確定時鐘對準由控制器產生和數據邊沿對準或中心對準的時鐘。
文檔編號G11C7/22GK102623039SQ20111039727
公開日2012年8月1日 申請日期2008年12月4日 優(yōu)先權日2007年12月14日
發(fā)明者P·吉利厄姆, 潘弘柏 申請人:莫塞德技術公司