專利名稱：在非易失性存儲器器件內(nèi)將以二進(jìn)制格式存儲的數(shù)據(jù)折疊為多狀態(tài)格式的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及非易失性半導(dǎo)體存儲器，比如電可擦除可編程只讀存儲器 (EEPROM)和快閃EEPR0M，且具體地涉及用于在這種存儲器器件上將數(shù)據(jù)從二進(jìn)制格式重寫為多狀態(tài)格式的技術(shù)。
背景技術(shù)：
能夠非易失性地存儲電荷的固態(tài)存儲器、特別是被封裝為小型卡的EEPROM和快閃EEPROM形式的固態(tài)存儲器最近成為各種移動和手持設(shè)備、特別是信息裝置和消費(fèi)電子產(chǎn)品中的存儲選擇。不同于也是固態(tài)存儲器的RAM(隨機(jī)存取存儲器)，閃存是非易失性的， 并且即使在切斷電源之后仍保持它所存儲的數(shù)據(jù)。盡管成本更高，但是閃存正被更多地用于海量存儲應(yīng)用中?；谥T如硬盤或軟盤之類的旋轉(zhuǎn)磁介質(zhì)的傳統(tǒng)海量存儲不適合于移動和手持環(huán)境。這是因?yàn)榇疟P傾向于體積大，易出現(xiàn)機(jī)械故障，并且具有高等待時間和高功率要求。這些不希望的屬性使得基于盤的存儲在大部分移動和便攜式應(yīng)用中不實(shí)用。另一方面，嵌入式和可移動卡形式這兩種的閃存由于其小尺寸、低功耗、高速和高可靠性特征而理想地適合于移動和手持環(huán)境。EEPROM和電可編程只讀存儲器(EPROM)是可以被擦除且使得新數(shù)據(jù)寫入或〃編程"到其存儲器單元中的非易失性存儲器。在場效應(yīng)晶體管結(jié)構(gòu)中，兩者利用在源極和漏極區(qū)域之間的、位于半導(dǎo)體襯底中的溝道區(qū)之上的浮置(未連接)導(dǎo)電柵極。然后，控制柵極被提供在浮置柵極上。晶體管的閾值電壓特性受浮置柵極上保留的電荷量控制。也就是說，對于在浮置柵極上的給定水平的電荷，存在必須在“導(dǎo)通”晶體管之前施加到控制柵極以允許在其源極和漏極區(qū)之間導(dǎo)電的相應(yīng)電壓(閾值)。浮置柵極可以保持一個范圍的電荷，且因此可以被編程到閾值電壓窗內(nèi)的任何閾值電壓電平。由器件的最小和最大閾值電平來界定(delimit)閾值電壓窗的尺寸，該最小和最大閾值電平又對應(yīng)于可以被編程到浮置柵極上的電荷的范圍。閾值窗通常取決于存儲器器件的特性、工作條件和歷史。在該窗內(nèi)的每個不同的可分辨的閾值電壓電平范圍原則上可以用于指定單元的明確的存儲器狀態(tài)。通常通過兩種機(jī)制之一來將充當(dāng)存儲器單元的晶體管編程到“已編程”狀態(tài)。在 “熱電子注入”中，施加到漏極的高電壓加速了穿過襯底溝道區(qū)的電子。同時，施加到控制柵極的高電壓拉動熱電子經(jīng)過薄柵極電介質(zhì)到浮置柵極上。在“隧穿注入”中，相對于襯底， 高電壓被施加到控制柵極。以此方式，將電子從襯底拉到中間的(intervening)浮置柵極?？梢酝ㄟ^多種機(jī)制來擦除存儲器器件。對于EPR0M，可通過紫外線輻射從浮置柵極移除電荷而大量擦除該存儲器。對于EEPR0M，可通過相對于控制柵極向襯底施加高電壓以便誘導(dǎo)浮置柵極中的電子遂穿過薄氧化物到襯底溝道區(qū)(即，i^owler-Nordheim隧穿)而電擦除存儲器單元。通常，EEPROM可逐字節(jié)擦除。對于快閃EEPR0M，在塊可由存儲器的512 字節(jié)或更多組成的情況下，該存儲器可一次性電擦除或一次一個或多個塊地電擦除。
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非易失件存儲器單元的例子存儲器器件通常包括可以被安裝在卡上的一個或多個存儲器芯片。每個存儲器芯片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲器單元的陣列。更復(fù)雜的存儲器器件還與進(jìn)行智能和更高級的存儲器操作和接口的控制器一起出現(xiàn)。存在當(dāng)今正使用的許多商業(yè)成功的非易失性固態(tài)存儲器器件。這些存儲器器件可以使用不同類型的存儲器單元，每個類型具有一個或多個電荷存儲元件。圖1A-1E示意性地圖示非易失性存儲器單元的不同例子。圖IA示意性地圖示具有用于存儲電荷的浮置柵極的EEPROM單元的形式的非易失性存儲器。電可擦除可編程只讀存儲器(EEPROM)具有類似于EPROM的結(jié)構(gòu)，但另外提供了用于在施加適當(dāng)?shù)碾妷簳r電學(xué)地加載和從其浮置柵極移除電荷而不需要暴露于UV輻射的機(jī)制。在美國專利no. 5，595，924中給出這種單元和制造它們的方法的例子。圖IB示意性地圖示具有選擇柵極和控制或操縱柵極兩者的快閃EEPROM單元。存儲器單元10具有在源極14和漏極16擴(kuò)散之間的〃劃分溝道(split-channel)" 12。用串聯(lián)的兩個晶體管Tl和T2有效地形成單元。Tl用作具有浮置柵極20和控制柵極30的存儲器晶體管。該浮置柵極能夠存儲可選的電荷量。可以流過溝道的Tl的部分的電流量取決于在控制柵極30上的電壓和駐留在中間的浮置柵極20上的電荷量。T2用作具有選擇柵極40的選擇晶體管。當(dāng)T2通過在選擇柵極40處的電壓而導(dǎo)通時，其允許在溝道的Tl的部分中的電流在源極和漏極之間通過。該選擇晶體管提供沿源極-漏極溝道、與控制柵極處的電壓無關(guān)的開關(guān)。一個優(yōu)點(diǎn)是，其可以用于截止由于在其浮置柵極處的其電荷消耗(正的)而在零控制柵極電壓處仍然導(dǎo)電的那些單元。另一優(yōu)點(diǎn)是，其允許更容易地實(shí)現(xiàn)源極側(cè)注入編程。劃分溝道存儲器單元的一個簡單的實(shí)施例是其中選擇柵極和控制柵極連接到相同字線，如圖IB所示的虛線示意性地指示的。這通過具有位于溝道的一部分上的電荷存儲元件(浮置柵極)和位于另一溝道部分以及電荷存儲元件上的控制柵極結(jié)構(gòu)(其是字線的部分)來實(shí)現(xiàn)。這有效地形成具有串聯(lián)的兩個晶體管的單元，一個(存儲器晶體管)具有在電荷存儲元件上的電荷量和控制可以流過其溝道部分的電流量的字線上的電壓的組合，且另一個(選擇晶體管)具有單獨(dú)用作其柵極的字線。在美國專利號5，070，032，5，095，344， 5，315，541，5，343，063和5，661，053中給出了這種單元、其在存儲器系統(tǒng)中的使用和制造它們的方法的例子。圖IB所示的劃分溝道單元的更確切的實(shí)施例是當(dāng)選擇柵極和控制柵極是獨(dú)立的且不通過它們之間的虛線來連接時。一個實(shí)施方式使單元的陣列中的一列的控制柵極連接到垂直于字線的控制(或操縱)線。效果是免除字線在讀或編程所選單元時同時需要執(zhí)行兩個功能。那兩個功能是(1)用作選擇晶體管的柵極，因此需要適當(dāng)電壓導(dǎo)通和截止選擇晶體管，和( 通過字線和電荷存儲元件之間耦合的電場(電容)來驅(qū)動電荷存儲元件的電壓到期望的電平。通常難以以最佳方式用單個電壓進(jìn)行這兩個功能。通過對控制柵極和選擇柵極的分別控制，字線僅需要執(zhí)行功能(1)，而添加的控制線執(zhí)行功能O)。該能力允許設(shè)計(jì)更高性能的編程，其中，使編程電壓適應(yīng)于(gear)目標(biāo)數(shù)據(jù)。例如，在美國專利號 5，313，421和6，222，762中描述了在快閃EEPROM陣列中的獨(dú)立控制(或操縱)柵極的使用。
圖IC示意性地圖示具有雙浮置柵極和獨(dú)立的選擇和控制柵極的另一快閃EEPROM 單元。除了存儲器單元10有效地具有串聯(lián)的三個晶體管以外，存儲器單元10類似于圖IB 的存儲器單元。在這類單元中，兩個存儲元件(即，Tl-左和Tl-右的儲存元件)被包括在源極和漏極擴(kuò)散之間的其溝道上，選擇晶體管Tl在它們之間。這些存儲器晶體管分別具有浮置柵極20和20'和控制柵極30和30'。由選擇柵極40來控制選擇晶體管T2。在任一時間，僅存儲器晶體管對中的一個存儲器晶體管被訪問用于讀或?qū)?。?dāng)存儲單元Tl-左正被訪問時，T2和Tl-右兩者被導(dǎo)通以允許在溝道的Tl-左的部分中的電流在源極和漏極之間通過。類似地，當(dāng)存儲單元Tl-右正被訪問時，T2和Tl-左被導(dǎo)通。通過使得選擇柵極多晶硅的一部分緊密靠近浮置柵極且向選擇柵極施加富足的(substantial)正電壓(例如 20V)以便在浮置柵極內(nèi)存儲的電子可以遂穿到選擇柵極多晶硅，來實(shí)施擦除。圖ID示意性地圖示了被組織為NAND單元的存儲器單元的串。NAND單元50由通過其源極和漏極菊鏈鏈接的一系列存儲器晶體管M1，M2，...構(gòu)成。一對選擇晶體管S1、S2 控制存儲器晶體管鏈經(jīng)由NAND單元的源極端M和漏極端56與外部的連接。在存儲器陣列中，當(dāng)導(dǎo)通源極選擇晶體管Sl時，源極端耦接到源極線。類似地，當(dāng)導(dǎo)通漏極選擇晶體管 S2時，NAND單元的漏極端耦接到存儲器陣列的位線。在該鏈中的每個存儲器晶體管具有電荷存儲元件來存儲給定量的電荷以便表示意圖的存儲器狀態(tài)。每個存儲器晶體管的控制柵極提供對讀和寫操作的控制。選擇晶體管Si、S2的每個的控制柵極分別經(jīng)由其源極端M 和漏極端56提供對NAND單元的控制訪問。當(dāng)在NAND單元內(nèi)的被尋址的存儲器晶體管在編程期間被讀取和驗(yàn)證時，其控制柵極被供應(yīng)了適當(dāng)?shù)碾妷?。同時，NAND單元50中的剩余未被尋址的存儲器晶體管通過在其控制柵極上施加足夠的電壓而充分導(dǎo)通。以此方式，有效地6建立從各個的儲器晶體管的源極到NAND單元的源極端M的導(dǎo)電路徑，且對各個存儲器晶體管的漏極到該單元的漏極端56類似。在美國專利5，570，315，5，903，495，6，046，935中描述了具有這種NAND單元結(jié)構(gòu)的存儲器器件。圖IE示意性地圖示了具有用于存儲電荷的電介質(zhì)層的非易失性存儲器。取代先前描述的導(dǎo)電浮置柵極元件，使用電介質(zhì)層。使用電介質(zhì)存儲元件的這種存儲器器件已經(jīng)由Eitan等人的“NROM :A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters，vol. 21，no. 11，2000 年 11 月，543-545 頁描述。0N0 電介質(zhì)層延伸穿過在源極和漏極擴(kuò)散之間的溝道。一個數(shù)據(jù)位的電荷局限在與漏極相鄰的電介質(zhì)層中，且另一數(shù)據(jù)位的電荷被局限在與源極相鄰的電介質(zhì)層中。例如，美國專利5，768，192 和6，011，725公開了具有夾在兩個二氧化硅層之間的俘獲電介質(zhì)(trapping dielectric) 的非易失性存儲器單元。通過分別讀取電介質(zhì)內(nèi)的空間上分開的電荷存儲區(qū)的二進(jìn)制狀態(tài)來實(shí)現(xiàn)多狀態(tài)數(shù)據(jù)存儲。存儲器陣列存儲器器件通常包括以行和列布置且可由字線和位線尋址的存儲器單元的二維陣列?？梢愿鶕?jù)NOR類型或NAND類型架構(gòu)來形成該陣列。NOR 陣列圖2圖示了存儲器單元的NOR陣列的例子。已經(jīng)通過圖IB或IC所示類型的單元實(shí)現(xiàn)了具有NOR類型架構(gòu)的存儲器器件。每行存儲器單元通過其源極和漏極以菊鏈方式連接。該設(shè)計(jì)有時稱為虛擬地設(shè)計(jì)。每個存儲器單元10具有源極14、漏極16、控制柵極30 和選擇柵極40。一行中的單元使得其選擇柵極連接到字線42。一列中的單元使得其源極和漏極分別連接到所選位線34和36。在其中存儲器單元使得其控制柵極和選擇柵極獨(dú)立地被控制的一些實(shí)施例中，操縱線36也連接一列中的單元的控制柵極。利用存儲器單元來實(shí)現(xiàn)許多快閃EEPROM器件，其中每個存儲器單元用連接到一起的其控制柵極和選擇柵極來形成。在該情況下，不需要操縱線，且字線簡單地連接沿著每行的單元的所有控制柵極和選擇柵極。在美國專利號5，172，338和5，418，752中公開了這些設(shè)計(jì)的例子。在這些設(shè)計(jì)中，字線主要進(jìn)行兩個功能行選擇和向該行中的所有單元供應(yīng)控制柵極電壓用于讀或編程。NAND 陣列圖3圖示了諸如圖ID所示的存儲器單元的NAND陣列的例子。沿NAND單元的每列，位線耦接到每個NAND單元的漏極端56。沿著NAND單元的每行，源極線可以連接所有其源極端M。而且，沿一行的NAND單元的控制柵極連接到一系列相應(yīng)的字線。可以通過經(jīng)由連接的字線用選擇晶體管對的控制柵極上的適當(dāng)電壓來導(dǎo)通該對選擇晶體管(見圖1D)， 來尋址整行NAND單元。當(dāng)在NAND單元鏈內(nèi)的存儲器晶體管正被讀時，在該鏈中的剩余存儲器晶體管經(jīng)由其相關(guān)字線而硬導(dǎo)通(turn on hard)，以便流過該鏈的電流主要取決于在正被讀的單元中存儲的電荷水平。作為存儲器系統(tǒng)的部分的NAND架構(gòu)陣列及其操作的例子在美國專利號5，570，315,5, 774，397和6，046，935中找到。塊擦除電荷存儲存儲器器件的編程可以僅導(dǎo)致向其電荷存儲元件添加更多的電荷。因此，在編程操作之前，必須移除(或擦除)在電荷存儲元件中已有的電荷。提供擦除電路(未示出)來擦除一塊或更多塊存儲器單元。當(dāng)整個單元陣列、或該陣列的大量組的單元一起(即，在一次快閃中)被電擦除時，諸如EEPROM的非易失性存儲器被稱為"快閃"EEPR0M。一旦被擦除，則可以重新編程該組單元。一起可擦除的該組單元可以構(gòu)成一個或多個可尋址擦除單元。擦除單元或塊通常存儲一頁或多頁數(shù)據(jù)，頁是編程和讀的單位， 雖然可以在單個操作中編程或讀多于一頁。每頁通常存儲一個或多個扇區(qū)的數(shù)據(jù)，扇區(qū)的尺寸由主機(jī)系統(tǒng)定義。一個例子是遵循隨磁盤驅(qū)動器建立的標(biāo)準(zhǔn)的512字節(jié)用戶數(shù)據(jù)的扇區(qū)加上關(guān)于用戶數(shù)據(jù)和/或其所存儲在的塊的開銷(overhead)信息的一些數(shù)量的字節(jié)。讀/寫電路在通常的兩狀態(tài)EEPROM單元中，建立至少一個電流分界點(diǎn)(breakpoint)水平以便將導(dǎo)電窗劃分為兩個區(qū)域。當(dāng)通過施加預(yù)定的固定電壓來讀單元時，通過與分界點(diǎn)水平 (或參考電流IREF)相比較，其源極/漏極電流被解析為存儲器狀態(tài)。如果讀取的電流高于分界點(diǎn)水平的電流，則該單元被確定為處于一個邏輯狀態(tài)(例如"零"狀態(tài))。另一方面， 如果該電流小于分界點(diǎn)水平的電流，則該單元被確定為處于另一邏輯狀態(tài)(例如"一"狀態(tài))。因此，這種兩狀態(tài)單元存儲一位數(shù)字信息?？梢酝獠康鼐幊痰膮⒖茧娏髟赐ǔ１惶峁┳鳛榇鎯ζ飨到y(tǒng)的部分，以生成分界點(diǎn)水平電流。為了增加存儲器容量，隨著半導(dǎo)體技術(shù)狀態(tài)的進(jìn)步，快閃EEPROM正被制造得越來越高密度。增加存儲容量的另一方法是使得每個存儲器單元存儲多于兩個狀態(tài)。對于多狀態(tài)或多級EEPROM存儲器單元，通過多于一個分界點(diǎn)將導(dǎo)電窗劃分為多于兩個區(qū)域，以便每個單元能夠存儲多于一位的數(shù)據(jù)。因此給定EEPROM陣列可以存儲的信息隨著每個單元可以存儲的狀態(tài)的數(shù)量而增加。已經(jīng)在美國專利No. 5，172，338中描述了具有多狀態(tài)或多級存儲器單元的EEPROM或快閃EEPR0M。實(shí)際上，通常通過當(dāng)向控制柵極施加參考電壓時感測穿過單元的源極和漏極的導(dǎo)電電流來讀該單元的存儲器狀態(tài)。因此，對于單元的浮置柵極上的每個給定的電荷，可以檢測關(guān)于固定參考控制柵極電壓的相應(yīng)導(dǎo)電電流。類似地，可編程到浮置柵極上的電荷的范圍定義了對應(yīng)的閾值電壓窗或?qū)?yīng)的導(dǎo)電電流窗?；蛘?，代替檢測在劃分的電流窗之間的導(dǎo)電電流，能夠在控制柵極處為在測試下的給定存儲器狀態(tài)設(shè)置閾值電壓，并檢測導(dǎo)電電流是低于還是高于閾值電流。在一個實(shí)施方式中，通過檢查導(dǎo)電電流經(jīng)過位線的電容而放電的速率來實(shí)現(xiàn)相對于閾值電流對導(dǎo)電電流的檢測。圖4圖示了對于浮置柵極可以在任何一個時間選擇性地存儲的四個不同的電荷 Q1-Q4的源極-漏極電流Id和控制柵極電壓Vra之間的關(guān)系。四條實(shí)線Id對VCG曲線表示分別對應(yīng)于四個可能的存儲器狀態(tài)的、可以被編程到存儲器單元的浮置柵極上的四個可能的電荷水平。作為例子，全體(population)單元的閾值電壓窗可以是從0. 5V到3. 5V的范圍?？梢酝ㄟ^將閾值窗劃分為每個以0.5V為間隔的五個區(qū)域來界定六個存儲器狀態(tài)。例如，如果如所示地使用2μ A的參考電流Ikef，則用Ql編程的單元可以被視為處于存儲器狀態(tài)〃 1〃，因?yàn)槠淝€與Ikef在由Vra = O. 5V和1. OV界定的閾值窗的區(qū)域中相交。類似地， Q4處于存儲器狀態(tài)"5"。如可以從上述描述看見的，使得存儲器單元存儲的狀態(tài)越多，其閾值窗劃分得越精細(xì)。這將需要在編程和讀操作中的更高的精度以便能夠?qū)崿F(xiàn)需要的分辨率。美國專利No. 4，357，685公開了編程2狀態(tài)EPROM的方法，其中當(dāng)單元被編程到給定狀態(tài)時，其經(jīng)歷連續(xù)的編程電壓脈沖，每次向浮置柵極添加增加的電荷。在脈沖之間，該單元被讀回或驗(yàn)證以相對于分界點(diǎn)水平來確定其源極-漏極電流。當(dāng)已經(jīng)驗(yàn)證當(dāng)前狀態(tài)達(dá)到期望的狀態(tài)時，編程停止。所使用的編程脈沖串可以具有增加的周期或幅度?，F(xiàn)有技術(shù)編程電路簡單地施加編程脈沖來步經(jīng)(st印through)從擦除或地狀態(tài)起的閾值窗直到到達(dá)目標(biāo)狀態(tài)。實(shí)際上，為了允許足夠的分辨率，每個劃分或界定的區(qū)域?qū)⑿枰辽俅蠹s五個編程步來遍歷(transverse)。該性能對2狀態(tài)存儲器單元是可接受的。 但是，對于多狀態(tài)單元，所需步的數(shù)量隨劃分的數(shù)量而增加，因此，必須增加編程精度或分辨率。例如，16狀態(tài)單元可能需要平均至少40個編程步脈沖來編程到目標(biāo)狀態(tài)。圖5示意性地圖示了具有可由讀/寫電路170經(jīng)由行解碼器130和列解碼器160 訪問的存儲器陣列100的典型布置的存儲器器件。如結(jié)合圖2和3所述的，在存儲器陣列 100中的存儲器單元的存儲器晶體管可經(jīng)由一組所選字線和位線來尋址。行解碼器130選擇一個或多個字線，且列解碼器160選擇一個或多個位線，以便向被尋址的存儲器晶體管的各個柵極施加適當(dāng)?shù)碾妷?。提供讀/寫電路170來讀或?qū)?編程)所尋址存儲器晶體管的存儲器狀態(tài)。讀/寫電路170包括經(jīng)由位線可連接到陣列中的存儲器元件的大量讀/寫模塊。圖6A是單個讀/寫模塊190的示意方框圖。實(shí)質(zhì)上，在讀或驗(yàn)證期間，感測放大器確定流過經(jīng)由所選位線連接的所尋址存儲器晶體管的漏極的電流。該電流取決于在存儲
10器晶體管中存儲的電荷和其控制柵極電壓。例如，在多狀態(tài)EEPROM單元中，其浮置柵極可以被充電到若干不同水平之一。對于4水平單元，可以使用其來存儲兩位數(shù)據(jù)。通過水平到位(level-to-bits)轉(zhuǎn)換邏輯來將感測放大器檢測的水平轉(zhuǎn)換為要在數(shù)據(jù)鎖存器中存儲的一組數(shù)據(jù)位。影響讀/寫件能和準(zhǔn)確度的因素為了改善讀和編程性能，并行讀或編程在陣列中的多個電荷存儲元件或存儲器晶體管。因此，存儲器元件的邏輯"頁"被一起讀或編程。在現(xiàn)有存儲器架構(gòu)中，一行通常包含若干交織的頁。一頁的所有存儲器元件將一起被讀或編程。列解碼器將選擇性地將交織頁的每一頁連接到對應(yīng)數(shù)量的讀/寫模塊。例如，在一個實(shí)施方式中，設(shè)計(jì)存儲器陣列具有 532字節(jié)的頁尺寸(512字節(jié)加上開銷的20字節(jié))。如果每列包含漏極位線且每行存在兩個交織頁，則這總計(jì)8512列，其中每頁與4256列相關(guān)。將存在可連接以并行讀或?qū)懰信紨?shù)位線或奇數(shù)位線的4256個傳感模塊。以此方式，并行地從存儲器元件的頁讀或向其編程一頁4256位(即532字節(jié))的數(shù)據(jù)。形成讀/寫電路170的讀/寫模塊可以被布置為各種架構(gòu)。參考圖5，讀/寫電路170被組織為讀/寫堆疊180的堆(bank)。每個讀/寫堆疊180是讀/寫模塊190的堆疊。在存儲器陣列中，列間隔由占據(jù)其的一個或兩個晶體管的尺寸來確定。但是，如可以從圖6A看出，讀/寫模塊的電路將很可能用多得多的晶體管和電路元件來實(shí)現(xiàn)，且因此將占用超過許多列的空間。為了服務(wù)在所占用的列中的多于一列，多個模塊在彼此之上堆疊起來。圖6B示出由讀/寫模塊190的堆疊傳統(tǒng)地實(shí)現(xiàn)的圖5的讀/寫堆疊。例如，讀/ 寫模塊可以延伸過六個列，則具有八個讀/寫模塊的堆疊的讀/寫堆疊180可以用于并行地服務(wù)八個列。讀/寫堆疊可以經(jīng)由列解碼器而耦接到在該堆中的八個奇數(shù)(1，3，5，7，9， 11，13，15)列或八個偶數(shù)(2,4,6,8,10,12,14,16)列。如前所述，傳統(tǒng)的存儲器器件通過以大規(guī)模地并行方式一次對所有偶數(shù)或所有奇數(shù)位線操作來改善讀/寫操作。由兩個交織頁構(gòu)成一行的該架構(gòu)將有助于減輕配合讀/寫電路的塊的問題。還通過控制位線與位線電容性耦合的考慮來對其管理。使用塊解碼器來將讀/寫模塊組復(fù)用到偶數(shù)頁或奇數(shù)頁。以此方式，無論何時正讀或編程一組位線時，可以將該交織的組接地以最小化中間的相鄰耦合。但是，交織頁架構(gòu)在至少三個方面是不利的。首先，其需要另外的復(fù)用電路。其次， 其在性能上慢。為了完成由字線連接的或在一行中的存儲器單元的讀或編程，需要兩個讀或兩個編程操作。第三，其在解決當(dāng)在不同時間編程兩個相鄰者、比如分別在奇數(shù)和偶數(shù)頁中的兩個相鄰者時的諸如在浮置柵極電平處的相鄰電荷存儲元件之間的場耦合的其他干擾影響方面不是最優(yōu)的。相鄰場耦合的問題隨著在存儲器晶體管之間的不斷更近的間隔而變得更明顯。在存儲器晶體管中，電荷存儲元件被夾在溝道區(qū)域和控制柵極之間。在溝道區(qū)域中流動的電流是由在控制柵極和電荷存儲元件處的場引起的得到電場的函數(shù)。隨著日益增長的密度， 存儲器晶體管被形成得越來越靠近在一起。則來自相鄰電荷元件的場變?yōu)閷κ苡绊懙膯卧牡玫綀龅闹匾暙I(xiàn)者。相鄰場取決于被編程到相鄰者的電荷存儲元件中的電荷。該干擾場自然是動態(tài)的，因?yàn)槠潆S相鄰者的編程狀態(tài)而改變。因此，取決于相鄰者的改變狀態(tài)，受影響的單元可能在不同時間不同地進(jìn)行讀取。交織頁的傳統(tǒng)架構(gòu)加劇了由相鄰浮置柵極耦合引起的誤差。由于偶數(shù)頁和奇數(shù)頁彼此獨(dú)立地被編程和讀，因此可以在一組條件下編程一頁，而在完全不同的一組條件下讀回該頁，這取決于同時對中間的頁發(fā)生了什么。隨著密度的增加、需要更準(zhǔn)確的讀操作和對于多狀態(tài)實(shí)施方式的對閾值窗的更粗略的劃分，讀誤差將變得更嚴(yán)重。性能將受損害，且多狀態(tài)實(shí)施方式中的可能容量受限制。美國專利公開No. US-2004-0060031-A1公開了具有大的讀/寫電路塊以并行讀和寫對應(yīng)的存儲器單元塊的高性能又緊湊的非易失性存儲器器件。具體地，存儲器器件具有將讀/寫電路塊中的冗余降低到最小的架構(gòu)。通過將讀/寫模塊的塊重新分布為并行操作同時以時間復(fù)用方式與充分更小組的公共部分交互的讀/寫模塊核心部分的塊，來實(shí)現(xiàn)空間上以及功耗的顯著節(jié)省。具體地，由共享的處理器來進(jìn)行在多個感測放大器和數(shù)據(jù)鎖存器之間的讀/寫電路之中的數(shù)據(jù)處理。因此，存在對高性能和高容量非易失性存儲器的普遍需求。具體地，需要具有增強(qiáng)的讀和編程性能的緊湊非易失性存儲器，其具有緊湊又有效的、且可高度通用于在讀/寫電路之間處理數(shù)據(jù)的改進(jìn)的處理器。

發(fā)明內(nèi)容
描述了包括非易失性存儲器電路的非易失性存儲器系統(tǒng)，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，其中所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集。根據(jù)一組方面，數(shù)據(jù)以二進(jìn)制格式沿著第一字線被寫到第一多個存儲器單元中，所述第一多個存儲器單元沿著對應(yīng)的第一多個位線形成。 來自該第一多個存儲器單元的數(shù)據(jù)被讀入到與第一多個位線對應(yīng)的寄存器集中并在所述寄存器集內(nèi)重新布置，由此數(shù)據(jù)被布置到與第二多個位線對應(yīng)的寄存器集中，該第二多個位線少于該第一多個位線。隨后該重新布置的數(shù)據(jù)以多狀態(tài)格式被從與該第二多個位線對應(yīng)的寄存器寫到沿第二字線的并沿著第二位線集形成的第二多個存儲器單元中。根據(jù)另一組方面，沿著第一字線從第一多個存儲器單元讀取以每單元N位的格式存儲的數(shù)據(jù)，其中N > 1，其中所述第一多個存儲器單元沿著對應(yīng)的第一多個位線而形成。 從第一多個存儲器單元的每個讀取的每單元N位的數(shù)據(jù)被存儲到與第一多個位線對應(yīng)的寄存器集的第一寄存器中，且來自該第一寄存器的每個的數(shù)據(jù)在相同寄存器集的N個其他寄存器中重新布置。然后，數(shù)據(jù)按在被存儲在存儲器上之前在存儲器上被接收的順序從這 N個其他寄存器中傳輸出去。根據(jù)另一組方面，一種非易失性存儲器系統(tǒng)包括控制器電路和非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列。在控制器處接收數(shù)據(jù)，且生成該數(shù)據(jù)的對應(yīng)糾錯碼。該數(shù)據(jù)和該對應(yīng)糾錯碼被傳輸?shù)酱鎯ζ鞑⒁远M(jìn)制格式沿第一字線被寫。在該存儲器內(nèi)，該數(shù)據(jù)和該對應(yīng)糾錯碼隨后以多狀態(tài)格式沿第二字線被重寫，其中，該對應(yīng)糾錯碼依賴于數(shù)據(jù)如何被布置為多狀態(tài)格式而生成。在其他方面中，給出了具有存儲器陣列的非易失性存儲器電路，該存儲器陣列具有沿著多個字線和多個位線形成的多個非易失性存儲器單元。該非易失性存儲器電路還
12具有可連接到所述存儲器陣列的讀電路，該讀電路包括多個感測放大器，每個感測放大器可連接到位線中的一個或多個，以進(jìn)行二進(jìn)制讀操作；以及寫電路，可連接到所述存儲器陣列，以進(jìn)行多狀態(tài)編程操作。該讀電路和該寫電路可訪問數(shù)據(jù)寄存器堆疊，且該數(shù)據(jù)寄存器堆疊包括第一寄存器，可連接以接收感測放大器的輸出，以接收并保存來自N個或更多位線的在第一字線上的二進(jìn)制感測操作的輸出，N是大于1的整數(shù)；N個第二寄存器，可連接到所述第一寄存器，用于在其之間傳輸內(nèi)容；以及處理電路，可連接到第一和第二寄存器，由此與在第一寄存器中保存的在第一字線上的N個二進(jìn)制感測操作的輸出對應(yīng)的值每個可以被傳輸?shù)絅個第二寄存器中的對應(yīng)一個，以用在對第二字線上的單元的每單元N位的編程操作中。另外的方面包括一種非易失性存儲器電路，其包括具有沿字線和位線形成的非易失性存儲器單元的存儲器陣列、可連接到該存儲器陣列的讀和寫電路、以及可連接到該讀和寫電路用于向和從該存儲器陣列傳輸數(shù)據(jù)的輸入/輸出數(shù)據(jù)總線。該讀和寫電路包括多個讀/寫堆疊，每個可連接到位線的對應(yīng)子集，且每個堆疊具有感測放大器，可連接到位線的對應(yīng)子集；堆疊總線；一組數(shù)據(jù)鎖存器，連接到所述總線；堆疊處理電路，連接到所述堆疊總線，用于控制在數(shù)據(jù)鎖存器和感測放大器之間的沿堆疊總線的數(shù)據(jù)傳輸；以及輸入 /輸出模塊，連接到輸入/輸出總線和堆疊總線，以在其之間傳輸數(shù)據(jù)。該讀和寫電路還包括連接在讀/寫堆疊的子集的堆疊總線之間的內(nèi)部數(shù)據(jù)總線，由此可以在讀/寫堆疊的子集中的不同子集的數(shù)據(jù)鎖存器之間傳輸數(shù)據(jù)。其他方面給出了用于操作包括非易失性存儲器電路的非易失性存儲器系統(tǒng)的方法，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，其中所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集。該方法包括將以二進(jìn)制格式沿著N個第一字線存儲在沿著N個子集形成的第一多個存儲器單元中的數(shù)據(jù)讀到對應(yīng)的N個數(shù)據(jù)寄存器集的每個數(shù)據(jù)寄存器集中的N個寄存器中，其中，N是大于1的整數(shù)。 該方法隨后沿著本地?cái)?shù)據(jù)總線在該N個數(shù)據(jù)寄存器集的寄存器之間混洗數(shù)據(jù)。另外，然后沿第二字線以每單元N位的格式將混洗的數(shù)據(jù)從這些寄存器寫到存儲器單元中。本發(fā)明的各種方面、優(yōu)點(diǎn)、特征和實(shí)施例被包括在其示例例子的以下描述中，該描述應(yīng)該與附圖結(jié)合。在此引用的所有專利、專利申請、文章、其他出版物、文獻(xiàn)和事物為了所有目的全部被引用附于此。至于在并入的出版物、文檔或事物的任一個和本申請之間的術(shù)語的定義或使用中的任何不一致或沖突，應(yīng)以本申請中的為準(zhǔn)。


圖1A-1E示意性地圖示非易失性存儲器單元的不同例子。圖2圖示了存儲器單元的NOR陣列的例子。圖3圖示諸如圖ID所示的存儲器單元的NAND陣列的例子。圖4圖示了浮置柵極在任意時間可以存儲的四個不同電荷Q1-Q4的源極-漏極電流和控制柵極電壓之間的關(guān)系。圖5示意性地圖示了可由讀/寫電路經(jīng)由行和列解碼器訪問的存儲器陣列的典型布置。圖6A是單個讀/寫模塊的示意方框圖。
圖6B示出了由讀/寫模塊的堆疊傳統(tǒng)實(shí)現(xiàn)的圖5的讀/寫堆疊。圖7A示意性地圖示了具有一堆劃分的讀/寫堆疊的緊湊存儲器器件，其中實(shí)施本發(fā)明的改進(jìn)的處理器。圖7B圖示圖7A所示的緊湊存儲器器件的優(yōu)選布置。圖8示意性地圖示了在圖7A中示出的讀/寫堆疊中的基本組件的一般布置。圖9圖示了圖7A和7B所示的讀/寫電路之間的讀/寫堆疊的一個優(yōu)選布置。圖10圖示了圖9所示的公共處理器的改進(jìn)實(shí)施例。圖IlA圖示了圖10所示的公共處理器的輸入邏輯的優(yōu)選實(shí)施例。圖IlB圖示了圖IlA的輸入邏輯的真值表。圖12A圖示了圖10所示的公共處理器的輸出邏輯的優(yōu)選實(shí)施例。圖12B圖示了圖12A的輸出邏輯的真值表。圖13概述了存儲器上的折疊處理，其中，來自多個字線的以二進(jìn)制格式寫入的數(shù)據(jù)被重寫為多狀態(tài)格式。圖14更詳細(xì)地圖示了折疊處理的方面。圖15是適用于折疊操作的寄存器結(jié)構(gòu)的方框圖。圖16A-C示出了數(shù)據(jù)在寄存器之間的重新布置的例子。圖17是對于存儲器的幾個區(qū)塊的圖15的寄存器結(jié)構(gòu)的方框圖。圖18在這些區(qū)塊的子集的堆疊總線之間添加了本地?cái)?shù)據(jù)總線。圖19圖示了幾個二進(jìn)制頁的讀處理。圖20是如何在鎖存器中內(nèi)部地折疊數(shù)據(jù)的例子。圖21A-M圖示了使用圖18的結(jié)構(gòu)的數(shù)據(jù)折疊的示例序列。
具體實(shí)施例方式圖7A示意性地圖示了具有一堆劃分的讀/寫堆疊的緊湊存儲器器件，其中實(shí)施本發(fā)明的改進(jìn)的處理器。該存儲器器件包括存儲器單元的二維陣列300、控制電路310和讀/ 寫電路370。存儲器陣列300可由字線經(jīng)由行解碼器330以及由位線經(jīng)由列解碼器360來尋址。讀/寫電路370被實(shí)現(xiàn)為一堆劃分的讀/寫堆疊400，且允許并行地讀或編程一塊 (也稱為"頁")存儲器單元。在優(yōu)選實(shí)施例中，一頁由鄰近行的存儲器單元構(gòu)成。在另一實(shí)施例中，在一行存儲器單元被劃分為多個塊或頁的情況下，提供塊復(fù)用器350來將讀/寫電路370復(fù)用到各個塊。控制電路310與讀/寫電路370合作以對存儲器陣列300進(jìn)行存儲器操作?？刂齐娐?10包括狀態(tài)機(jī)312、芯片上地址解碼器314和功率控制模塊316。狀態(tài)機(jī)312提供對存儲器操作的芯片級控制。芯片上地址解碼器314提供由主機(jī)或存儲器控制器使用的地址與由解碼器330和370使用的硬件地址之間的地址接口。功率控制模塊316控制在存儲器操作期間供應(yīng)給字線和位線的功率和電壓。圖7B圖示圖7A所示的緊湊存儲器器件的優(yōu)選布置。以對稱的方式在存儲器陣列300的相對兩側(cè)實(shí)現(xiàn)各種外圍電路對存儲器陣列300的訪問，使得每側(cè)的訪問線和電路減少一半。因此，行解碼器被分為行解碼器330A和330B，且列解碼器被分為列解碼器360A 和360B。在其中一行存儲器單元被劃分為多塊的實(shí)施例中，塊復(fù)用器350被分為塊復(fù)用器350A和350B。類似地，讀/寫電路被分為連接到來自陣列300的底部的位線的讀/寫電路 370A和連接到來自陣列300的頂部的位線的讀/寫電路370B。以此方式，讀/寫模塊的密度和因此的分虎賁的讀/寫堆疊400的密度實(shí)質(zhì)上減少了一半。圖8示意性地圖示了在圖7A中示出的讀/寫堆疊中的基本組件的一般布置。根據(jù)本發(fā)明的一般架構(gòu)，讀/寫堆疊400包括用于感測k個位線的感測放大器的堆疊212、用于經(jīng)由I/O總線231輸入或輸出數(shù)據(jù)的I/O模塊440、用于存儲輸入或輸出的數(shù)據(jù)的數(shù)據(jù)鎖存器的堆疊430、處理和存儲在讀/寫堆疊400之間的數(shù)據(jù)的公共處理器500和用于在堆疊組件之間通信的堆疊總線421。在讀/寫電路370之間的堆疊總線控制器經(jīng)由線路411提供控制和定時信號，用于控制在讀/寫堆疊之間的各個組件。圖9圖示了圖7A和7B所示的讀/寫電路之間的讀/寫堆疊的一個優(yōu)選布置。每個讀/寫堆疊400并行地對一組k個位線操作。如果一頁具有ρ = r*k個位線，則將存在 r個讀/寫堆疊400-1...... 400-r。并行地工作的整堆被劃分的讀/寫堆疊400允許沿著一行的一塊(頁)的P個單元被并行被讀取或編程。因此，對整行單元，將存在P個讀/寫模塊。由于每個堆疊服務(wù)于 k個存儲器單元，因此，在該堆中的讀/寫堆疊的總數(shù)由r = p/k給出。例如，如果r是在該堆中的堆疊的數(shù)量，則P = r*k。一個示例存儲器陣列可以具有ρ = 512字節(jié)(512X8位)， k = 8，因此r = 512。在一個優(yōu)選實(shí)施例中，塊是一連串(rim)的整行單元。在另一實(shí)施例中，塊是行中的單元的子集。例如，單元的子集可能是整行的一半或整行的四分之一。單元的子集可以是一連串連續(xù)單元或每隔一個的單元，或每隔預(yù)定數(shù)量的單元。諸如400-1的每個讀/寫堆疊主要包含并行地服務(wù)于一段(segment) k個存儲器單元的感測放大器212-1到212-k的堆疊。在美國專利公開號2004-0109357-A1中公開了優(yōu)選的感測放大器，其全部公開被引用附于此。堆疊總線控制器410經(jīng)由線路411向讀/寫電路370提供控制和定時信號。該堆疊總線控制器本身經(jīng)由線路311而依賴于存儲器控制器310。每個讀/寫堆疊400之間的通信受互連的堆疊總線431影響并由堆疊總線控制器410控制?？刂凭€411將來自堆疊總線控制器410的控制和時鐘信號提供給讀/寫堆疊400-1的組件。在優(yōu)選布置中，堆疊總線被劃分為用于在公共處理器500和感測放大器的堆疊 212之間通信的SA總線(SABus)422和用于在處理器和數(shù)據(jù)鎖存器的堆疊430之間通信的 D 總線(Dbus) 423。數(shù)據(jù)鎖存器430的堆疊包括數(shù)據(jù)鎖存器430-1到430_k，對于與該堆疊相關(guān)的每個存儲器單元存在一個數(shù)據(jù)鎖存器。I/O模塊440使得數(shù)據(jù)鎖存器經(jīng)由I/O總線231與外部交換數(shù)據(jù)。公共處理器還包括輸出507，用于輸出指示存儲器操作的狀態(tài)、比如錯誤狀況的狀態(tài)信號。該狀態(tài)信號用于驅(qū)動在配線為或(Wired-Or)配置中與標(biāo)記總線(FLAG BUS) 509 相聯(lián)系的η晶體管550的柵極。標(biāo)記總線優(yōu)選地被控制器310預(yù)充電，且在任何讀/寫堆疊對狀態(tài)信號賦值(asserted)時將被拉低。圖10圖示了圖9所示的公共處理器的改進(jìn)實(shí)施例。公共處理器500包括用于與外部電路通信的處理器總線PBUS 505、輸入邏輯510、處理器鎖存器PLatch 520和輸出邏輯 530。
輸入邏輯510從PBUS接收數(shù)據(jù)，并將其輸出到BSI節(jié)點(diǎn)，作為取決于經(jīng)由信號線 411來自堆疊總線控制器410的控制信號而處于邏輯狀態(tài)"1"，“ 0"，或"Z"(浮置) 之一的變換的數(shù)據(jù)。然后，設(shè)置/復(fù)位鎖存器PLatch 520鎖存BSI，得到作為MTCH和MTCH* 的一對互補(bǔ)輸出信號。輸出邏輯530接收MTCH和MTCH*信號，且在PBUS 505上輸出取決于經(jīng)由信號線 411來自堆疊總線控制器410的控制信號而處于邏輯狀態(tài)"1"，" 0"，或"Z"(浮置) 之一的變換的數(shù)據(jù)。在任一時間，公共處理器500處理與給定存儲器單元相關(guān)的數(shù)據(jù)。例如，圖10圖示了耦接到位線1的存儲器單元的情況。對應(yīng)的感測放大器212-1包括感測放大器數(shù)據(jù)出現(xiàn)的節(jié)點(diǎn)。在優(yōu)選實(shí)施例中，該節(jié)點(diǎn)假設(shè)存儲數(shù)據(jù)的SA鎖存器214-1的形式。類似地，對應(yīng)的數(shù)據(jù)鎖存器集430-1存儲與耦接到位線1的存儲器單元相關(guān)的輸入或輸出的數(shù)據(jù)。在優(yōu)選實(shí)施例中，該數(shù)據(jù)鎖存器集430-1包括用于存儲η位數(shù)據(jù)的足夠的數(shù)據(jù)鎖存器434-1，...， 434-η。當(dāng)由一對互補(bǔ)信號SAP和SAN來使能傳輸柵極(transfer gate) 501時，公共處理器500的PBUS 505具有經(jīng)由SBUS 422對SA鎖存器214-1的訪問。類似地，當(dāng)由一對互補(bǔ)信號DTP和DTN來使能傳輸柵極502時，PBUS 505具有經(jīng)由DBUS 423對數(shù)據(jù)鎖存器集 430-1的訪問。信號SAP，SAN，DTP和DTN被明確示出為來自堆疊總線控制器410的控制信號的部分。圖IlA圖示圖10所示的公共處理器的輸入邏輯的優(yōu)選實(shí)施例。輸入邏輯520接收在PBUS 505上的數(shù)據(jù)，且取決于控制信號，具有相同的、或反相的或浮置的輸出BSI。輸出BSI節(jié)點(diǎn)主要受傳輸柵極522或包括與Vdd串聯(lián)的ρ晶體管5M和525的上拉電路、或包括與地串聯(lián)的η晶體管5 和527的下拉電路的輸出的影響。上拉電路具有分別由信號 PBUS和ONE控制的ρ晶體管5M和525的柵極。下拉電路具有分別由信號0NEB<1>和PBUS 控制的η晶體管5 和527的柵極。圖IlB圖示了圖IlA的輸入邏輯的真值表。該邏輯由PBUS和作為來自堆疊總線控制器410的控制信號的部分的控制信號ΟΝΕ、0ΝΕΒ<0>、0NEB<1>來控制。實(shí)質(zhì)上，支持三個傳輸模式PASSTHR0UGH(直通)、INVERTED (反相)和FLOATED (浮置)。在BSI與輸入數(shù)據(jù)相同的PASSTHR0UGH模式的情況下，信號ONE處于邏輯〃 1〃， 0ΝΕΒ<0>處于〃 0〃，且0NEB<1>處于邏〃 0〃。這將禁用上拉或下拉，但使能傳輸柵極522 將在PBUS 505上的數(shù)據(jù)傳遞到輸出523。在BSI是輸入數(shù)據(jù)的反相的INVERTED模式的情況下，信號ONE處于〃 0〃，0ΝΕΒ<0>處于〃 1〃，且0NE<1>處于〃 1〃。這將禁用傳輸柵極522。而且，當(dāng)PBUS處于"0"時，下拉電路將被禁用，而上拉電路被使能，導(dǎo)致BSI處于"1"。類似地，當(dāng)PBUS處于"1"時，上拉電路將被禁用，而下拉電路被使能，導(dǎo)致BSI 處于〃 0〃。最后，在FLOATED模式的情況下，可以使得信號ONE處于〃 1〃，0ΝΕΒ<0>處于"1〃且0NEB<1>處于〃 0〃來浮置輸出BSI。為了完整性而列出FLOATED模式，盡管實(shí)踐中并不使用它。圖12A圖示了圖10所示的公共處理器的輸出邏輯的優(yōu)選實(shí)施例。來自輸入邏輯520的在BSI節(jié)點(diǎn)處的信號被鎖存在處理器鎖存器PLatch 520中。輸出邏輯530從 PLatch 520的輸出接收數(shù)據(jù)MTCH和MTCH*，且取決于控制信號，在PBUS上輸出為處于PASSTHROUGH、INVERTED或FLOATED模式。換句話說，四個分支用作PBUS 505的驅(qū)動器，有效地將其拉到HIGH(高)，L0W(低)或FLOATED(浮置)狀態(tài)。這通過四個分支電路、即PBUS 505的兩個下拉和兩個下拉電路來實(shí)現(xiàn)。第一上拉電路包括串聯(lián)到Vdd的ρ晶體管531和 532，且能夠當(dāng)MTCH處于〃 0〃時上拉PBUS。第二上拉電路包括串聯(lián)到地的ρ晶體管533 和534，且能夠當(dāng)MTCH處于〃 1〃時上拉PBUS。類似地，第一下拉電路包括串聯(lián)到Vdd的η 晶體管535和536，能夠當(dāng)MTCH處于〃 0〃時下拉PBUS。第二下拉電路包括串聯(lián)到地的η 晶體管537和538，能夠當(dāng)MTCH處于〃 1 “時下拉PBUS。本發(fā)明的一個特征是構(gòu)造具有PMOS晶體管的上拉電路和具有NMOS晶體管的下拉電路。由于NMOS的拉動比PMOS的拉動強(qiáng)得多，因此在任何連接中，下拉將總是超過上拉。 換句話說，節(jié)點(diǎn)或總線可以總是默認(rèn)為上拉或"1"狀態(tài)，且如果期望，則可以總是通過下拉而翻轉(zhuǎn)到〃 0〃狀態(tài)。圖12B圖示了圖12A的輸出邏輯的真值表。該邏輯由從輸入邏輯鎖存的MTCH， MTCH*和作為來自堆疊總線控制器410的控制信號的部分的控制信號PDIR、PINV、NDIR, NINV 來控制。支持四個 PASSTHROUGH、INVERTED、FLOATED、和 PRECHARGE (預(yù)充電)。在FLOATED模式中，禁用所有四個分支。這通過使得信號PINV = 1、NINV = 0、 PDIR = 1、NDIR = 0——這些也是默認(rèn)值——來實(shí)現(xiàn)。在PASSTHROUGH模式中，當(dāng)MTCH = 0時，將需要PBUS = 0。這通過僅使能具有η晶體管535和536的下拉分支、除了 NWR = 1之外所有控制信號處于其默認(rèn)值來實(shí)現(xiàn)。當(dāng)MTCH = 1時，將需要PBUS = 1。這通過僅使能具有P晶體管533和534的上拉分支、除了 PINV = 0之外所有控制信號處于其默認(rèn)值來實(shí)現(xiàn)。在INVERTED模式，當(dāng)MTCH = 0時，將需要PBUS = 1。這通過僅使能具有ρ晶體管 531和532的上拉分支、除了 PWR = 0之外所有控制信號處于其默認(rèn)值來實(shí)現(xiàn)。當(dāng)MTCH = 1時，將需要PBUS = 0。這通過僅使能具有η晶體管537和538的下拉分支、除了 NINV = 1之外所有控制信號處于其默認(rèn)值來實(shí)現(xiàn)。在PRECHARGE模式中，PDIR = 0和PINV = 0的控制信號設(shè)置將在MTCH = 1時使能具有ρ晶體管531和532的上拉分支，或在MTCH = 0 時使能具有P晶體管533和534的上拉分支。在2004年12月20日的美國專利申請?zhí)?1/026，536中更完整地公開了公共處理器操作，其全部被引用附于此。將數(shù)據(jù)在存儲器上折疊(on-memoir folding)成多狀態(tài)格式上述各類非易失性存儲器存在，且可以以二進(jìn)制形式和多狀態(tài)(或多級)形式來操作。一些存儲器系統(tǒng)以二進(jìn)制和多狀態(tài)格式兩者存儲數(shù)據(jù)；例如，由于通常以二進(jìn)制形式可以更快地且具有更少的臨界容限(critical tolerance)地寫數(shù)據(jù)，因此存儲器可以在其從主機(jī)接收時初始地以二進(jìn)制形式寫數(shù)據(jù)，且稍后為了更大的存儲密度而以多狀態(tài)格式重寫該數(shù)據(jù)。在這種存儲器中，一些單元可以用在二進(jìn)制格式中，其他的用在多狀態(tài)格式中，或可以操作相同單元來存儲不同數(shù)量的位。在美國專利號6，456，528、美國專利公開號 2009/0089481 和以下美國專利申請?zhí)?61/142，620、12/348，819,12/348, 825、12/348，891、 12/348，895和12/348，899中更詳細(xì)地討論了這種系統(tǒng)的例子。在此部分中描述的技術(shù)涉及在存儲器器件本身上執(zhí)行的"折疊(fold)"處理中將數(shù)據(jù)從二進(jìn)制格式重寫為多狀態(tài)格式，而不需要向控制器傳輸回?cái)?shù)據(jù)用于重定格式(reformat)。還可以以特殊方式使用存儲器上折疊處理，以管理糾錯碼(ECC)，其中當(dāng)考慮到最可能的誤差是在相鄰狀態(tài)之間的轉(zhuǎn)
17變時，在存儲器單元中的數(shù)據(jù)當(dāng)按多狀態(tài)形式存儲時的相對狀態(tài)被納入考慮。該系統(tǒng)還可以使用不考慮狀態(tài)信息且基于單頁信息來管理ECC的ECC管理。(注意，即使ECC位被編程在相同的物理單元集上作為數(shù)據(jù)位，也分離地管理ECC。)更具體地，在示例實(shí)施例中，由于從控制器向存儲器傳遞數(shù)據(jù)，因此按二進(jìn)制格式沿存儲器陣列的字線來寫數(shù)據(jù)。隨后，則將數(shù)據(jù)讀到與該陣列相關(guān)的寄存器中，其中，數(shù)據(jù)被重新布置以便其可以按多狀態(tài)形式被寫回到陣列中。例如，取每單元三位的情況，三個字線的內(nèi)容每個將被讀到寄存器結(jié)構(gòu)中，被重新布置以對應(yīng)于將被存儲在每個單元中的三位，且然后按每單元3位的格式被重寫回到陣列的單個字線。在如此描述的布置中，然后， 單個字線的二進(jìn)制數(shù)據(jù)內(nèi)容在字線的第1/N上結(jié)束，且按每單元N位的格式存儲。對于數(shù)據(jù)的最終的N位存儲使用采用多狀態(tài)與單元的關(guān)系的糾錯碼(ECC)的情況，可以在控制器中確定該ECC，且將其與對應(yīng)數(shù)據(jù)一起傳輸，且在數(shù)據(jù)(和對應(yīng)的ECC)按多狀態(tài)格式重寫之前按二進(jìn)制格式存儲。對于每單元3位的例子，可以用圖13來圖示將數(shù)據(jù)從二進(jìn)制折疊為多狀態(tài)或MLC 格式的思想。如由箭頭示出，從控制器(或主機(jī))接收數(shù)據(jù)，且將其按二進(jìn)制格式寫在存儲器的塊611中。明確示出塊611的被寫字線中的三個(613，615，617)。然后，沿塊621的單個字線623按每單元3位的格式重寫這三個字線的內(nèi)容，在存儲器本身上實(shí)現(xiàn)"折疊"處理。(更普遍地，如果按每單元N位的格式沿621寫數(shù)據(jù)，則二進(jìn)制內(nèi)容的N個字線的內(nèi)容將按此方式被折疊起來。該塊611可以具體地被分配為僅以二進(jìn)制模式操作或可以是可由例如可在物理頁上存儲的多個邏輯頁的僅最低頁以MLC模式操作的塊。類似地，塊621可以被分配為僅用于多狀態(tài)操作，或也可以按二進(jìn)制模式操作。在圖14中示出關(guān)于示例實(shí)施例如何將數(shù)據(jù)從多個二進(jìn)制格式字線折疊到單個字線中的某些細(xì)節(jié)。在圖14的頂部的是三個字線613、615、和617，其每個被劃分為沿著位線的相應(yīng)三分之一的單元的三分之一的三個部分(a，b，c)(在此取為鄰接的)。在字線623 上，第一字線(613a-c)的三個三分之一被布置到該字線的第一個第三上；類似地，第二二進(jìn)制字線615被折疊且寫到623的中間的三分之一，且來自二進(jìn)制塊617的第三字線被寫到623的最后的三分之一。圖14所示的處理以多種方式概括。這些中的第一方式在于按多狀態(tài)格式每單元存儲的狀態(tài)的數(shù)量。雖然圖13和14示出三頁數(shù)據(jù)從三個物理頁被重寫為單個物理頁上的多狀態(tài)格式的情況，但是可以使用其他數(shù)量的存儲密度。(例如，為了簡化以下討論，特別是涉及寄存器結(jié)構(gòu)的討論，每單元2位的情況通常將被用作示例實(shí)施例。)而且，雖然示出全部字線(在此每個對應(yīng)于一頁)，在允許部分頁操作的系統(tǒng)中，可以使用部分頁。(以下討論用于二進(jìn)制存儲的部分頁的寫入，且多狀態(tài)部分頁操作也是可能的，雖然因?yàn)檫@可能導(dǎo)致更多磨損(wear)、該磨損在多狀態(tài)操作的通常更收緊的容限的情況下可能是有問題的而因此通常不是優(yōu)選的。)另外，雖然圖14示出其中沿字線的單元被劃分為沿連續(xù)位線的組用于折疊的情況，但是可以使用其他布置。如上所述，對存儲器本身進(jìn)行折疊處理，以便一旦從控制器(或主機(jī))傳入數(shù)據(jù)且以二進(jìn)制格式寫入，其就被重寫到陣列中而不將其傳輸出存儲器。示例的實(shí)施例通過將多個二進(jìn)制字線(例如613，615，617)的數(shù)據(jù)讀入到與該陣列相關(guān)的對應(yīng)的寄存器(或寄存器)中、在這些寄存器中被重寫布置為多狀態(tài)編程所需的形式、然后重寫到多狀態(tài)塊的單個字線(例如623)中來實(shí)現(xiàn)此。因此，在圖14的布置下，在相同字線上、但沿不同位線的幾個(在此為3個)單元的二進(jìn)制內(nèi)容被讀入到相關(guān)數(shù)據(jù)寄存器中，然后被重寫布置以與在對應(yīng)單個位線上的單個單元的多個位對應(yīng)，其中數(shù)據(jù)可以從該對應(yīng)單個位線被寫入?？梢栽诿绹鴮＠?，170,802 ；7, 420, 847 ；7, 158,421 ；和 7, 206, 230 ；以及美國專利申請?zhí)?2/051，462以及12/051，492中找到關(guān)于可以結(jié)合以下描述的技術(shù)使用的寄存器結(jié)構(gòu)的更多細(xì)節(jié)。為了簡化，將主要關(guān)于每單元2位的例子來討論該寄存器結(jié)構(gòu)。圖15是將用于給出示例寄存器結(jié)構(gòu)的一些細(xì)節(jié)的方框圖，且圖16A-C圖示可以如何將數(shù)據(jù)從二進(jìn)制重新布置為此結(jié)構(gòu)內(nèi)的2位格式。圖15粗略地對應(yīng)于以上關(guān)于圖8-10討論的讀/寫堆疊，但是強(qiáng)調(diào)了對于在每單元2位的背景下的當(dāng)前討論更相關(guān)的一些元件。感測放大器SA 701可連接到底部的多個位線(BLO-BLn)，比如BL0703。每個位線可以使得其內(nèi)容沿對應(yīng)的堆疊總線(SBUSO-SBUSm)而傳輸出到堆疊之一，比如沿著SBUS0705到控制該總線的處理電路(SBUS0705的TOOX 707)。 如在以上列出的參考文獻(xiàn)中詳細(xì)討論的，內(nèi)容可以從YBOX 707沿總線DBUS 717傳輸?shù)捷^低位數(shù)據(jù)鎖存器LDL 713、較高位數(shù)據(jù)鎖存器UDL 711或數(shù)據(jù)鎖存器)(DL 709中。在示例實(shí)施例中，可以在》)L 709以及UDL 711和LDL 713之一之間傳輸內(nèi)容，但僅)(DL 709可以向或從外部總線XBUS 715傳輸數(shù)據(jù)。該布置可以與不同數(shù)量的位線(在BLn中的η的值)和不同數(shù)量的寄存器堆疊(在SBUSm中的值m) —起來使用，其中，m和η可以不同。原則上， 可以使用任何整數(shù)值，但主要設(shè)計(jì)該布置為η是m的某個整數(shù)倍，其中，當(dāng)該整數(shù)大于1時， 每個寄存器將具有條目的(n/m)級或?qū)?tier)，以便存儲被分配給沿堆疊總線的給定寄存器集的多個位線的每個的感測放大器結(jié)果。圖16A-C使用n = 64且m = 8的例子，以便層的數(shù)量是(n/m) =8。雖然可以使用η和m的各種值，但是這些數(shù)量(基于用于多狀態(tài)存儲的狀態(tài)的數(shù)量)的某些值(或比率)更容易允許進(jìn)行折疊處理，如以下討論的。圖16A-C圖示可以如何在與持有二進(jìn)制塊611(圖13)和多狀態(tài)塊621兩者的與陣列相關(guān)的寄存器內(nèi)執(zhí)行折疊處理的例子。在該例子中，存在八個》)L/UDL/LDL寄存器集 (m = 8)，每個具有在圖16B-C中被標(biāo)為T0-T7的八個層(n/m = 8)，且八列對應(yīng)于每個)(DL/ UDL/LDL集上的值。因此，每行是1字節(jié)寬。圖16A概念地示出如何執(zhí)行N = 2折疊一旦將數(shù)據(jù)從字線讀出到》)L 709中，一半的行被傳輸?shù)絃DL 713中，且另一半被傳輸?shù)経DL 711 中，從那里可以將其沿字線傳輸為較低位和較高位。因?yàn)檫@將僅一半地填充LDL和UDL的可用行，因此》)L可以被再次被填充，且使得其內(nèi)容在編程開始之前傳輸?shù)絃DL和UDL中。 注意，因?yàn)椤?L中的行的數(shù)量被劃分為兩半用于折疊處理，因此如果)(DL具有偶數(shù)數(shù)量的層，則這是優(yōu)選的。更通常，如果要將數(shù)據(jù)編程為N位格式，則優(yōu)選寄存器行的數(shù)量是N的倍數(shù)；例如，對于N = 3，可以存在9或6行，而對于N = 4，可以再次使用8行。對于折疊處理，則來自》)L的第1/N行將被傳輸出到對應(yīng)于N多位的每個的寄存器。可以以多種方式實(shí)現(xiàn)將數(shù)據(jù)從)(DL折疊到LDL和UDL中。在圖16B中，這通過按頁將數(shù)據(jù)讀到》)L寄存器中、在這之后將偶數(shù)層的字節(jié)大小的行放入LDL的頂部四層中并將奇數(shù)層的字節(jié)大小的行放入UDL的頂部四行中來實(shí)現(xiàn)。為了填充物理頁用于2位編程，在圖 16C中，來自第二二進(jìn)制頁的數(shù)據(jù)被從感測放大器讀到)(DL中，將偶數(shù)層再次被傳輸?shù)絃DL 中，且奇數(shù)層被傳輸?shù)経DL中?？梢愿鶕?jù)各種指針方案、比如在美國專利號7，170，802中描述的方案、或許是僅僅按順序跨越所有位線的指針的最簡單版本來實(shí)現(xiàn)將數(shù)據(jù)從位線傳輸?shù)礁袦y放大器中。一旦數(shù)據(jù)在寄存器中被折疊為多狀態(tài)格式，則就可以將其編程回到存儲器陣列的塊中，其中，多狀態(tài)編程的細(xì)節(jié)可以如以上列出的各種參考文獻(xiàn)的任一個中那樣。 當(dāng)讀回?cái)?shù)據(jù)時，數(shù)據(jù)可以被展開(unfold)以倒轉(zhuǎn)圖16A-C的處理，數(shù)據(jù)被讀出到)(DL寄存器中，然后被展開到LDL和UDL寄存器中，以便然后可以將其從存儲器傳輸回去。然后，可以以其從主機(jī)初始地移動的相同順序或數(shù)據(jù)結(jié)構(gòu)來將數(shù)據(jù)從存儲器移回。(注意，通過折疊可能改變邏輯到物理地址映射，且因此這需要解決。)回到圖13，在以上描述的折疊處理中，在寄存器結(jié)構(gòu)中將沿字線613的數(shù)據(jù)頁折疊起來以被編程到字線623的僅三分之一上，如圖14示意所示。(應(yīng)該注意，圖13和圖14 是用于N = 3的實(shí)施例的。)對沿字線615和617的數(shù)據(jù)也進(jìn)行類似折疊。以此方式，來自對應(yīng)于位線的三個不同數(shù)據(jù)鎖存器的二進(jìn)制數(shù)據(jù)沿單個字線最終被以N =3的多狀態(tài)形式寫在字線623的單個位線上的單個單元上?；蛘?，對于多個字線的每個的沿著單個位線的單元可以被映射到沿字線623的該相同位線上的單個單元上，而不用在先前段中描述的折疊處理；但是，當(dāng)以多狀態(tài)格式所寫的數(shù)據(jù)使用采用在單元上存儲的多狀態(tài)之間的物理關(guān)系的糾錯碼(ECC)時可以有效地使用在此部分中給出的這類存儲器上的折疊布置。即使使用更傳統(tǒng)的ECC編碼方法，在此給出的技術(shù)也可以增強(qiáng)系統(tǒng)的ECC能力。當(dāng)在存儲器單元中出現(xiàn)誤差時，一些誤差比其他的更有可能。例如，在其中數(shù)據(jù)狀態(tài)對應(yīng)于在浮置柵極上存儲的電荷量的浮置柵極存儲器(見以上圖4)的情況下，如果在單元中發(fā)生誤差，則相比于更遠(yuǎn)的狀態(tài)，數(shù)據(jù)狀態(tài)更可能偏移到相鄰狀態(tài)。存儲器器件的物理特征的這種知識可以被并入糾錯碼(ECC)中。例如，在單元中可能發(fā)生的不同可能的誤差轉(zhuǎn)變可以根據(jù)其相對物理似然性而被加權(quán)，且這些加權(quán)因子可以被并入ECC計(jì)算中。以下， 這類ECC將被稱為"強(qiáng)ECC"或"SECC"。關(guān)于這些主題的另外的背景細(xì)節(jié)、包括考慮到單元的各種狀態(tài)之間的關(guān)系的ECC、以及在糾錯碼中可以如何使用它，可以在以下美國專利、 專利公開和專利申請?zhí)栔姓业?2009/0094482 ；7，502，254 ；2007/0268745 ；2007/0283081 ； 7，310，347 ；7，493，457 ；7，426，623 ；2007/0220197 ；2007/0065119 ；2007/0061502 ； 2007/0091677 ；2007/0180346 ；2008/0181000 ；2007/0260808 ；2005/0213393 ；6，510，488 ； 7，058，818 ；2008/0244338 ；2008/0244367 ；2008/0250300 ；和 2008/0104312。在優(yōu)選實(shí)施例中，當(dāng)將數(shù)據(jù)從二進(jìn)制重寫為多狀態(tài)格式時，將使用狀態(tài)獨(dú)立的強(qiáng) ECC(SECC)。為了計(jì)算SECC，系統(tǒng)需要知道一旦數(shù)據(jù)以多狀態(tài)格式寫如則將如何存儲該數(shù)據(jù)，且為了知道這個，所有該數(shù)據(jù)需要可用。在在此給出以及在圖13和14中概述的折疊布置中，在數(shù)據(jù)進(jìn)來時，其沿字線613以二進(jìn)制格式被寫如，其后是在字線615上的下一邏輯頁，等等，遍歷剩余數(shù)據(jù)集。每個字線具有在折疊之后將沿物理多狀態(tài)頁的1/N被寫為N位多狀態(tài)格式的所有數(shù)據(jù)；例如，在圖14中，要在字線623的左邊1/3中存儲的所有數(shù)據(jù)是字線613。根據(jù)在此給出的另一方面，在控制器(或主機(jī))中計(jì)算與如何將邏輯頁隨后存儲為多狀態(tài)形式對應(yīng)的強(qiáng)ECC，且將其與數(shù)據(jù)一起傳輸，且以二進(jìn)制形式寫入。因此，在圖13 中，例如，在字線613上的數(shù)據(jù)將已經(jīng)具有與該邏輯頁的數(shù)據(jù)將如何被存儲在字線623的一部分上對應(yīng)的SECC。注意，在二進(jìn)制塊中存儲的用戶數(shù)據(jù)的邏輯頁將因此以二進(jìn)制格式被寫入，但與該用戶數(shù)據(jù)一起被寫到物理頁(或字線)上的對應(yīng)ECC將基于其最終的多狀態(tài)設(shè)置，即使其還沒有以此方式被寫入。相反，如果N個位線沿N個字線被寫為二進(jìn)制格式，然后在維持位線對應(yīng)性的單個
20字線上以N位格式重寫，而不用折疊操作(例如，對于3個不同二進(jìn)制塊字線的在相同位線上的3個單元最終在多狀態(tài)塊621中的相同單元中)，則控制器不能計(jì)算強(qiáng)ECC，除非其同時具有所有N個邏輯頁。因此，其將需要在將它們寫為二進(jìn)制形式之前積累它們，去除在數(shù)據(jù)被接收時以二進(jìn)制格式快速寫數(shù)據(jù)的能力；或者需要以二進(jìn)制格式進(jìn)行N個邏輯頁的第一次寫，隨后回來將這些頁讀回到控制器，且計(jì)算對應(yīng)的SECC，將它們以二進(jìn)制格式與 SECC 一起重寫，且然后將該數(shù)據(jù)和SECC寫在多狀態(tài)塊中。雖然該后一布置將仍然允許快速初始二進(jìn)制寫，但是其將需要額外的讀和傳輸回到控制器，其后傳輸?shù)酱鎯ζ饕约暗诙M(jìn)制寫。注意，除了在該處理中涉及的額外傳輸時間以外，在每N個邏輯頁最終以多狀態(tài)格式存儲之前，其還將經(jīng)歷二進(jìn)制寫的字線的數(shù)量加倍(從N到2N)。在二進(jìn)制塊中使用許多 (2N)個字線來在每單元N位的塊上寫一個字線的另一缺點(diǎn)是，閃存的可靠性可能受二進(jìn)制塊的可靠性限制；而且，對于二進(jìn)制編程使用太多塊將留下更少的存儲器容量來存儲用戶數(shù)據(jù)。如上所述，在數(shù)據(jù)從主機(jī)進(jìn)來時，可以以二進(jìn)制格式來寫該數(shù)據(jù)，在二進(jìn)制塊中積累，直到最終在多狀態(tài)塊中重寫。但是，數(shù)據(jù)分組將以通常不對應(yīng)于整數(shù)數(shù)量的邏輯頁的各種大小從主機(jī)到達(dá)。當(dāng)主機(jī)負(fù)載少于整個邏輯頁時，優(yōu)選實(shí)施例仍然可以將該數(shù)據(jù)傳輸?shù)酱鎯ζ鳎沂褂貌糠猪摼幊虒⑵渚幊痰蕉M(jìn)制塊中而沒有ECC?？刂破鬟€可以為該部分頁保持積累的數(shù)據(jù)，直到其具有對應(yīng)于整個邏輯頁的量，基于該整個頁計(jì)算強(qiáng)ECC，然后寫該整個積累的邏輯頁的SECC，此最后的組塊(chunk)被編程進(jìn)去，以填充在字線上的邏輯頁。 二進(jìn)制頁內(nèi)的SECC位置可能是重要的，以便可以留下一些位空間用于最后的編程以填充所有SECC空間。例如，在一些情況下，主機(jī)可能不具有足夠的數(shù)據(jù)來填充整頁。在該情況下，可以首先與二進(jìn)制ECC碼一起在二進(jìn)制塊中寫現(xiàn)有的部分頁數(shù)據(jù)。當(dāng)接下來的數(shù)據(jù)進(jìn)來時，編程的二進(jìn)制部分頁可以被讀回，且與進(jìn)來的數(shù)據(jù)一起形成整頁，且與SECC—起被編程到另一二進(jìn)制字線。還可能需要考慮缺陷作為折疊處理的部分。具體地，由于折疊處理從二進(jìn)制塊得到多個位線上的數(shù)據(jù)，且將它們折疊到單個位線上，因此存儲器陣列的源(二進(jìn)制)塊的任何列缺陷將反映在折疊處理中。(在美國專利7，170，802中給出缺陷列的討論和用于處理其的方法。)例如，在一個布置中，返回參考圖14，如果正跳入缺陷列、例如613a中，則要與壞列一起折疊到字線623上的在61 和613c中的對應(yīng)列在61 和613c被寫時將需要被跳過。在二進(jìn)制頁編程期間，應(yīng)該跳過二進(jìn)制塊中的壞列。如果在第1/N頁中存在壞列，則二進(jìn)制頁數(shù)據(jù)應(yīng)該在二進(jìn)制頁編程中跳過N位。將僅需要在二進(jìn)制頁編程中注意在字線的其他區(qū)域中的另外的壞列。本地總線在數(shù)據(jù)折》中的使用此部分給出向上述種類的存儲器結(jié)構(gòu)添加更多數(shù)據(jù)傳輸能力的結(jié)構(gòu)。返回參考以上的圖15，這示出在示例實(shí)施例中使用讀/寫堆疊之一。在該部分中給出的實(shí)施例添加了連接到不同堆疊的S總線705的本地內(nèi)部數(shù)據(jù)總線，以便可以在不同堆疊的寄存器之間傳輸數(shù)據(jù)。在讀出二進(jìn)制數(shù)據(jù)、然后以每單元3位將其編程回去的示例實(shí)施例中，讀/寫堆疊被劃分為三組，其中，每組中的堆疊的內(nèi)部堆疊總線通過這樣的本地總線而連接。如上所述，存儲多狀態(tài)(MLC)數(shù)據(jù)的頁的編程被重新布置，以便來自一個二進(jìn)制頁的數(shù)據(jù)分布到不同MLC頁。如先前所述，在現(xiàn)有技術(shù)布置中，控制器讀出數(shù)據(jù)，在控制器中重新布置數(shù)據(jù)，然后將數(shù)據(jù)寫回到存儲器用于編程。此部分和先前部分給出通過在存儲器內(nèi)部重新布置數(shù)據(jù)來消除將數(shù)據(jù)傳輸出并傳輸回到存儲器中的需要的技術(shù)，由此改進(jìn)存儲器性能。上述的另一益處是，該布置可以免除系統(tǒng)在編程強(qiáng)ECC(SECC) 二進(jìn)制頁之前用標(biāo)準(zhǔn)ECC來編程二進(jìn)制頁，從而以2為因子減少對二進(jìn)制緩存塊的容限需求。在美國專利申請?zhí)?2/478，997中進(jìn)一步展開的先前部分中，諸如圖4所示的折疊數(shù)據(jù)的方法不對應(yīng)于控制器通常如何編碼數(shù)據(jù)。在該部分中介紹的結(jié)構(gòu)允許以對控制器來說可能更有益的方式來布置數(shù)據(jù)。稍進(jìn)一步回顧先前呈現(xiàn)的方法，不使用內(nèi)部數(shù)據(jù)折疊機(jī)制，為了使用強(qiáng)ECC(SECC) 系統(tǒng)將二進(jìn)制數(shù)據(jù)重寫為多狀態(tài)格式，首先使用標(biāo)準(zhǔn)或輕ECC(LECC)頁首先將來自主機(jī)的數(shù)據(jù)寫為二進(jìn)制格式。一旦存在足夠的LECC頁，則將數(shù)據(jù)讀回到控制器，控制器將把LECC 頁轉(zhuǎn)換為SECC 二進(jìn)制頁。一旦存在足夠的SECC 二進(jìn)制頁，則二進(jìn)制頁被"折疊"到MLC 頁中。例如，對于每單元3位的多狀態(tài)格式，需要3個SECC 二進(jìn)制頁以便折疊成一個3位的頁。類似地，對于每單元4位，需要4個SECC 二進(jìn)制頁以便折疊為一個D4頁。該機(jī)制被稱為背景內(nèi)部折疊(Background Internal Folding，BGIF)。先前的部分給出了其中可以對存儲器進(jìn)行折疊而不將數(shù)據(jù)傳輸出到控制器的實(shí)施方式。相反，在堆疊總線(SBus和DBus 717，圖15)內(nèi)進(jìn)行折疊。當(dāng)前部分介紹了在一組少量讀/寫堆疊的組內(nèi)的本地總線，以便可以在不同堆疊之間混洗(shuffle)數(shù)據(jù)，而不需要數(shù)據(jù)輸入或數(shù)據(jù)輸出操作。這種布置可能在寄存器中使用的級或?qū)拥臄?shù)量(如以上參考圖15和16所述)不可被MLC狀態(tài)的數(shù)量除盡時(例如，對于MLC模式下的8個層和每單元3位的存儲)特別有用。圖17示出對于情況M= 15的讀/寫堆疊中的幾個，其每個對應(yīng)于圖15，但為了此討論的目的，已經(jīng)上下顛倒這些元件，圖15的感測放大器SA 701未明確示出，且現(xiàn)在包括連接到輸入/輸出總線(也未在此示出，但參見以上的圖8-10)的輸入/輸出模塊YCOM 821。不同于圖15的鎖存器對UDL 711和LDL 713，圖17中的每個堆疊具有三個鎖存器ADL 81UBDL 813和⑶L 815的集，且當(dāng)前討論將基于其中多級寫將存儲每單元3位的實(shí)施例。 存儲器的位線被劃分為部分(section)，每個部分具有其自己的堆疊。例如，每個堆疊可以負(fù)責(zé)128個位線，對應(yīng)于圖15中的N= 128。圖17示出了這些部分中的三個(在此，部分 0、1、2)的堆疊，但存儲器通常將具有多得多的部分。在3位MLC設(shè)計(jì)中，通常將存在通過 DBUS/XBUS 817/819而連接到一起的示出的4個數(shù)據(jù)鎖存器或更多。如之前討論的，陣列的數(shù)據(jù)傳輸操作是通過YBOX 807的。XBUS 819也連接到Y(jié)COM 821，用于數(shù)據(jù)輸入和數(shù)據(jù)輸出操作。在該布置下，數(shù)據(jù)不能穿過不同部分而傳輸。圖18重復(fù)類似編號的圖17的元件，但添加了在多個讀/寫堆疊的子集的堆疊總線之間的本地?cái)?shù)據(jù)總線，為存儲器給出在不同部分或列之間傳輸數(shù)據(jù)的能力。這增加了可以沒有控制器的干涉地在存儲器本身內(nèi)重新布置和混洗數(shù)據(jù)的方式。在示例實(shí)施例中，該本地?cái)?shù)據(jù)總線連接三個堆疊的堆疊總線。(再次，僅示出三個部分，但將貫穿三個堆疊的子集的每個來重復(fù)此布置。)該本地總線在圖18中示出為LBUS 951，其寬度(在此為16位)匹配于堆疊總線的寬度。信號XSWO，XSffl, XSW2是獨(dú)立的控制信號，像在953-0處的SO、在953-1處的Sl 和在953-2處的S2那樣，這些信號選擇如何在不同部分之間連接總線(XBUS和LBUS)。信號XSO，XS1，XS2也是控制哪個部分的)(DL可以從其他部分接收數(shù)據(jù)的獨(dú)立信號。通過控制這些信號的定時，來自一個部分的數(shù)據(jù)可以被傳輸?shù)搅硪徊糠种?。在部分之間的水平數(shù)據(jù)傳輸能力與先前描述的在部分內(nèi)的寄存器之間的垂直數(shù)據(jù)傳輸能力組合為存儲器給出了利用鎖存器ADL 811, BDL 813，⑶L 815, XDL 809的數(shù)據(jù)傳輸和重新布置的更多靈活性。 (雖然未在圖18中明確示出，但是TOOX 907和堆疊的感測放大器通常還包括鎖存器。)現(xiàn)在給出當(dāng)使用圖18的布置將三個二進(jìn)制頁按每單元3位的格式重寫到存儲器的一個(物理)頁時的期望的數(shù)據(jù)重新布置的例子。為了編程3位的數(shù)據(jù)頁，需要從二進(jìn)制塊中讀取三頁二進(jìn)制數(shù)據(jù)并將其放入AD、BDL和CDL中，如圖19所示。從頂部線開始，處理通過在感測放大器處感測第一二進(jìn)制頁(頁0)而開始，且在)(DL鎖存器中鎖存結(jié)果。部分0、1、2 (SO、Si、S2)的結(jié)果被標(biāo)記為L0、MO、UO，對應(yīng)于它們要被重新布置到的較低、中間和較高。然后，將它們從》)L寄存器傳輸?shù)矫總€堆疊的ADL寄存器中。隨后是第二二進(jìn)制頁(頁1)，且其被存儲在BDL中，且第三二進(jìn)制頁(頁幻從)(DL傳輸?shù)舰荓。在處理的末尾，三個部分的每個的ADL、BDL和⑶L鎖存器的內(nèi)容在圖20的左側(cè)示出。在進(jìn)一步討論圖20之前，重新考慮折疊處理。返回參考圖14，這示出其中二進(jìn)制頁、例如對應(yīng)于字線613的頁0被劃分為三等分、以便當(dāng)頁在折疊且在字線623上以3位MLC 格式重寫時、部分613a最終在較高頁上、中間部分61 最終在中間頁上、且613c最終在較低頁上的折疊操作。對于給定的單元，在圖14的折疊布置下，雖然較高、中間和較低位來自相同字線，但它們所來自的二進(jìn)制單元由字線的三分之一分離。這通常不是控制器如何編碼該數(shù)據(jù)。更普通地，控制器處理以一個字節(jié)或幾個字節(jié)或字為單位編碼的數(shù)據(jù)。例如，考慮當(dāng)控制器以2字節(jié)為單位編碼數(shù)據(jù)時的情況。由于此，將優(yōu)選將二進(jìn)制字線切分為2字節(jié)單位，而不是三等分，且基于這些更小的單位來折疊該頁。因此，當(dāng)被折疊時，N = 3字線 623的第一(物理)2字節(jié)片段將使得其較高、中間和較低字節(jié)分別取自二進(jìn)制字線613的第一、第二和第三個2字節(jié)，且類似地將三個二進(jìn)制字線的剩余折疊為兩個字節(jié)單位。可以通過使用LBUS 951來實(shí)現(xiàn)基于存儲器單元的更小單位的此折疊。該更精細(xì)粒度(grained)的折疊也有助于促進(jìn)通過強(qiáng)ECC對數(shù)據(jù)的編碼。為了用 SECC來編碼數(shù)據(jù)，控制器需要知道要以MLC格式在單元上存儲的所有數(shù)據(jù)的最終數(shù)據(jù)值。 當(dāng)以三等分折疊二進(jìn)制頁時，控制器將不具有意圖用于給定的MLC單元的所有數(shù)據(jù)，直到其來自二進(jìn)制頁的最后三分之一的位到來。如果而是以更小單位折疊數(shù)據(jù)，則要折疊到給定MLC單元中的所有數(shù)據(jù)更緊密靠近地到達(dá)，由此促進(jìn)SECC生成處理。(再次，這是在3位 MLC例子的背景下。)返回圖20，在以上參考圖19所述的二進(jìn)制的結(jié)尾處，部分0、1、2(S0、S1、S2)的被讀入到寄存器ADL、BDL和⑶L的數(shù)據(jù)如圖20的左側(cè)示出。在右側(cè)示出了在折疊處理的結(jié)尾處期望的結(jié)果，且每個部分的較低、中間和較高數(shù)據(jù)現(xiàn)在分別在該部分的ADL、BDL和CDL 寄存器中。通過使用連接三個部分的如圖18所示的LBUS 951在各部分之間傳輸數(shù)據(jù)來進(jìn)行元件的調(diào)換。二進(jìn)制頁0、1、2的剩余將類似地被讀出到其他部分的寄存器中，且類似地在部分的每個子集中被折疊。一旦已經(jīng)折疊了數(shù)據(jù)，則其可以按MLC塊被編程到字線中，作為較低、中間和較高頁。進(jìn)行該數(shù)據(jù)折疊的可能序列之一在圖21A-M中示出。在讀取二進(jìn)制頁數(shù)據(jù)之后， 數(shù)據(jù)鎖存器具有如圖21A所示的初始數(shù)據(jù)，其中，)(DL和感測放大器(SA)的鎖存器仍保持讀取的最后頁的數(shù)據(jù)。在第一對步驟中，通過使用在內(nèi)部堆疊總線之間的本地內(nèi)部數(shù)據(jù)總線(LBUS)的部分內(nèi)(intra-section)傳輸，將UO從部分2的ADL移動到部分0的)(DL鎖存器(圖21B)，且將Ul從S2的BDL鎖存器移動到部分1的)(DL鎖存器。由于對所有部分較高頁單元在》)L中完成，因此它們被上移到CDL中(圖21D)。在在此使用的示例序列中， 鎖存器在堆疊處理電路(YBOX)中，在圖21E中，BDL鎖存器的內(nèi)容被移動到其中。然后與中間頁對應(yīng)的數(shù)據(jù)從部分1的ADL(圖21F)、部分1的SA鎖存器(圖21G) 和部分1的BDL鎖存器(圖21H)移動到)(DL中。然后，中間頁被上移到BDL鎖存器(圖 211)。然后，與較低頁對應(yīng)的數(shù)據(jù)從部分0的感測放大器鎖存器(圖21J)、部分0的TOOX 鎖存器(圖21K)和部分0的ADL鎖存器(圖21L)移動到)(DL中。然后，較低頁被上移到 ADL鎖存器(圖21M)。在這些步驟之后，數(shù)據(jù)被如此重新布置，且其后可以被編程到每單元3位的MLC塊中。由于不需要從存儲器向控制器移出和移入數(shù)據(jù)，因此再次改善了寫性能，對于控制器更有利地對數(shù)據(jù)編碼。在此處給出的例子中，使用三個部分來簡化本發(fā)明的描述；更通常的， N個部分可以被分組在一起，其中N可以是2、3、4、5等。在該組內(nèi)，數(shù)據(jù)可以從一個部分傳輸?shù)搅硪徊糠郑沂褂酶鞑糠值亩询B總線之間的內(nèi)部總線在各部分的這些子集的每個中重新布置。雖然用于該討論的示例實(shí)施例是對于3位較低/中間/較高頁數(shù)據(jù)折疊，但可以通過使用這些技術(shù)的其他實(shí)施例在閃存內(nèi)部類似地實(shí)現(xiàn)不同的數(shù)據(jù)重新布置，來改善存儲器性能。Mrk雖然已經(jīng)關(guān)于某些實(shí)施例描述了本發(fā)明的各種方面，但是理解，本發(fā)明被授權(quán)在所附權(quán)利要求的全部范圍內(nèi)進(jìn)行保護(hù)。
2權(quán)利要求
1.一種操作非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集，所述方法包括以二進(jìn)制格式沿著第一字線向第一多個存儲器單元寫數(shù)據(jù)，所述第一多個存儲器單元沿著對應(yīng)的第一多個位線形成；將來自該第一多個存儲器單元的數(shù)據(jù)讀入到與第一多個位線對應(yīng)的寄存器集中； 在所述寄存器集內(nèi)重新布置來自該第一多個存儲器單元的數(shù)據(jù)，由此將數(shù)據(jù)布置到與第二多個位線對應(yīng)的寄存器集中，該第二多個位線少于該第一多個位線；以及隨后以多狀態(tài)格式將來自與該第二多個位線對應(yīng)的寄存器的重新布置的數(shù)據(jù)寫到沿第二字線的并沿著第二位線集形成的第二多個存儲器單元中。
2.根據(jù)權(quán)利要求1的方法，其中，所述多狀態(tài)格式是每單元N位的格式，N是大于一的整數(shù)，且該第一多個位線的數(shù)量是該第二多個位線的數(shù)量的N倍。
3.根據(jù)權(quán)利要求2的方法，還包括在沿著第一字線寫進(jìn)一步的數(shù)據(jù)之后，且在沿著第二字線寫重新布置的數(shù)據(jù)之前以二進(jìn)制格式將另外的數(shù)據(jù)寫到字線中的(N-I)個另外的字線中，將來自字線中的所述(N-I)個另外的字線的進(jìn)一步的數(shù)據(jù)讀入到所述寄存器集中，以及在所述寄存器集內(nèi)重新布置該進(jìn)一步的數(shù)據(jù)，其中，沿著第二字線寫重新布置的數(shù)據(jù)還包括同時沿該第二字線寫重新布置的進(jìn)一步的數(shù)據(jù)。
4.根據(jù)權(quán)利要求1的方法，其中，所述存儲器陣列由多個各自可擦除的塊形成，以及該第一字線在擦除塊的第一個中，且該第二字線在擦除塊的第二個中。
5.根據(jù)權(quán)利要求1的方法，其中，所述非易失性存儲器系統(tǒng)還包括控制器電路，所述方法還包括在沿著第一字線寫數(shù)據(jù)之前，將數(shù)據(jù)從控制器電路傳輸?shù)酱鎯ζ麟娐贰?br> 6.一種非易失性存儲器電路，包括存儲器陣列，具有沿著多個字線和多個位線形成的多個非易失性存儲器單元； 讀和寫電路，可連接到所述存儲器陣列；以及輸入/輸出數(shù)據(jù)總線，可連接到所述讀和寫電路，用于向和從所述存儲器陣列傳輸數(shù)據(jù)，其中，所述讀和寫電路包括多個讀/寫堆疊，每個可連接到相應(yīng)的位線的子集，且每個堆疊具有 感測放大器，可連接到位線中的對應(yīng)子集； 堆疊總線；數(shù)據(jù)鎖存器集，連接到所述總線；堆疊處理電路，連接到所述堆疊總線，用于控制在數(shù)據(jù)鎖存器和感測放大器之間的沿堆疊總線的數(shù)據(jù)傳輸；以及輸入/輸出模塊，連接到輸入/輸出總線和堆疊總線以在其之間傳輸數(shù)據(jù)；以及本地內(nèi)部數(shù)據(jù)總線，連接在多個讀/寫堆疊的子集的堆疊總線之間，由此可以在多個讀/寫堆疊的子集中的不同子集的數(shù)據(jù)鎖存器之間傳輸數(shù)據(jù)。
7.根據(jù)權(quán)利要求6的非易失性存儲器電路，其中，所述讀和寫電路可連接到所述存儲器陣列以對其進(jìn)行多狀態(tài)編程操作。
8.根據(jù)權(quán)利要求7的非易失性存儲器電路，其中，所述多狀態(tài)格式是每單元N位的格式，且所述子集中的讀/寫堆疊的數(shù)量是N。
9.根據(jù)權(quán)利要求7的非易失性存儲器電路，其中，所述讀和寫電路可連接到所述存儲器陣列以對其進(jìn)行二進(jìn)制讀操作。
10.根據(jù)權(quán)利要求9的非易失性存儲器電路，其中，所述存儲器陣列包括以多狀態(tài)格式存儲數(shù)據(jù)的一個或多個塊和以二進(jìn)制格式存儲數(shù)據(jù)的一個或多個塊。
11.根據(jù)權(quán)利要求9的非易失性存儲器電路，其中，每個讀/寫堆疊的數(shù)據(jù)寄存器集包括第一寄存器，可連接以接收感測放大器的輸出，以接收并保存來自N個或更多位線的在第一字線上的二進(jìn)制感測操作的輸出，N是大于一的整數(shù)；以及N個第二寄存器，可連接到所述第一寄存器，用于在其之間傳輸內(nèi)容。
12.根據(jù)權(quán)利要求11的非易失性存儲器電路，其中，所述堆疊總線和所述內(nèi)部數(shù)據(jù)總線具有L字節(jié)的寬度，其中L是正整數(shù)。
13.根據(jù)權(quán)利要求11的非易失性存儲器電路，其中，所述感測放大器和堆疊處理電路包括數(shù)據(jù)鎖存器。
14.一種操作非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集，所述方法包括沿第一字線從第一多個存儲器單元讀取以每單元N位的格式存儲的數(shù)據(jù)，其中，N大于 1，且所述第一多個存儲器單元是沿著對應(yīng)的第一多個位線形成的；將從第一多個存儲器單元的每個讀取的每單元N位的數(shù)據(jù)存儲到與該第一多個位線對應(yīng)的寄存器集中的第一寄存器中；在相同寄存器集內(nèi)的N個其他寄存器中重新布置來自每個第一寄存器的數(shù)據(jù)；以及按在存儲器上存儲數(shù)據(jù)之前在存儲器上接收數(shù)據(jù)的順序，從與該第一多個位線對應(yīng)的寄存器集中的N個其他寄存器傳輸出數(shù)據(jù)。
15.根據(jù)權(quán)利要求14的方法，其中，所述非易失性存儲器系統(tǒng)還包括控制器電路，且其中，傳輸出數(shù)據(jù)包括從存儲器電路向控制器電路傳輸數(shù)據(jù)。
16.根據(jù)權(quán)利要求14的方法，其中，所述非易失性存儲器系統(tǒng)還包括控制器電路，且其中，所述方法還包括在讀取數(shù)據(jù)之前按所述順序，從控制器電路向存儲器電路傳輸數(shù)據(jù)； 以及將數(shù)據(jù)存儲在所述存儲器電路上。
17.根據(jù)權(quán)利要求16的方法，其中所述存儲包括以二進(jìn)制格式將數(shù)據(jù)存儲在存儲器電路上；以及隨后在第一多個存儲器單元中以每單元N位的格式存儲數(shù)據(jù)。
18.根據(jù)權(quán)利要求14的方法，其中，所述第一多個存儲器單元對應(yīng)于物理頁的第1/N， 且數(shù)據(jù)對應(yīng)于邏輯頁。
19.一種操作非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括控制器電路和非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，所述方法包括 在所述控制器處接收數(shù)據(jù)； 在所述控制器內(nèi)生成數(shù)據(jù)的對應(yīng)糾錯碼； 將該數(shù)據(jù)和該對應(yīng)糾錯碼輸出到所述存儲器； 以二進(jìn)制格式，沿第一字線寫該數(shù)據(jù)和該對應(yīng)糾錯碼；在該存儲器內(nèi)，隨后以多狀態(tài)格式沿第二字線重寫該數(shù)據(jù)和該對應(yīng)糾錯碼，其中，所述對應(yīng)糾錯碼依賴于如何將數(shù)據(jù)布置為多狀態(tài)格式而生成。
20.根據(jù)權(quán)利要求19的方法，其中，所述存儲器陣列由多個各自可擦除的塊形成，以及第一字線在擦除塊的第一個中，且第二字線在擦除塊的第二個中。
21.根據(jù)權(quán)利要求19的方法，其中，所述多狀態(tài)格式是每單元N位的格式，N是大于1 的整數(shù)，所述方法還包括在沿著第一字線寫數(shù)據(jù)和對應(yīng)糾錯碼之后，且在沿著第二字線重寫數(shù)據(jù)和對應(yīng)糾錯碼之前以二進(jìn)制格式，沿字線中的(N-I)個另外的字線寫進(jìn)一步的數(shù)據(jù)和對應(yīng)糾錯碼，其中，所述重寫包括以多狀態(tài)格式沿第二字線同時重寫該進(jìn)一步的數(shù)據(jù)和該進(jìn)一步的數(shù)據(jù)的對應(yīng)糾錯碼，所述進(jìn)一步的數(shù)據(jù)的對應(yīng)糾錯碼依賴于如何將該進(jìn)一步的數(shù)據(jù)布置為多狀態(tài)格式。
22.—種非易失性存儲器電路，包括存儲器陣列，具有沿著多個字線和多個位線形成的多個非易失性存儲器單元； 讀電路，可連接到所述存儲器陣列，包括多個感測放大器，每個感測放大器可連接到所述位線中的一個或多個，以進(jìn)行二進(jìn)制讀操作；寫電路，可連接到所述存儲器陣列，以進(jìn)行多狀態(tài)編程操作；以及該讀電路和該寫電路可訪問的數(shù)據(jù)寄存器堆疊，包括第一寄存器，可連接以接收感測放大器的輸出，以接收并保存來自N個或更多位線的在第一字線上的二進(jìn)制感測操作的輸出，N是大于1的整數(shù)；N個第二寄存器，可連接到所述第一寄存器，用于在其之間傳輸內(nèi)容；以及處理電路，可連接到第一和第二寄存器，由此與在第一寄存器中保存的在第一字線上的N個二進(jìn)制感測操作的輸出對應(yīng)的值每個可以被傳輸?shù)絅個第二寄存器中的對應(yīng)一個， 以用在對第二字線上的單元的每單元N位的編程操作中。
23.根據(jù)權(quán)利要求22的非易失性存儲器電路，其中，所述第一寄存器可以接收并保存來自M倍的N個位線的在第一字線上的二進(jìn)制感測操作的輸出，且所述處理電路能夠?qū) 個值傳輸?shù)矫總€第二寄存器，以用在第二字線的沿M個位線的M個單元的同時的每單元N 位的編程操作中。
24.一種操作非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集，所述方法包括將以二進(jìn)制格式沿著第一字線存儲在沿著N多個子集形成的第一多個存儲器單元中的數(shù)據(jù)讀到對應(yīng)的N個數(shù)據(jù)寄存器集的每個中的第一寄存器中；以及隨后沿本地內(nèi)部數(shù)據(jù)總線向該N個寄存器集的第一寄存器集中的寄存器中傳輸來自其他(N-I)個寄存器集的第一寄存器的數(shù)據(jù)。
25.根據(jù)權(quán)利要求M的方法，還包括隨后以每單元N位的格式沿第二字線，將來自N個數(shù)據(jù)寄存器集的第一寄存器集的寄存器的數(shù)據(jù)寫到沿著與該N個數(shù)據(jù)寄存器集的第一寄存器集對應(yīng)的位線的存儲器單元中。
26.根據(jù)權(quán)利要求M的方法，其中，所述存儲器陣列由多個各自可擦除的塊形成，以及該第一字線在擦除塊的第一個中，且該第二字線在擦除塊的第二個中。
27.根據(jù)權(quán)利要求M的方法，其中，所述非易失性存儲器系統(tǒng)還包括控制器電路，所述方法還包括在沿著第一字線在第一多個存儲器單元中寫數(shù)據(jù)之前，從控制器電路向存儲器電路傳輸數(shù)據(jù)。
28.根據(jù)權(quán)利要求27的方法，還包括在從控制器電路向存儲器電路傳輸數(shù)據(jù)之前在所述控制器處接收數(shù)據(jù)；在該控制器內(nèi)生成該數(shù)據(jù)的對應(yīng)糾錯碼，其中該對應(yīng)糾錯碼依賴于數(shù)據(jù)在被編程到第二字線中時如何被布置為多狀態(tài)格式而生成；以及其中，該對應(yīng)糾錯碼與該數(shù)據(jù)同時被傳輸?shù)酱鎯ζ鞑⒁远M(jìn)制格式沿第一字線被寫。
29.一種操作非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括非易失性存儲器電路，該非易失性存儲器電路具有沿多個字線和多個位線形成的非易失性存儲器單元的陣列，所述位線形成每個可連接到對應(yīng)的數(shù)據(jù)寄存器集的多個子集，所述方法包括將以二進(jìn)制格式沿著N個第一字線存儲在沿著子集中的N個子集形成的存儲器單元中的數(shù)據(jù)讀到對應(yīng)的N個數(shù)據(jù)寄存器集的每個數(shù)據(jù)寄存器集中的N個寄存器中，其中，N是大于1的整數(shù)；隨后使用連接該N個數(shù)據(jù)寄存器集的本地內(nèi)部數(shù)據(jù)總線，在該N個數(shù)據(jù)寄存器集的不同寄存器集的寄存器之間混洗數(shù)據(jù)；以及隨后以每單元N位的格式，沿第二字線寫來自該N個數(shù)據(jù)寄存器集的混洗的數(shù)據(jù)。
30.根據(jù)權(quán)利要求四的方法，其中，所述存儲器陣列由多個各自可擦除的塊形成，以及該第一字線在擦除塊的第一個中，且該第二字線在擦除塊的第二個中。
31.根據(jù)權(quán)利要求四的方法，其中，所述非易失性存儲器系統(tǒng)還包括控制器電路，所述方法還包括在沿著第一字線寫數(shù)據(jù)之前，從控制器電路向存儲器電路傳輸數(shù)據(jù)。
32.根據(jù)權(quán)利要求31的方法，還包括在從控制器電路向存儲器電路傳輸數(shù)據(jù)之前在所述控制器處接收數(shù)據(jù)；在該控制器內(nèi)生成該數(shù)據(jù)的對應(yīng)糾錯碼，其中該對應(yīng)糾錯碼依賴于數(shù)據(jù)在被編程到第二字線中時如何被布置為多狀態(tài)格式而生成；以及其中，該對應(yīng)糾錯碼與該數(shù)據(jù)同時被傳輸?shù)酱鎯ζ鞑⒁远M(jìn)制格式沿第一字線被寫。
全文摘要
描述了在多狀態(tài)非易失性存儲器中讀和寫數(shù)據(jù)的技術(shù)。數(shù)據(jù)以二進(jìn)制格式被寫入存儲器中，被讀入到存儲器上的數(shù)據(jù)寄存器中，且在寄存器內(nèi)被″折疊″，然后以多狀態(tài)格式被寫回到存儲器中。在折疊操作中，來自單個字線的二進(jìn)制數(shù)據(jù)被折疊為多狀態(tài)格式，且當(dāng)以多狀態(tài)形式重寫時僅被寫到另一字線的一部分中。還描述了其中數(shù)據(jù)被″展開″的對應(yīng)的讀技術(shù)。該技術(shù)還允許在控制器上用糾錯碼(ECC)編碼數(shù)據(jù)，該控制器考慮到其在將數(shù)據(jù)傳輸?shù)酱鎯ζ饕员阋远M(jìn)制形式寫之前的最終多狀態(tài)存儲。還給出了允許這種″折疊″操作的寄存器結(jié)構(gòu)。一組實(shí)施例包括本地內(nèi)部數(shù)據(jù)總線，其允許在不同讀/寫堆疊的寄存器之間傳輸數(shù)據(jù)，其中，該內(nèi)部總線可以用在內(nèi)部數(shù)據(jù)折疊處理中。
文檔編號G11C16/10GK102460584SQ201080024547
公開日2012年5月16日 申請日期2010年5月11日 優(yōu)先權(quán)日2009年6月5日
發(fā)明者A.K-T.馬克, B.劉, C.Q.特林, E.J.塔姆, K-H.金, 李艷, 王琪銘 申請人:桑迪士克科技股份有限公司