專利名稱：用于存儲(chǔ)器陣列的動(dòng)態(tài)泄漏控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器電路，尤其涉及控制存儲(chǔ)器電路中的泄漏。
背景技術(shù)：
在很多應(yīng)用中都用到了靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。此類應(yīng)用包括高速緩沖存儲(chǔ)器、寄存器文件、緩存器等等。不同于與之相對(duì)的動(dòng)態(tài)RAM(DRAM)，SRAM不需要通過周期性刷新來保持其內(nèi)容。然而，SRAM會(huì)受到泄漏電流的影響。SRAM可以用多個(gè)存儲(chǔ)器單元實(shí)施，其中每一個(gè)存儲(chǔ)器單元都被配置成存儲(chǔ)一信息比特。每一個(gè)存儲(chǔ)器單元都可以包括多個(gè)晶體管。給定的存儲(chǔ)器單元的不同晶體管可以是活動(dòng)的(即開啟)，以便存儲(chǔ)一信息比特，而其他晶體管則可以是不活動(dòng)的(即關(guān)閉)。 但是，不活動(dòng)的晶體管仍舊有可能受到其各自的漏極節(jié)點(diǎn)與源極節(jié)點(diǎn)之間的泄漏電流的影響。盡管存在這樣的泄漏電流，但只要施加電力，SRAM的單元通常還是會(huì)保持其內(nèi)容。然而，將恒定電力應(yīng)用于SRAM陣列中的單元可能會(huì)對(duì)總的功耗產(chǎn)生不利影響。

發(fā)明內(nèi)容
所公開的是使用動(dòng)態(tài)泄漏控制的存儲(chǔ)器電路的不同實(shí)施例。在一個(gè)實(shí)施例中，存儲(chǔ)器電路包括與虛擬電壓軌相耦合的多個(gè)存儲(chǔ)器單元。例如，所述多個(gè)存儲(chǔ)器單元可以形成SRAM陣列的子陣列。在虛擬電壓軌與電壓供應(yīng)節(jié)點(diǎn)之間可以耦合切換電路，并且可以耦合比較器來將虛擬電壓軌上呈現(xiàn)的電壓電平與參考電壓相比較，由此基于所述比較來提供輸出信號(hào)。該切換電路可以被配置成根據(jù)輸出信號(hào)來將虛擬電壓軌電耦合到電壓供應(yīng)節(jié)點(diǎn)。在一些實(shí)施例中，切換電路可以用PMOS晶體管或NMOS晶體管實(shí)施，但是其他實(shí)施例也可以使用其他切換電路。此外還公開了一種用于動(dòng)態(tài)控制泄漏的方法。在一個(gè)實(shí)施例中，該方法包括將虛擬電壓軌上呈現(xiàn)的電壓電平與參考電壓相比較，其中所述虛擬電壓軌與存儲(chǔ)器子陣列相耦合。該方法還包括根據(jù)所述比較的結(jié)果來提供輸出信號(hào)；以及根據(jù)該輸出信號(hào)來激活切換電路，其中在被激活時(shí)，所述切換電路會(huì)將虛擬電壓軌上呈現(xiàn)的電壓電平朝著相應(yīng)電壓供應(yīng)節(jié)點(diǎn)上呈現(xiàn)的電壓電平拉動(dòng)。


通過閱讀以下詳細(xì)描述以及參考附圖，本發(fā)明的其他方面將變得清楚，其中圖1是示出了存儲(chǔ)器電路的一個(gè)實(shí)施例的框圖；圖2是與存儲(chǔ)器子陣列相耦合的泄漏控制電路的一個(gè)實(shí)施例的示意圖；圖3是存儲(chǔ)器單元的一個(gè)實(shí)施例的示意圖；圖4是與存儲(chǔ)器子陣列相耦合的泄漏控制電路的另一個(gè)實(shí)施例的示意圖；圖5是示出了泄漏控制電路的一個(gè)實(shí)施例的操作的時(shí)序圖；圖6是與存儲(chǔ)器子陣列相耦合的泄漏控制電路的另一個(gè)實(shí)施例的示意4
圖7是與存儲(chǔ)器子陣列相耦合的控制電路的另一個(gè)實(shí)施例的示意圖；圖8是示出了控制電路的另一個(gè)實(shí)施例的操作的時(shí)序圖；圖9是集成電路的一個(gè)實(shí)施例的框圖；以及圖10是用于控制泄漏的方法的一個(gè)實(shí)施例的流程圖。盡管本發(fā)明很容易受到不同修改和替換形式的影響，但在附圖中舉例顯示并且在這里詳細(xì)描述了本發(fā)明的具體實(shí)施例。然而應(yīng)該理解，附圖及其描述并不是為了將本發(fā)明局限于所公開的特定形式，相反，本發(fā)明旨在覆蓋落入所附權(quán)利要求定義的發(fā)明實(shí)質(zhì)和范圍以內(nèi)的所有修改、等同及替代。
具體實(shí)施例方式圖1是示出了存儲(chǔ)器電路的一個(gè)實(shí)施例的框圖。在所顯示的實(shí)施例中，存儲(chǔ)器電路200包括被組織成多個(gè)子陣列202A-202N的存儲(chǔ)器陣列201。子陣列202的確切數(shù)量可以隨著實(shí)施例的不同而改變。在一些實(shí)施例中，存儲(chǔ)器陣列201可以被組織成能被單獨(dú)訪問的存儲(chǔ)器組中，其中每一個(gè)組都包括子陣列202A-202N中的一個(gè)或多個(gè)。如下所述，每一個(gè)子陣列202A-202N都包括多個(gè)存儲(chǔ)器單元，這些存儲(chǔ)器單元可以被排列成行和列。在一個(gè)實(shí)施例中，存儲(chǔ)器陣列201是SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)陣列。存儲(chǔ)器電路200還包括解碼器203、控制單元206以及I/O電路207。在所顯示的實(shí)施例中，解碼器203是被配置成對(duì)提供給存儲(chǔ)器電路200的地址進(jìn)行解碼以便執(zhí)行讀取和寫入操作的地址解碼器。來自解碼器203的已解碼地址信息被提供給存儲(chǔ)器陣列201，以便驅(qū)動(dòng)與所尋址的位置相對(duì)應(yīng)的字線。I/O電路207在陣列201與數(shù)據(jù)總線之間提供了接口，以便適應(yīng)讀取和寫入操作過程中的數(shù)據(jù)傳輸。舉個(gè)例子，在不同的實(shí)施例中，I/O電路207可以包括在讀取操作過程中感測存儲(chǔ)器單元內(nèi)容的感測放大器，在寫入過程中將數(shù)據(jù)驅(qū)動(dòng)到存儲(chǔ)器單元的驅(qū)動(dòng)器， 以及用于在此類存取過程中對(duì)來自/去往所選擇的存儲(chǔ)器單元的相應(yīng)位線的數(shù)據(jù)進(jìn)行路由的復(fù)用電路。I/O電路207還可以包括產(chǎn)生啟用感測放大器(在讀取操作過程中)以及驅(qū)動(dòng)器(在寫入操作過程中)的信號(hào)的邏輯?？刂七壿?06被配置成為存儲(chǔ)器電路200提供不同的控制功能，諸如生成用于讀取和寫入操作的使能信號(hào)。如所示的，控制邏輯206還可以包括多個(gè)泄漏控制電路 210A-210N，其中每一個(gè)泄漏控制電路都與多個(gè)子陣列202A-202N中的一個(gè)相應(yīng)子陣列相關(guān)聯(lián)。每一個(gè)泄漏控制電路210都被配置成防止保存在其相應(yīng)子陣列202的存儲(chǔ)器單元中的數(shù)據(jù)丟失，并且還可以被配置成為相應(yīng)子陣列202提供電源門控(power gating)。在下文中將會(huì)更詳細(xì)地描述泄漏控制電路210的不同實(shí)施例?，F(xiàn)在轉(zhuǎn)到圖2，該圖顯示了與存儲(chǔ)器子陣列202耦合的泄漏控制電路210的一個(gè)實(shí)施例的示意圖。為了簡單起見，在本實(shí)施例和后續(xù)實(shí)施例中，子陣列202代表了圖1的子陣列202A-202N中的任一子陣列，而泄漏控制電路210則代表了圖1的泄漏控制電路 210A-210N中的任一個(gè)。在所顯示的實(shí)施例中，子陣列202包括多個(gè)存儲(chǔ)器單元219，其中每一個(gè)存儲(chǔ)器單元都被各自組織成N行M列。例如，子陣列202的一個(gè)實(shí)施例各自可以包括64K行(N = 64K)8列(Μ = 8)。但是，行和列的具體數(shù)量可以隨實(shí)施例改變，并且M或N的值是沒有具體限制的。在所描述的實(shí)施例中，指定列中的每一個(gè)存儲(chǔ)器單元219都共享一對(duì)位線(bl_ h和bl_l)。每一個(gè)行中的單元都共享一個(gè)公共字線(例如，每一列的單元0共享wl 0)。在圖3中顯示了存儲(chǔ)器單元219的一個(gè)實(shí)施例的實(shí)施方式。圖3所示的存儲(chǔ)器單元包括交叉耦合的反相器238和239，并且這些反相器形成了一個(gè)保持電路。反相器238的輸出和反相器239的輸入各自均耦合到第一傳輸門晶體管Q1，所述晶體管Ql轉(zhuǎn)而耦合到一對(duì)互補(bǔ)位線中的第一位線BitlineJL同樣，反相器238的輸入和反相器239的輸出都耦合到第二傳輸門晶體管Q2，并且所述晶體管Q2轉(zhuǎn)而耦合到該互補(bǔ)位線對(duì)中的第二位線 Bitline_L。應(yīng)該指出的是，圖3的Bitline_H和Bitline_L分別對(duì)應(yīng)于圖2中被標(biāo)記為 bl_h和bl_l的位線。在存儲(chǔ)信息時(shí)，反相器238和239的輸出端子上在任何給定時(shí)間給出的輸出值都是對(duì)方的補(bǔ)碼。例如，當(dāng)存儲(chǔ)器單元219在反相器238的輸出端子上保存邏輯1 (例如邏輯高電壓)時(shí)，在反相器239的輸出端子上保存的將會(huì)是邏輯0(例如邏輯低電壓)。晶體管Ql和Q2每一個(gè)的柵極端子均耦合到字線。在要訪問存儲(chǔ)器單元219時(shí)， 該字線被驅(qū)動(dòng)到高電平(例如通過解碼器203和/或其他控制電路)。如果該操作是讀取操作，那么由包含交叉耦合的反相器238和239的保持電路保存的數(shù)據(jù)將會(huì)分別通過傳輸門晶體管Ql和Q2傳送到位線，并且會(huì)被(例如I/O電路207的)感測放大器感測。如果該操作是寫入操作，那么I/O電路207會(huì)將相應(yīng)數(shù)據(jù)驅(qū)趕到位線上，在那里所述數(shù)據(jù)分別通過傳輸門晶體管Ql和Q2傳送到反相器238和239，并且可以改寫存儲(chǔ)器單元219的當(dāng)前狀態(tài)。當(dāng)讀取或?qū)懭氩僮鹘Y(jié)束時(shí)，字線將會(huì)降至低電平，由此導(dǎo)致傳輸門晶體管Ql和Q2去激活，并且由此將反相器238和239與位線相隔離。存儲(chǔ)器單元219包括兩條電壓軌291和四2，以便于為存儲(chǔ)器單元提供電力。如下文中更進(jìn)一步描述的那樣，這其中的一個(gè)電壓軌可以是虛擬電壓軌。例如，在圖2和4的實(shí)施例中，電壓軌291是虛擬電壓軌(例如虛擬VDD軌)。在參考圖6和7論述的實(shí)施例中， 電壓軌292是虛擬電壓軌(虛擬VSS軌)。這里使用的術(shù)語“電壓軌”(或“電壓供應(yīng)軌/ 節(jié)點(diǎn)”)指的是由供電單元在其上提供電壓以便于向設(shè)備供電的節(jié)點(diǎn)。這里使用的術(shù)語“虛擬電壓軌”指的是由電壓軌通過切換電路在其上提供電壓以使其會(huì)不時(shí)地與電壓軌相隔離的節(jié)點(diǎn)(例如通過一個(gè)或多個(gè)晶體管或切換電路與電壓供應(yīng)節(jié)點(diǎn)耦合的電壓軌，其中所述晶體管或切換電路在某些時(shí)候可能是不活動(dòng)的)。在不同的實(shí)施例中，電壓軌291或四2之一可以提供相對(duì)于外部地而言是0伏的電壓，由此形成接地軌(或虛擬接地軌)。應(yīng)該指出的是，圖3的存儲(chǔ)器單元219是可以在子陣列202(以及由此在存儲(chǔ)器陣列201)中實(shí)施的存儲(chǔ)器單元的一個(gè)例示實(shí)施例。具有數(shù)量更多或更少的晶體管以及不同的具體配置的其他類型的存儲(chǔ)器單元也是可行的，并且也在考慮之列。由于電壓軌291或292之一是虛擬電壓軌，因此，存儲(chǔ)器單元219有可能受到泄漏的影響。更具體地說，在不活動(dòng)的時(shí)候，晶體管Q3-Q6每一個(gè)都有可能受到泄漏電流的影響。這種泄漏有可能減小電壓軌291與292之間的電壓差，如果未被查出，那么它有可能會(huì)導(dǎo)致存儲(chǔ)數(shù)據(jù)丟失。然而如下所述，在這里提供了可以防止存儲(chǔ)數(shù)據(jù)丟失的泄漏控制電路的不同實(shí)施例?；剡^來參考圖2，在所顯示的實(shí)施例中，子陣列202的每一個(gè)單元219都耦合到虛擬電壓軌，在本范例中虛擬電壓軌是虛擬VDD。當(dāng)PMOS晶體管Pl或P2中的任何一個(gè)處于活動(dòng)時(shí)，子陣列202的虛擬VDD軌可以通過這其中的任一晶體管Pl或P2電耦合到電壓供應(yīng)軌或VDD軌。晶體管P2也被稱為電源門控器，而晶體管Pl則被稱為偏壓晶體管。當(dāng)要在讀取和寫入操作過程中訪問子陣列202時(shí)，這時(shí)會(huì)將子陣列使能信號(hào)(Sub-array_en)聲明成(例如，由控制邏輯206)是邏輯低電平，并且緊接在訪問之前將其提供給晶體管P2的柵極端子，一旦訪問結(jié)束，則可以撤銷對(duì)該信號(hào)的聲明。晶體管P2會(huì)響應(yīng)于其柵極端子上的邏輯低電平而被激活，由此在VDD軌與虛擬VDD軌之間提供上拉路徑。相應(yīng)地，緊接在每次訪問子陣列202之前，虛擬VDD軌都被朝著在VDD軌上呈現(xiàn)的電壓上拉，以確保正確的讀取和寫入操作。在子陣列202未被訪問時(shí)，這時(shí)會(huì)通過轉(zhuǎn)換到邏輯高電平來撤銷對(duì)子陣列使能信號(hào)的聲明，由此關(guān)閉晶體管P2，以及將虛擬VDD軌與VDD軌去耦合。由于晶體管P2 處于不活動(dòng)狀態(tài)，在虛擬VDD軌上呈現(xiàn)的電壓電平將有可能因?yàn)樽雨嚵?02的單元219中的泄漏而略有下降，然而如下所述，泄漏控制電路210可以限制電壓電平下降的量。在所顯示的實(shí)施例中，泄漏控制電路210包括比較器215，該比較器可以用任何適當(dāng)?shù)谋容^器電路(例如施密特觸發(fā)器)來實(shí)現(xiàn)。比較器215的同相輸入與虛擬VDD軌耦合，而反相輸入則被耦合成接收來自參考電壓單元220的參考電壓。所述參考電壓單元220 提供的參考電壓是閾值電壓，它提供了用于與虛擬VDD軌上呈現(xiàn)的電壓電平進(jìn)行比較的基礎(chǔ)。舉例來說，在一個(gè)特定實(shí)施方式中，呈現(xiàn)在VDD軌上的電壓可以是1伏，而參考電壓單元220提供的參考電壓有可能是0. 7伏(但是這些電壓有可能隨實(shí)施例不同而不同)。在不同實(shí)施例中，參考電壓單元220提供的參考電壓可以通過輸入2 來編程。假設(shè)啟用了比較器215，當(dāng)虛擬VDD軌的電壓電平大于參考電壓時(shí)，比較器215的輸出(與所描述的實(shí)施例中的偏壓使能信號(hào)bias_en相對(duì)應(yīng))將被驅(qū)動(dòng)至高電平。因此， 晶體管Pl會(huì)保持在不活動(dòng)狀態(tài)(關(guān)閉)。如果虛擬VDD軌上的電壓電平降至參考電壓的電壓電平以下，那么比較器215輸出的偏壓使能信號(hào)將被驅(qū)動(dòng)到低電平。由此，低電平的偏壓使能信號(hào)將會(huì)激活晶體管P1。當(dāng)激活(開啟)P1時(shí)，虛擬VDD軌的電壓電平將被朝著電壓軌VDD上呈現(xiàn)的電壓電平上拉。如果虛擬VDD軌的電壓電平被上拉至大于參考電壓單元 220提供的參考電壓的電平，那么作為響應(yīng)，比較器215會(huì)將偏壓使能信號(hào)變換到高電平， 由此導(dǎo)致去激活P1。相應(yīng)地，泄漏控制電路210可以周期性地將虛擬VDD軌上的電壓被朝著VDD軌的電壓電平回拉，以及將其上拉至超出參考電壓單元220提供的參考電壓的電平， 從而防止泄漏所導(dǎo)致的數(shù)據(jù)丟失。在圖2所示的實(shí)施例中，泄漏控制電路210包括定時(shí)器211。該定時(shí)器211被配置成產(chǎn)生施加到比較器215的使能輸入端的時(shí)鐘信號(hào)。舉例來說，在一個(gè)實(shí)施例中，定時(shí)器 211被配置成產(chǎn)生具有預(yù)定頻率和占空比的時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中，該占空比可以是 50%，但是其他占空比值也是可能的。此外，在不同的實(shí)施例中，根據(jù)經(jīng)由輸入298接收的一個(gè)或多個(gè)控制信號(hào)，可以編程定時(shí)器211產(chǎn)生的時(shí)鐘信號(hào)的頻率和/或占空比。在一個(gè)實(shí)施例中，比較器215被配置成在時(shí)鐘信號(hào)處于高電平的時(shí)候啟用，以及在時(shí)鐘信號(hào)處于低電平的時(shí)候禁用。在禁用時(shí)，比較器215不會(huì)執(zhí)行比較操作，由此不會(huì)驅(qū)動(dòng)輸出信號(hào)。因此，在本實(shí)施例中，只有在啟用比較器215時(shí)才會(huì)執(zhí)行比較。通過周期性地啟用和禁用比較器215，可以實(shí)現(xiàn)泄漏控制處理的增強(qiáng)控制和/或改進(jìn)的操作。應(yīng)該指出的是，定時(shí)器211可以根據(jù)需要，使用各種特定電路配置來實(shí)現(xiàn)，并且可以包括鎖相環(huán)和/或其他類型的電路，諸如計(jì)數(shù)器和/或除法器，以便將時(shí)鐘信號(hào)的頻率設(shè)置成預(yù)期值。此外還應(yīng)該指出的是，未使用定時(shí)器的泄漏控制電路210的實(shí)施例(也就是在操作過程中始終啟用比較器215的實(shí)施例)也是可行的，并且也在考慮之列。在圖5的時(shí)序圖中示出了圖2所示的實(shí)施例的最終操作。如圖所示，呈現(xiàn)在虛擬 VDD軌上的電壓(‘虛擬VDD’ )有可能隨時(shí)間(也就是因?yàn)樾孤╇娏?降低。當(dāng)該電壓降低到低于參考電壓電平(‘Reference’)之后，如上所述的比較器和偏壓晶體管的操作會(huì)將電壓電平朝著VDD軌上呈現(xiàn)的電壓(‘VDD’)向上回拉。該循環(huán)自身可以重復(fù)進(jìn)行，但是應(yīng)該指出，對(duì)相應(yīng)子陣列202的訪問有可能在任何時(shí)間中斷該循環(huán)，由此導(dǎo)致激活電源門控晶體管P2，從而上拉呈現(xiàn)在虛擬VDD軌上的電壓，而不管其是否低于參考電壓。在存儲(chǔ)器電路200的一些實(shí)施方式中，舉例來說，如果晶體管Pl是相對(duì)較大的器件(由此具有強(qiáng)驅(qū)動(dòng)力和快速切換時(shí)間)，那么較為理想的是減小偏壓使能信號(hào)被驅(qū)動(dòng)為低的持續(xù)時(shí)間，并且由此減小晶體管Pl處于活動(dòng)的持續(xù)時(shí)間。相應(yīng)地，在不同實(shí)施例中，脈沖寬度控制器可用于控制聲明偏壓使能信號(hào)的時(shí)間長度，并且由此控制晶體管Pi處于活動(dòng)的時(shí)間量。圖4是示出了使用虛擬VDD軌的泄漏控制電路210的這種實(shí)施例的示意圖。 為了簡單起見，與圖2的電路部分相對(duì)應(yīng)的電路部分是用相同數(shù)字編號(hào)的。除了以上描述的電路部件之外，圖4的泄漏控制電路210還包括耦合在比較器215的輸出與Pl的柵極端子之間的脈沖寬度控制器217。在該實(shí)施例中，脈沖寬度控制器217可以被配置成減小響應(yīng)于比較器215提供的輸出信號(hào)而生成的偏壓使能信號(hào)(en_bias)的脈沖寬度。圖6和7示出的是泄漏控制電路210的替換實(shí)施例。為了簡單起見，與圖2和4 的電路部分相對(duì)應(yīng)的電路部分同樣是用相同數(shù)字編號(hào)的。與使用虛擬VDD軌不同，圖6和 7的泄漏控制電路210中的每一個(gè)都使用了虛擬VSS(例如虛擬地)軌。當(dāng)晶體管附和N2 都不活動(dòng)時(shí)，這時(shí)允許提升呈現(xiàn)在虛擬VSS軌上的電壓(由泄漏電流導(dǎo)致)。比較器215可以將呈現(xiàn)在虛擬VSS軌上的電壓電平與參考電壓電平(從參考電壓單元220接收)相比較。 如果呈現(xiàn)在虛擬VSS軌上的電壓電平超出參考電壓單元220提供的參考電壓，那么比較器 215在被啟用時(shí)，會(huì)聲明將偏壓使能信號(hào)變換成高電平的輸出信號(hào)。響應(yīng)于高電平的偏壓使能信號(hào)，晶體管m將會(huì)變?yōu)榛顒?dòng)的，從而創(chuàng)建從虛擬VSS軌到VSS軌的下拉路徑(換言之，當(dāng)m活動(dòng)時(shí)，虛擬VSS軌將會(huì)電耦合到VSS軌)。然后，虛擬VSS軌上的電壓電平將被朝著VSS軌上呈現(xiàn)的電壓電平下拉，直至晶體管m變?yōu)椴换顒?dòng)的。應(yīng)該指出的是，圖7的泄漏控制電路210包括脈沖寬度控制器217，出于與上文中針對(duì)圖4的實(shí)施例論述的原由相似的原因，在一些實(shí)施例中可以使用該控制器217。圖6和7的泄漏控制電路210都包括電源門控晶體管(在這兩個(gè)實(shí)施例中都是 N2)。電源門控晶體管N2是緊接在訪問子陣列202之前激活的。在活動(dòng)時(shí)，晶體管N2會(huì)在虛擬VSS軌與VSS軌之間提供一條下拉路徑。在訪問結(jié)束之后，電源門控晶體管202將被
去激活。除了以上參考圖2和4描述的實(shí)施例，圖6和7的泄漏控制電路210還都包括被配置成產(chǎn)生時(shí)鐘信號(hào)的定時(shí)器211，所述時(shí)鐘信號(hào)則被用于周期性地啟用比較器215。然而應(yīng)該指出的是，其中在電路操作過程中始終啟用比較器215 (并且由此不包括此類定時(shí)器) 的其它實(shí)施例也是可行的，并且也在考慮之列。圖8的時(shí)序圖中示出了圖6和7顯示的實(shí)施例的最終操作。如圖所示，呈現(xiàn)在虛擬 VSS軌上的電壓有可能隨時(shí)間(也就是因?yàn)樾孤╇娏?上升。當(dāng)該電壓超出參考電壓電平之后，如上所述的比較器和偏壓晶體管的操作將會(huì)導(dǎo)致電壓電平被朝著VSS軌上呈現(xiàn)的電壓向下回拉。該循環(huán)自身可以重復(fù)進(jìn)行，然而應(yīng)該指出的是，對(duì)相應(yīng)子陣列202的訪問有可能在任何時(shí)間中斷該循環(huán)，由此導(dǎo)致激活電源門控晶體管N2，從而下拉呈現(xiàn)在虛擬VDD軌上的電壓，而不管其是否超出參考電壓?，F(xiàn)在轉(zhuǎn)到圖9，該圖顯示的是集成電路(IC)的一個(gè)實(shí)施例的框圖。在所顯示的實(shí)施例中，IC 400包括功能單元401，I/O單元403，SRAM 405以及可編程控制單元407。功能單元401可以被配置成根據(jù)需要來提供多種功能中的任何一種，這取決于IC 401的具體用途。舉例來說，在一些實(shí)施例(例如多核心處理器)中，功能單元401可以包括多個(gè)處理器核心。從而，功能單元401可以被配置成從SRAM405中讀取數(shù)據(jù)(或指令)，以及將數(shù)據(jù)寫入SRAM 405。在不同的實(shí)施例中，SRAM 405可以形成高速緩沖存儲(chǔ)器。在所顯示的實(shí)施例中，I/O單元403可以是被配置成為IC 400外部的設(shè)備與功能單元401之間的通信提供路徑的總線接口。SRAM 405可以根據(jù)圖1所示的存儲(chǔ)器電路來實(shí)現(xiàn)，并且由此可以包括依照上述任一實(shí)施例的泄漏控制電路。在所描述的實(shí)施例中，IC 401還包括可編程控制單元 407，它可用于存儲(chǔ)對(duì)上述參考電壓單元220的實(shí)例所提供的參考電壓進(jìn)行設(shè)置的控制值， 并且還可以存儲(chǔ)對(duì)上述定時(shí)器211的實(shí)例所提供的時(shí)鐘信號(hào)的頻率和/或占空比進(jìn)行設(shè)置的控制值。在不同的實(shí)施例中，在實(shí)施IC 400的系統(tǒng)的初始化過程中或可替換地，在其他任何操作時(shí)間期間，可以檢測這些控制值。在一個(gè)實(shí)施例中，可編程控制單元407是用可編程熔絲實(shí)現(xiàn)的。但是，IC 401的其他實(shí)施例可以使用其他類型的存儲(chǔ)器技術(shù)(諸如閃速存儲(chǔ)器)來實(shí)施可編程控制單元407。 在一些實(shí)施例(例如使用可編程熔絲的實(shí)施例)中，信息可以被單次編程到可編程控制單元407中。在其他實(shí)施例(例如使用閃速存儲(chǔ)器的實(shí)施例)中，如有需要，可以在初始編程之后重新編程所述信息。圖10是用于控制存儲(chǔ)器電路中的泄漏電流的方法的一個(gè)實(shí)施例的流程圖。方法 500可以與如上所述的泄漏控制電路210的不同實(shí)施例中的任一實(shí)施例結(jié)合使用。在所顯示的實(shí)施例中，方法500是以啟用泄漏控制電路210的比較器215(方框505)為開始的。 在啟用時(shí)，比較器215將虛擬電壓軌上的電壓與參考電壓單元220產(chǎn)生的參考電壓相比較 (方框510)。如果比較器在啟用時(shí)在任何時(shí)間檢測出超越了閾值(方框515，是；例如虛擬 VSS >閾值或是虛擬VDD <閾值)，那么比較器聲明輸出信號(hào)，并且虛擬電壓軌上的電壓被朝著電壓軌上的電壓上拉(方框520)。該處理可以持續(xù)進(jìn)行，直至比較器檢測到虛擬電壓軌上的電壓已被朝著電壓軌上呈現(xiàn)的電壓電平充分地拉動(dòng)(由此導(dǎo)致撤銷比較器輸出信號(hào))或是直到禁用所述比較器(方框530)。如果比較器在啟用時(shí)未檢測到超越電壓閾值 (方框515，否)，則不聲明輸出信號(hào)(方框525)，并且隨后禁用該比較器(方框530)。應(yīng)該指出的是，在如上所述的泄漏控制電路210的其他實(shí)施例中，偏壓晶體管和電源門控晶體管可以根據(jù)需要而在其他實(shí)施例中被替換成是使用附加和/或替換組件實(shí)施的替換切換電路。雖然本發(fā)明是參考特定實(shí)施例來描述的，但是應(yīng)該理解，這些實(shí)施例是說明性的， 并且本發(fā)明的范圍并不局限于此。針對(duì)這些實(shí)施例的任何變更、修改、補(bǔ)充和改進(jìn)都是可行的。這些變更、修改、補(bǔ)充和改進(jìn)同樣落入后續(xù)權(quán)利要求詳述的本發(fā)明的范圍以內(nèi)。
9
權(quán)利要求
1.一種存儲(chǔ)器電路，包括多個(gè)存儲(chǔ)器單元，被耦合成通過第一節(jié)點(diǎn)接收電力；耦合在所述第一節(jié)點(diǎn)與電壓供應(yīng)節(jié)點(diǎn)之間的切換電路；比較器，被耦合成將所述第一節(jié)點(diǎn)處的電壓電平與參考電壓電平相比較，并且被配置成根據(jù)所述比較來產(chǎn)生輸出信號(hào)；其中所述切換電路被配置成在處于第一狀態(tài)時(shí)將所述第一節(jié)點(diǎn)電耦合至所述電壓供應(yīng)節(jié)點(diǎn)，并且被配置成在處于第二狀態(tài)時(shí)將所述第一節(jié)點(diǎn)與所述電壓供應(yīng)節(jié)點(diǎn)電隔離，其中所述切換電路的第一狀態(tài)和第二狀態(tài)取決于所述輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器電路，其中所述電壓供應(yīng)節(jié)點(diǎn)被耦合成接收來自供電單元的電壓，并且其中所述比較器被配置成產(chǎn)生所述輸出信號(hào)以使得響應(yīng)于所述第一節(jié)點(diǎn)上的電壓電平降到低于所述參考電壓而激活所述切換電路。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器電路，其中所述電壓供應(yīng)節(jié)點(diǎn)是接地軌，并且其中所述比較器被配置成產(chǎn)生所述輸出信號(hào)以使得響應(yīng)于所述第一節(jié)點(diǎn)上的電壓電平升到高于所述參考電壓而激活所述切換電路。
4.根據(jù)權(quán)利要求1到3中任一項(xiàng)所述的存儲(chǔ)器電路，還包括脈沖寬度控制器，被配置成減小來自所述比較器的所述輸出信號(hào)的脈沖寬度，以及提供控制所述切換電路處于所述第一狀態(tài)還是所述第二狀態(tài)的合成使能信號(hào)。
5.根據(jù)權(quán)利要求1到4中任一項(xiàng)所述的存儲(chǔ)器電路，還包括定時(shí)單元，被耦合成向所述比較器提供使能信號(hào)，并且其中所述比較器被配置成根據(jù)所述使能信號(hào)來周期性地產(chǎn)生所述輸出信號(hào)。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器電路，還包括可編程單元，被配置成存儲(chǔ)一個(gè)或多個(gè)值，所述值用于控制從所述定時(shí)單元提供的信號(hào)的頻率和/或占空比。
7.根據(jù)權(quán)利要求1到2和4到6中任一項(xiàng)所述的存儲(chǔ)器電路，其中所述切換電路是 PMOS晶體管，其中所述PMOS晶體管的源極端子和漏極端子分別被耦合到所述電壓供應(yīng)節(jié)點(diǎn)和所述第一節(jié)點(diǎn)，并且其中所述PMOS晶體管的柵極端子被耦合成使所述PMOS晶體管根據(jù)來自所述比較器的所述輸出信號(hào)的狀態(tài)而被激活。
8.根據(jù)權(quán)利要求1和3到6中任一項(xiàng)所述的存儲(chǔ)器電路，其中所述切換電路是NMOS晶體管，其中所述NMOS晶體管的漏極端子和源極端子分別被耦合到所述第一節(jié)點(diǎn)和所述電壓供應(yīng)節(jié)點(diǎn)，并且其中所述NMOS晶體管的柵極端子被耦合成使所述NMOS晶體管響應(yīng)于所述比較器檢測到所述第一節(jié)點(diǎn)上呈現(xiàn)的電壓電平大于所述參考電壓而被激活。
9.一種集成電路，包括包含了多個(gè)子陣列的存儲(chǔ)器陣列，每一個(gè)子陣列都包括根據(jù)權(quán)利要求1到8中任一項(xiàng)所述的存儲(chǔ)器電路，其中每一個(gè)子陣列都被耦合成通過相應(yīng)的第一節(jié)點(diǎn)來接收電力。
10.一種方法，包括將第一節(jié)點(diǎn)上呈現(xiàn)的電壓電平與參考電壓相比較，其中所述第一節(jié)點(diǎn)被耦合到存儲(chǔ)器子陣列；根據(jù)所述比較的結(jié)果來提供輸出信號(hào)；以及根據(jù)所述輸出信號(hào)來激活切換電路，其中所述切換電路在被激活時(shí)，將所述第一節(jié)點(diǎn)上呈現(xiàn)的電壓電平拉向相應(yīng)的電壓供應(yīng)節(jié)點(diǎn)上呈現(xiàn)的電壓電平。
11.根據(jù)權(quán)利要求9所述的方法，還包括所述輸出信號(hào)使所述切換電路響應(yīng)于檢測到所述第一節(jié)點(diǎn)上呈現(xiàn)的電壓電平小于所述參考電壓而被激活，并且其中當(dāng)所述切換電路被激活時(shí)，將所述第一節(jié)點(diǎn)的電壓朝向所述電壓供應(yīng)節(jié)點(diǎn)上呈現(xiàn)的電壓上拉。
12.根據(jù)權(quán)利要求9所述的方法，還包括所述輸出信號(hào)使所述切換電路響應(yīng)于檢測到所述第一節(jié)點(diǎn)上呈現(xiàn)的電壓電平大于所述參考電壓而被激活，其中當(dāng)所述切換電路被激活時(shí)，將所述第一節(jié)點(diǎn)的電壓朝向所述電壓供應(yīng)節(jié)點(diǎn)上呈現(xiàn)的電壓下拉。
13.根據(jù)權(quán)利要求9到11中任一項(xiàng)所述的方法，還包括 改變所述輸出信號(hào)的脈沖寬度，以及提供用于控制所述切換電路的激活的合成使能信號(hào)。
14.根據(jù)權(quán)利要求9到12中任一項(xiàng)所述的方法，還包括 周期性地啟用比較器以執(zhí)行所述比較。
全文摘要
公開了一種存儲(chǔ)器電路，其中包括耦合至虛擬電壓軌的多個(gè)存儲(chǔ)器單元。舉例來說，所述多個(gè)存儲(chǔ)器單元可以形成SRAM陣列的子陣列。在虛擬電壓軌與電壓供應(yīng)節(jié)點(diǎn)之間可以耦合切換電路，并且可以耦合比較器來將虛擬電壓軌上呈現(xiàn)的電壓電平與參考電壓相比較，由此基于所述比較來提供輸出信號(hào)。該切換電路可以被配置成根據(jù)所述輸出信號(hào)來將虛擬電壓軌電耦合至電壓供應(yīng)節(jié)點(diǎn)。在一些實(shí)施例中，切換電路可以使用PMOS晶體管或NMOS晶體管來實(shí)現(xiàn)，但是其他實(shí)施例也可以使用其他切換電路。
文檔編號(hào)G11C5/14GK102334165SQ201080009322
公開日2012年1月25日 申請(qǐng)日期2010年1月15日 優(yōu)先權(quán)日2009年1月16日
發(fā)明者V·R·萬卡納爾, 徐欣業(yè) 申請(qǐng)人:蘋果公司