專利名稱：具有電流控制器和降低的功率需求的存儲器結構的制作方法
技術領域：
本發(fā)明涉及用于信息存儲、并且具體地用于在讀取隨機存取存儲器中的位元上存儲的電壓時解決噪聲敏感度問題并且降低功耗的方法和結構的固態(tài)裝置領域。
背景技術：
動態(tài)隨機存取存儲器(DRAM)是一種在集成電路中的位元中存儲數(shù)據(jù)的隨機存取存儲器。位元通常包括作為存儲機構的一個電容器。泛泛地說，DRAM技術中使用的讀取處理獲取位元中存儲的模擬電壓數(shù)據(jù)，將其轉換成標準數(shù)字邏輯電壓，使得該電壓在位線上可用，并將該電壓解釋為0或1的數(shù)字二進制值。最先廣泛使用的DRAM結構使用包括三個晶體管的結構，因此通常稱為“3T”。隨著技術的進步，開發(fā)了只包括一個晶體管來讀取存儲電容的結構。這種廣泛使用的“1T”結構目前統(tǒng)治著市場。這些結構都具有多種公知的限制和固有的缺點。該行業(yè)的長期目標是減小存儲器尺寸。通過從3T結構到IT結構的變化實現(xiàn)了顯著的尺寸減小，但是這種改變伴有缺點。IT結構需要復雜的感測放大器(sense amplifier, 讀出放大器)以及對于每個存儲器系統(tǒng)設計變化的定制設計工作。這些需要增加設計周期時間和制造成本。該行業(yè)的另一個目標是縮短讀取時間?？s短讀取時間的任何結構都是非常需要的。然而，該行業(yè)的另一個長期目標是降低存儲器功耗。該行業(yè)正不斷努力降低功耗。該行業(yè)還有一個長期目標是獲得增大的存儲器容量。增大存儲器容量的一種技術是每個存儲機構存儲多個位。先前使用的3T結構和新近的IT結構在功能上都不能滿足這 “*需求。3T在設計上限制于每存儲機構單個位。其使用二進制函數(shù)(具體地，讀取位線上的電壓變化或缺少電壓變化)來指示存儲機構上存儲的值。IT在功能上限制于每存儲機構單個位。其感測兩條位線之間的電壓差。該電壓差很小并且從浮動位線讀取，從而使其易受噪聲影響。該噪聲因素使得每存儲機構表示多個位不切實際。Wik的US 5，841，695 (結合于此作為參考)試圖通過將位元中存儲機構的數(shù)量從一個存儲機構增加到三個來克服3T的固有二進制限制。雖然三個存儲機構允許單個單元中的多位存儲，但是這種系統(tǒng)的功耗與三個單獨位元的總功耗差不多。因此，實際而言，沒有優(yōu)點。Liu的US 7，133，311(結合于此作為參考)披露了一種基于感測每存儲機構表示 1.5位的三個電壓電平的IT結構的方法，然而，其限于IT結構的噪聲敏感度。實際上，US7，133,311的教導背離了使用四個電平的構思，結論是由于噪聲增大，這種配置并不可行。減小存儲器尺寸、減小讀取時間、降低功耗以及增大存儲器容量這四個目標構成了該行業(yè)的長期、持續(xù)并且未滿足的需求。期望開發(fā)一種提供了這些優(yōu)點而又沒有現(xiàn)有技術的任何限制的裝置和方法。

發(fā)明內容
根據(jù)本發(fā)明，披露了一種具有改善的噪聲敏感度的存儲器結構，包括至少一個存儲器位元和其電壓由來自電流控制器的電流控制和改變的至少一條讀取位線。該存儲器位元包括存儲機構、受控電流源以及讀取開關。該存儲器位元中的受控電流源通過讀取開關電連接至一條讀取位線。來自電流控制器的電流流經(jīng)受控電流源，并由存儲器位元中存儲機構上的電壓與來自送往電流控制器的基準電壓輸入的電壓之間的差的函數(shù)決定。另外， 在某些實施方式中，存儲器位元中的受控電流源中的電流通過指示器響應于讀取位線上的電壓變化大于預定閾值的指示而停止?？刂谱x取位線上的電壓的函數(shù)是增益函數(shù)，從而降低噪聲敏感度。并且，高電容讀取位線上的電壓轉換不需要大于感測位元狀態(tài)所需的，從而降低功耗?？刂谱x取位線上的電壓的函數(shù)可以使用多個基準電壓電平中的一個。利用來自于不使用衰減函數(shù)的降低的噪聲敏感度和使用多個基準電壓電平控制位元電流的可能性，很容易將本發(fā)明中的結構設置為期望的每存儲機構多位。因此，通過需要具有相應的較少元的系統(tǒng)的真正多位存儲機構，進一步降低了功耗。實際結果是大幅降低功耗并易于在包括其他實質優(yōu)點的存儲器系統(tǒng)中使用的結構和方法。本發(fā)明的目標是降低噪聲敏感度。本發(fā)明的另一目標是增大產(chǎn)量并減小設計周期時間和成本。本發(fā)明的又一目標是顯著地減小讀取位線的寄生電容作為設計參數(shù)的重要性，允許使用設計編譯器。本發(fā)明的又一目標是消除保持節(jié)點晶體管閾值電壓的不確定影響。本發(fā)明的又一目標是執(zhí)行非破壞性讀取。本發(fā)明的又一目標是縮短讀取時間。本發(fā)明的又一目標是消除讀取位線上的大的標準邏輯電壓轉換。本發(fā)明的又一目標是降低功耗。本發(fā)明的又一目標是使用一個或多個基準信號控制讀取位線的變化。本發(fā)明的又一目標是提供多位元。本發(fā)明的又一目標是減小存儲器尺寸需求。總的來說，本發(fā)明的目標也是提供一種RAM裝置，其降低功耗、增大存儲器容量、 促進自動化設計流程、不需要附加制造步驟、從設計者、生產(chǎn)者以及消費者的角度來看，比較經(jīng)濟、容易降低涉及勞動力和材料的制造成本，并且其因此容易降低消費公眾的價格，從而使其經(jīng)濟地提供給購買公眾。然而，可能存在本裝置的多個實施方式，每個實施方式可以滿足任意組合的一個或多個上述目標。并非旨在每個實施方式滿足每個目標。在這方面，在詳細解釋該裝置的至少一個實施方式之前，需要理解，本發(fā)明的應用不限于以下的描述中闡述的或附圖中示出的構造細節(jié)和部件排列。本裝置能夠用于其他實施方式，并以各種方式實施和執(zhí)行。


將參照說明書和附圖描述本發(fā)明，其中，相同標號表示相同元件，其中圖1是來自現(xiàn)有技術的基本IT DRAM結構的框圖。圖2A和圖2B是描述示出使用IT位線對的讀取處理的波形的一對時序圖。圖3是本發(fā)明的寬泛意義上的實施方式的框圖。圖4是示出包括標準差分對的示例性實施方式的示意圖。圖5是描述包括變形差分對的一個實施方式的示意圖。圖6是描繪具有變形差分對的實施方式和IT位元之間的可用讀取位線信號的比較的圖表。圖7是示出來自現(xiàn)有技術的基本3T DRAM結構的示意圖。圖8是描述包括具有位線對的變形差分對的實施方式的示意圖。圖9是差分位線放大器的框圖。圖IOA和圖IOB是描述示出包括變形差分對的實施方式的讀取處理的波形的一對時序圖。圖11是使用具有用于停止電流的機構的變形差分對實施方式的位線對上的一對位元的示意圖。圖12A和圖12B是描述示出包括變形差分對和電流停止機構的實施方式的讀取處理的波形的一對時序圖，其中示出了電流停止機構的好處。圖13是使用具有多個基準輸入電壓和狀態(tài)機的變形差分對實施方式的位線對上的一對位元的示意圖。圖14A、圖14B、圖14C以及圖14D描述了一組時序圖，該組時序圖描述了示出包括工作在每位元多位模式下的變形差分對的實施方式的讀取處理的波形。圖15A、圖15B、圖15C以及圖15D描述了一組時序圖，該組時序圖描述了示出包括工作在每位元多位模式下的變形差分對的實施方式的讀取處理，其中示出了電流停止機構的好處。圖16是描繪變形差分對實施方式和運行在每位元多位模式下的位元的IT位元之間的可用讀取位線信號的比較的圖表。圖17描述了時序圖，該時序圖具有如下波形，S卩，示出了本發(fā)明實施方式中的存儲器結構的讀取處理，其中存儲在位元上的四個電平表示包括序列控制器和邏輯解碼器的功能的兩個數(shù)字位。圖18是描述并聯(lián)模式存儲器位元的示意圖，其中，基準電壓并聯(lián)連接；位元具有三個電流控制器并且電連接至三條讀取位線。圖19是描述位元陣列的示意圖。附圖未按比例，實際上，為了更好的解釋和理解書面說明，強調了某些方面。
具體實施方式
部件列表
Ia現(xiàn)有技術的讀取位線
Ib現(xiàn)有技術的基準位線
2a現(xiàn)有技術的預充電輸入開關
2b現(xiàn)有技術的閉合開關
3現(xiàn)有技術的存儲電容
4現(xiàn)有技術的讀取輸入開關
5IT存儲器位元
6現(xiàn)有技術的感測放大器輸入開關
7現(xiàn)有技術的感測放大器
8現(xiàn)有技術的IT邏輯解碼器
9現(xiàn)有技術的3T邏輯解碼器
103T現(xiàn)有技術的存儲器位元
Ila讀取位線
lib讀取位線
12a預充電輸入開關
13存儲機構
14讀取輸入開關
15受控電流源
16描述本發(fā)明的寬泛意義的存儲器位元
17函數(shù)塊
18求和塊
19電流控制器
20位線放大器
21位線放大器鎖存器
22一對位線放大器電流源中的一個
23一對位線放大器電流源中的一個
24一對位線放大器開關中的一個
25一對位線放大器開關中的一個
26一對位線放大器反相器中的一個
27一對位線放大器反相器中的一個
282對1復用器
30邏輯解碼器
31序列控制器
32狀態(tài)機
40基準發(fā)生器
41DAC
50用于標準差分對實施方式的電流控制器
60用于變形差分對實施方式的電流控制器
61 運算放大器70 電流停止機構71 D觸發(fā)器72 與門73a電流停止晶體管73b 電流停止晶體管90 并聯(lián)BASE4實施方式的邏輯解碼器91a并聯(lián)模式BASE4存儲器位元的位線放大器91b并聯(lián)模式BASE4存儲器位元的位線放大器91c并聯(lián)模式BASE4存儲器位元的位線放大器93 并聯(lián)模式BASE4存儲器位元的存儲電容98a并聯(lián)模式BASE4實施方式的電流控制器98b并聯(lián)模式BASE4實施方式的電流控制器98c并聯(lián)模式BASE4實施方式的電流控制器IOOa存儲器位元IOOb存儲器位元IOla存儲器位元IOlb存儲器位元102a存儲器位元102b存儲器位元103并聯(lián)模式BASE4實施方式的存儲器位元130 存儲電容說明書中使用的術語定義為了更好地理解本發(fā)明，說明用于解釋和論證本發(fā)明構思的特定術語的含義是有用的。正如本說明書中使用的，下列術語應當具有這些含義單位增益，如本說明書中使用的，表示運算放大器(opamp)的特定配置，其中運算放大器的輸出連接至運算放大器的負輸入，并且運算放大器的輸出還具有相對于運算放大器的正輸入的為1的增益。衰減函數(shù)，如說明書中使用的，是指減小位元電壓和基準電壓之間的差的IT結構以及讀取位線上呈現(xiàn)的減小的差之間的函數(shù)關系。增益函數(shù)，如說明書中使用的，是指增大位元電壓和基準電壓之間的差的本發(fā)明以及讀取位線上呈現(xiàn)的增大的差之間的函數(shù)關系。位線寄生電容，如說明書中使用的，是指由于相鄰金屬線與連接至位線的晶體管的端子引起的意外和有害的電容。電路拓撲，如說明書中使用的，是指諸如晶體管、放大運算器以及電容的電路部件在結構中連接在一起的方式。為了更好地理解本發(fā)明構思及其與現(xiàn)有技術的不同，對現(xiàn)有技術的簡要回顧將是有益的。圖1示出了現(xiàn)有技術的常見IT結構的框圖。IT的讀取處理由下列基本步驟構成。在初始條件下，閉合的預充電輸入開關加使得讀取位線Ia保持在電壓值vref。在讀取開始時，預充電輸入開關加斷開，使得讀取位線在vref處浮動。然后，送往位元5的讀取輸入被設定，并且位元5中的開關4閉合。位元5中的存儲電容3上的電荷與讀取位線上的電荷共享，并且將讀取位線的電壓限定為Δ Vbl = (vhold-vref) * (Cs/ (CS+CBL)) (公式 1)其中，Δ V皿=VBL-vref, Vbl是對地的讀取位線電壓，vref是基準供電輸入，vhold 是保持節(jié)點上的電壓，Cs是位元電容的值，Cbl是讀取位線寄生電容。通過該讀取處理，基準位線Ib通過閉合的開關2b在電壓值vref處保持固定。在讀取處理的這一點，由于讀取位線電荷共享，在讀取位線Ia和基準位線Ib電壓之間僅有小的差異。該差異小，這是由于讀取位線電壓的變化取決于位元電容與讀取位線電容的比率，cs/(cs+cB)—該比率總是遠小于具有衰減效應的比率。當設定amp_SW信號時，感測放大器開關6閉合，并且圖1中的感測放大器7檢測讀取位線和基準位線之間的小的差異，并且根據(jù)讀取位線和差異的符號值，將讀取位線和基準位線都轉換為表示0或1的標準數(shù)字電壓。位線上的差分電壓的小振幅是IT結構易受噪聲影響的主要原因之一。讀取處理中的最后一個步驟是邏輯解碼器8解釋位線之間的標準數(shù)字電壓差，并將表示數(shù)字值的標準數(shù)字信號輸出到輸出信號digital_0ut。IT結構的當前實施中，每次讀取的高電容位線上的平均電壓轉換是VDD，通常是 1. 5V。圖2A和圖2B是圖1中描述的IT結構的一對時序圖，并示出了闡釋讀取處理對讀取位線電壓和基準位線電壓的影響的波形。該圖示出了在讀取處理在時間、開始時，讀取位線處于vref。在時間tread，讀取位線變化，在讀取位線和基準位線之間產(chǎn)生小的電壓差異位元電容上存儲的用于邏輯1的正差異或用于邏輯0的負差異。在該時間內，基準位線保持在電壓值vref。圖2A和圖2B進一步示出了在時間t_ sw，根據(jù)位元中存儲的邏輯值， 讀取位線和基準位線移動到值VDD或0。當讀取位線信號不依賴于位元與讀取位線的電容比率時實現(xiàn)了特別的優(yōu)點。通過采用增益函數(shù)而不是衰減函數(shù)，也能實現(xiàn)優(yōu)點。這樣，降低了上述的噪聲敏感度。圖3示出了本發(fā)明寬泛意義上的存儲器結構的實施方式。其包括來自基準發(fā)生器 40的具有可以是可變且不固定的vref值的基準電壓輸入。其還包括prechargej輸入以及當將？儀^^印^輸入信號設定為LO時將讀取位線Ila連接至值為vdd的電壓源的預充電開關12a。讀取處理包括關于圖3中示出的存儲器位元16的下列基本步驟。在初始條件下，閉合的預充電開關1 使得讀取位線Ila保持在電壓值vdd。在讀取開始時，預充電開關12a斷開，使得讀取位線浮置在vdd。接下來，將讀取輸入設定為HI，并且讀取開關14 閉合。電流控制器塊19通過用求和塊18首先從作為保持節(jié)點上的電壓的存儲器位元存儲機構13電壓vhold減去ref節(jié)點上的基準電壓，來進行比較。求和塊的輸出是diff節(jié)點上的電壓vdiff，并且該輸出通過函數(shù)塊17。函數(shù)塊17的輸出是Ctrl節(jié)點上的電壓vctrl， 使得vctrl = g*f (vdiff)，其中，g是常數(shù)，并且f (vdiff)是diff節(jié)點上的電壓vdiff 的具體化特定函數(shù)。因此，電流控制器塊19計算作為存儲器位元存儲機構電壓和來自送往電流控制器塊19的基準電壓輸入的基準電壓之間的差的函數(shù)的量。電流控制器塊19的輸出驅動電壓控制的從屬電流源15，以便從電流控制器設定受控電流源中的電流。從屬電流源15中的電流通過下式給出i = g*f (vdiff) (公式 2)其中，g是增益常數(shù)，f (vdiff)表示diff節(jié)點上的電壓vdiff的具體化特定函數(shù)。電流用于控制讀取位線上的電壓變化，其中，電流等于電流控制器計算的量。開關14在讀取位線Ila上的寄生電容放電的時間段內保持閉合，并使得讀取位線上的電壓從值vdd發(fā)生變化。圖3中的讀取位線Ila電壓的變化通過下式給出Δ Vbl = (g*f (vdiff) *tperi。d) /Cbl (公式 3)其中，AVbl = vdd-VBL_tsample,VBL_tsafflple是時間tsample處的讀取位線電壓，g是增益常數(shù)，f (vdiff)是定義電流控制器19中的計算量的行為的具體化特定函數(shù)，vdiff是diff節(jié)點上的電壓，tDCTi。d是開關14保持閉合的時間的一部分，并且
tperiod ^sample ^read‘ ^sample 是
測量讀取位線上的電壓的時間點，tMad是開關14變?yōu)殚]合的時間點，tsample在tread之后的時間發(fā)生，并且(皿是讀取位線寄生電容的值。圖4示出了使用MOS晶體管的本發(fā)明實施方式，其中，已經(jīng)用實際MOS晶體管代替圖3的寬泛實施方式中的理想電路部件。本領域技術人員應理解，其他實施方式包括但不限于使用JFET、BiCMOS處理、或PMOS晶體管來代替NMOS晶體管，反之亦然，可以適當?shù)赜糜诒景l(fā)明，并在可選實施方式中考慮。然而，雖然可以對本發(fā)明進行各種修改和替換形式， 然而，應當理解，圖4中的示圖及其詳細描述，如本說明書中的所有其他附圖一樣，無意將本發(fā)明限制在所公開的特定形式，相反，本發(fā)明涵蓋落入由所附權利要求限定的本發(fā)明精神和范圍內的所有修改、等同以及替換。圖4示出了存儲器結構的實施方式并且基于標準差分對的原理。圖3中的電流控制器塊19用基準晶體管M3實施。該晶體管M3用作電流控制器50。保持節(jié)點晶體管M2和基準晶體管M3構成尾電流為2*Ibias的標準差分對。保持節(jié)點和ref節(jié)點是送往差分對的輸入，并且讀取位線Ila是輸出。M3的柵極處的ref節(jié)點控制M2的電流，而M2的電流控制讀取位線上的電壓變化。位線放大器20將讀取位線的電壓變化放大到標準數(shù)字邏輯值，并且邏輯解碼器30對位線放大器的輸出進行采樣，并且基于對位線放大器的采樣結果來輸出表示保持節(jié)點上存儲的電壓的數(shù)字值digital_0ut。圖4的實施方式示出了用存儲器位元10 中的保持節(jié)點晶體管M2中的電流來控制和改變讀取位線的標準差分對。電流由電容130上的存儲器位元電壓和基準電壓vref 之間的差的函數(shù)來確定。該結構具有讀取晶體管Ml，其柵極連接至讀取輸入，其源極連接至保持節(jié)點晶體管M2的漏極，其漏極連接至讀取位線11a，并且其漏極還連接至在該實施方式中偏置值為Ibias的電流源12a。保持節(jié)點晶體管M2的柵極連接至存儲電容130，其源極連接至基準晶體管M3的源極，并且其漏極連接至讀取晶體管Ml的源極?；鶞示w管M3 的柵極連接至基準輸入電壓vref，其源極連接至保持節(jié)點晶體管M2的源極，其源極還連接至在該實施方式中偏置值為2WbiaS的尾電流源M，并且其漏極連接至在該實施方式中值為vdd的電壓源。預充電晶體管M4a的柵極連接至prechargej輸入，其源極連接至在該實施方式中值為vdd的電壓源，并且其漏極連接至讀取位線11a。對于圖4中示出的實施方式中保持節(jié)點上的大部分電壓值，晶體管M2電流id2由尾電流偏置源11值2WbiaS限定。因此，對于保持節(jié)點上的大部分值，如果保持節(jié)點電壓大于ref節(jié)點電壓，并且設定了讀取輸入信號，則晶體管M2電流等于2Wbias，如果保持節(jié)點電壓小于ref節(jié)點電壓，則電流為零。換句話說，對于圖4的標準差分對實施方式，保持節(jié)點晶體管M2電流具有導通或截止性質，并且當其處于導通狀態(tài)時，M2電流值等于尾電流值 2*Ibias。對于保持節(jié)點電壓和持續(xù)了時間段tpCTi。d的ref節(jié)點電壓之間的任何顯著正差異，圖4的差分對實施方式的讀取位線電壓的變化為AVbl= (2*Ibias*tperiod)/CBL (公式 4)其中，AVbl= vdd-VBL_tsample,VBL_tsample 是時間 tsample 處的讀取位線電壓，2*Ibias 是差分對的尾電流的值，并且還等于當其導通時保持節(jié)點晶體管M2電流值，tpCTi。d是讀取晶體管Ml保持閉合的時間的一部分，并且
tperiod ^sample ^read‘ ^sample 是測量讀取位線上的電壓
的時間點，tread是讀取晶體管Ml變?yōu)殚]合的時間點，tsample在tMad之后的時間發(fā)生，并且Q 是讀取位線寄生電容的值。位元電容的值Cs不是公式4中的參數(shù)，因此公式4示出讀取位線信號不依賴于位元與讀取位線的電容比率。圖5示出了使用變形差分對來替換標準差分對的存儲器結構的實施方式的示意圖。變形差分對實施方式將運算放大器61添加到標準M2M3差分對配置中。其輸出由單位增益配置的運算放大器61緩沖的、具有源跟隨器配置的基準晶體管M3組成了電流控制器 60。該運算放大器去除了標準差分對的尾電流限制，并允許更大電流幅度。這是所期望的， 這是由于對于讀取處理期間內的任意給定時間段，更大的電流幅度引起更大的讀取位線電壓變化，給予更大要處理的差異。圖5的實施方式以如下方式修改了圖4的實施方式增加了單位增益配置的運算放大器61，將存儲器位元10 中的保持節(jié)點晶體管M2的源極連接至運算放大器的輸出而不是基準晶體管M3的源極，將基準晶體管M3的源極連接至運算放大器的正輸入而不是保持節(jié)點晶體管M2的源極，用值vlvl2來替換連接至基準晶體管M3的漏極的電壓源的值 vdd，并且用值vlvl2來替換連接至預充電晶體管M4a的源極的電壓源的值vdd。對于存儲器位元10 中的保持節(jié)點電壓和持續(xù)了一段時間的ref節(jié)點電壓之間的任何顯著正差異，圖5的變形差分對實施方式的讀取位線電壓的變化為AVbl= ([iD2-Ibias] ^tperiod)/Cbl (公式 5)其中，AVbl= vlvl2-VBL_tsample, VBL_tsample 是時間 tsample 處的讀取位線電壓，iD2 是保持節(jié)點晶體管M2電流，Ibias是電流源I2a的值，tpCTi。d是讀取晶體管Ml保持閉合的時間的一部分，并且tpCTi。d = tsample-tread, tsample是測量讀取位線的時間點，tread是讀取晶體管Ml 閉合的時間點，tsample在tread之后的時間發(fā)生，并且Q是讀取位線寄生電容的值。保持節(jié)點晶體管M2電流iD2通過下式給出iD2 = (K' /22)*(vhold-vref+ (2*Ibias/K' )1/2)2 (公式 6)其中，K'是跨導參數(shù)，vhold是保持節(jié)點上的電壓，vref是ref節(jié)點上的電壓， 假設W2/L2 = W3/L3 = 1，其中W2和W3分別是晶體管M2和M3的寬度，L2和L3是長度，并且 Ibias是電流源I2a的值。用公式6替代公式5，給出了具有使用如圖5所示的變形差分對的實施方式的存儲器結構的讀取處理的讀取位線電壓變化的表達式
AVbl = ([ (K ‘ /2) * (vhold-vref+ (2*Ibias/K ‘ )1/2) 2_Ibias] *tperiod) /Cbl (公式 7)。公式7示出已經(jīng)實現(xiàn)了(采用增益函數(shù)而不是衰減函數(shù)的)本發(fā)明的目標。反映了可用讀取信號的讀取位線電壓變化，與保持節(jié)點電壓vhold和ref節(jié)點電壓vref之間的差的平方成比例。其還隨著時間增大。顯而易見的是，存儲電容值Cs的參數(shù)同樣沒有出現(xiàn)在公式7中，因此讀取位線不依賴于位元的存儲電容與讀取位線的電容比率。相比于IT結構，具有圖5中的變形差分對實施方式的存儲器結構具有某些重要優(yōu)點。首先，增大的可用讀取位線信號極大地降低了噪聲敏感度。第二，在采用該結構的存儲器系統(tǒng)中，增大的可用讀取位線信號還需要不那么復雜的位線放大器。降低復雜度增加了產(chǎn)量，并降低了周期時間和成本。第三，在使用變形差分對實施方式的存儲器結構中，讀取位線的寄生電容不是一階設計參數(shù)。讀取位線電容的實際值、頂部層次系統(tǒng)參數(shù)，對于低層次位元的設計僅具有最小的重要性。因此，改變諸如存儲器的物理高度、或者行或列的數(shù)量的高層次系統(tǒng)變量，不需要該結構位元的完全、新的以及定制設計。在存儲器系統(tǒng)的設計中可以使用諸如使用存儲器編譯器的設計自動化技術，進一步降低了設計周期時間和成本。圖6示出了圖5實施方式的增益函數(shù)相比于基本IT的衰減函數(shù)的幅度。其示出了由使用變形差分對實施方式的存儲器結構中的位元的讀取處理引起的讀取位線電壓變化、公式7與IT位元、公式1之間的比較。相比于IT結構，本發(fā)明的圖5實施方式的讀取位線電壓變化非常大。圖6中使用的下列參數(shù)繪示了 存儲電容(；=10fF、寄生電容Q = 0. 19pf、ff2/L2 = ff3/L3 = UK' 323e-6、Ibias = IOOnA 并且 tperi。d = 10ns。對于該圖線， 基準電壓vref保持在0. 75V。χ軸是保持節(jié)點電壓。電壓電平vref限定了一個點，在該點之上，任意保持節(jié)點電壓值表示邏輯1，而在該點之下，保持節(jié)點電壓值表示邏輯0。對于保持節(jié)點上的邏輯1，保持節(jié)點電壓的值在Vumin,0. 8V和Vumax, 1. IV之間。同樣地，對于邏輯0，保持節(jié)點電壓的值在Vuimin，0. 4V和Vuimax，0. 7V之間。y軸是讀取位線電壓變化，Δ Vblo對于vhold = Vumin(在該對比中表示為邏輯1的最低可接受電壓)，IT的讀取位線電壓變化是2. 5mV，而對于該實施方式，變化是53mV。同樣，對于vhold = Vumax (在該對比中表示為邏輯1的最高電壓)， IT的讀取位線電壓變化是17. 5mV，而對于該實施方式，變化是1. 2V。通過該對比，很顯然， 貫穿表示位元中存儲的邏輯1的正值的整個范圍，本發(fā)明的該實施方式的讀取位線電壓變化是IT結構的讀取位線電壓變化的至少20倍。圖7示出了現(xiàn)有技術的常見3T結構的示意圖。3T的讀取處理由下列基本步驟構成。在讀取處理的初始條件下，prechargej輸入信號接通預充電晶體管M4a。這將讀取位線Ia保持在電壓值vdd。在開始讀取時，prechargej輸入信號關斷預充電晶體管，使得讀取位線在保持在值vdd的同時浮動。接下來，設定送往存儲器位元10的讀取輸入，接通存儲器位元10中的讀取晶體管Ml。這允許電流基于保持節(jié)點電壓的值在存儲器位元10 的保持節(jié)點晶體管M2中流動。保持節(jié)點晶體管的源極硬線連接到作為固定的單一源極的地。一般地，如果保持節(jié)點電壓大于同樣是固定單一值的保持節(jié)點晶體管的閾值電壓，則電流將流動；否則，如果保持節(jié)點電壓小于保持節(jié)點晶體管的閾值電壓，則電流將不流動。讀取晶體管導通一段時間，以允許保持節(jié)點晶體管使讀取位線上的寄生電容放電。該放電使得讀取位線上的電壓向下移動并遠離值vdd。簡單邏輯解碼器9向外部系統(tǒng)將位線電壓的變化與否翻譯成表示保持節(jié)點上存儲的電壓的標準數(shù)字信號。在3T結構的實施中，每次讀取的高電容位線上的平均電壓轉換是VDD/2，通常是 0. 75V。如果W2是保持節(jié)點晶體管M2的寬度，L2是112的長度，并且W2/L2 = 1，則圖7中示出的基本3T結構的讀取位線電壓變化是AVbl= [(K' /2) (Vhold-Vt) 2]*(tperi。d/CBL) (公式 8)其中，K'是跨導參數(shù)，vhold是M2的柵極電壓，Vt是M2的閾值電壓，tpCTi。d是讀取晶體管Ml保持閉合的時間的一部分，并且tpCTi。d = tsample-tread, tsample是測量讀取位線電壓的時間點，tMad是Ml變?yōu)殚]合的時間點，tsample在tMad之后的時間出現(xiàn)，并且是Q讀取位線寄生電容。AVbl的定義顯示，3T對讀取位線變化的控制的可預測性依賴于保持節(jié)點晶體管 M2的閾值電壓Vt。雖然晶體管閾值電壓在任意一個制造的集成電路上的存儲器系統(tǒng)的位元中使用的晶體管之間實際上相似，但是這些相同的閾值在制造的集成電路部件之間比較寬泛且不可預測地變化。由于制造部件之間固有的這種寬泛的閾值電壓變化的不可預測性質，3T的控制不一致，因此必須在3T存儲器系統(tǒng)設計中進行補償。該變化影響讀取訪問時間以及諸如電壓邏輯間隔和刷新間隔的設計參數(shù)的大小。在3T存儲器系統(tǒng)中，這些參數(shù)必須是指定的，以適應寬泛的閾值電壓變化。實現(xiàn)了如下優(yōu)點，通過使用差分對結構消除了 3T結構的保持節(jié)點晶體管閾值電壓的不確定影響。在本發(fā)明的差分對實施方式中，通過基準晶體管中同樣類似的閾值電壓變化，平衡并有效地消除了晶體管的不可預測的保持節(jié)點晶體管閾值電壓變化因素。標準差分對實施方式的公式4和變形差分對實施方式的公式7都定義了不依賴于閾值電壓的函數(shù)。消除控制讀取位線的電流上的閾值電壓的不可預測的方面，允許該電流的增大的可預測性和精細控制，結果是讀取位線上的電壓的增大的可預測性和精細控制。這種精細控制允許更小的邏輯電壓間隔、存儲電容刷新之間的更長時間、或兩個優(yōu)點的結合。更小的邏輯電壓間隔允許更小的邏輯電壓來表示位元值，并且導致更小功率來寫入這些值。類似地，需要更小功率來刷新這些值。精細控制還允許保持節(jié)點上的電壓漂移到更接近刷新確定點值，結果是更長的刷新間隔、更不頻繁的刷新以及節(jié)能。因此，具有標準或變形差分對的實施方式包括至少一個存儲器位元和其電壓由存儲器位元中的受控電流源中的電流控制和改變的至少一條讀取位線，其中，受控電流源中的電流由電流控制器設定，并且受控電流源通過讀取開關電連接至讀取位線。電流由不依賴于任何晶體管的閾值電壓的函數(shù)決定。實現(xiàn)的另一優(yōu)點是，提供通過將存儲結構與讀取位線隔離來執(zhí)行非破壞性讀取的存儲器結構，從而消除了對存儲機構恢復的需求。本發(fā)明的結構和方法允許存儲電容與讀取位線保持隔離，因此位元上的電荷不被讀取處理破壞。這樣，由于每次讀取發(fā)生時無需恢復位元上的電壓，所以降低了功率需求。由于不必恢復，所以這還允許更快的讀取。圖8是描述作為包括兩個位元10 和102b、兩條位線Ila和lib以及位線放大器 20的系統(tǒng)的一部分的實施方式的示意圖。位線放大器20在兩條位線Ila和lib之間共享。 一條位線有效，而另一條位線無效并鉗位在固定的已知電壓。在某些實施方式中，雖然位線放大器可以以單端方式運行，但是圖8中示出的實施方式的位線放大器不同地運行。并且，對于每條讀取位線，在給定時間有且僅有一個位元被讀取。邏輯解碼器30將位線放大器的輸出翻譯成輸出信號digital_0ut上的標準數(shù)字信號。該信號表示位元上存儲的電壓。實現(xiàn)的另一優(yōu)點是，通過使用感測讀取位線上的電壓變化并將該電壓變化轉換成不同于讀取位線并從該讀取位線相關的電容去耦的線上的二進制值，消除了讀取位線上的大幅標準數(shù)字電壓轉換。這樣，相比于IT結構，降低了功率需求。一般地，如參照圖1和圖2A和圖2B所述，在發(fā)生電荷共享之后，現(xiàn)有技術IT結構的讀取處理的感測放大器感測到位線對上的小電壓差分。IT感測放大器然后將該小差分電壓放大為同一位線對上的大差分電壓。IT讀取位線通過大轉換移動到VDD或0，而基準位線在反方向上移動同樣大的轉換，再次獲得值0或VDD。位線具有高寄生電容，并且這些高寄生電容危險上的完全(full scale)信號轉換造成不期望的功耗。在本發(fā)明的某些實施方式中使用的放大器放大差分信號，但是將其標準數(shù)字電壓的輸出發(fā)送到與高電容讀取位線去耦的不同線上。圖9示出了描述放大器作為差分位線放大器的一個實施方式的框圖。該放大器由具有交叉耦接的一對NMOS晶體管的鎖存器21、來自兩條讀取位線的一對輸入BLa和BLb、 對鎖存器狀態(tài)進行初始化的一對開關M和25、改變鎖存器狀態(tài)作為兩條讀取位線電壓之間的差的函數(shù)的一對電流源22和23、反轉每個交叉耦接晶體管的漏極的一對反相器沈和 27。圖9的放大器是圖8中描述的存儲器結構中的位線放大器20的一個實施方式。在開始讀取之前，送往位線放大器的輸入inita和initb對鎖存器的狀態(tài)進行初始化。在讀取位線電壓輸入BLa或BLb中的一個的期間內，通過預充電裝置保持鉗位在基準電壓。其他輸入由于激活位元中的保持節(jié)點晶體管M2中的電流而離開該基準。BLa和BLb之間的差分電壓引起電流源22和23之間的差分電流。當差分電壓達到預定電平時，該差分電流使得鎖存器21切換狀態(tài)。二對一復用器28從反相器沈和27的輸出ampouta或ampoutb中的一個選擇單個輸出信號ampout。反相器沈和27連接至鎖存器21。該放大器中的鎖存器使得具有標準數(shù)字電壓的輸出信號被放到不同于任一高電容位線的低電容線上。功耗降低到高電容位線上的電壓轉換最小化的程度。圖IOA和圖IOB示出了連接至圖8中的讀取位線Ila的有效位元10 的讀取處理的波形的兩個時序圖。這些波形示出了電壓的讀取處理，該電壓表示位元10 中的存儲電容130的保持節(jié)點上存儲的單個數(shù)字位，邏輯1或邏輯0。圖中示出的值與圖6的Δ^圖線中討論的那些值一致。對于邏輯1讀取，值 VLlmax在保持節(jié)點上。在prechargeja信號被解除設定HI之后，讀取位線電壓BLa以電壓值vlvl2浮動。電壓值vref在ref節(jié)點上。保持節(jié)點、讀取位線BLa和ref節(jié)點在圖IOA 和圖IOB中繪制，并且按比例重疊和繪制。對于邏輯1，當將read_a信號設定為HI時，保持節(jié)點電壓大于ref節(jié)點電壓。因此，讀取位線電壓被拉低，直到M2晶體管變?yōu)殡娮栊缘?(ohmic)。因此，如果保持節(jié)點晶體管中的電流持續(xù)，則讀取位線具有從vlvl2降低到拓撲極限的可能電壓轉換。對于邏輯0讀取，值Vuimin在保持節(jié)點上。當將reacLa輸入信號設定為HI時，保持節(jié)點電壓小于ref節(jié)點電壓值。因此，沒有保持節(jié)點晶體管電流流過，并且讀取位線電壓BLa不變并保持在vlvl2。本發(fā)明圖8的BASE2實施方式中每次讀取的高電容讀取位線上的平均電壓轉換是(vlvl2-拓撲極限)/2，如果vlvl2是1. 05V并且拓撲極限值0. 3V，通常是0. 375V。一般地，對于本發(fā)明的某些實施方式，當在讀取處理中設定了 read_a輸入并且保持節(jié)點大于ref節(jié)點的條件持續(xù)不變時，或者直到電路中的部件由于電路拓撲達到其極限 (諸如當保持節(jié)點晶體管從飽和區(qū)域移動到電阻性區(qū)域時)，有效讀取位線上的電壓被拉低。本發(fā)明的重要信息內容在于，讀取位線電壓最初顯著遠離被預充電裝置鉗位的值。電壓變化之后讀取位線的任何進一步轉換都被視為是顯著的，換句話說，能夠可靠地感測，僅僅費電而不承載任何進一步信息。實現(xiàn)了如下優(yōu)點，通過添加指示適當停止時間的機構以及通過修改停止位元中的電流的結構，當在電壓變化被視為顯著的之后并且在達到由于電路拓撲引起的固有極限之前的點，有能力停止控制讀取位線上的電壓的電流。這樣，額外地降低了功率需求。根據(jù)本發(fā)明，存在某些實施方式具有檢測和指示某點的某些結構，超過了該點，讀取位線電壓的進一步變化不再承載任何有用信息，并具有在接收到這種指示后停止位元保持節(jié)點晶體管中的電流的開關。這樣，允許讀取位線電壓在不超過感測位元電壓值的狀態(tài)所需的范圍內轉換。圖11示出了包括停止位元中的控制電流的結構的一個實施方式。圖11具有帶有兩個位元10 和102b的兩條讀取位線Ila和lib。該實施方式具有用于執(zhí)行RAM存儲器結構中的讀取操作的方法，該方法進一步包括，當讀取位線上電壓的轉換大于預定閾值時， 停止受控電流源、控制讀取位線上的電壓變化的保持節(jié)點晶體管M2中的電流的步驟，使得讀取位線上的電壓轉換的幅度降低，從而降低讀取周期功耗。來自位線放大器20的輸出信號ampout用作指示信號，并去往圖11中示出的電流停止機構70。電流停止機構70用D觸發(fā)器71和與門72從ampout得出電流停止信號。對于位元a和b的每列，在運算放大器61 的輸出和位元srca和srcb的每列的共同源極之間，分別存在NMOS電流停止晶體管73a和 73b。當電流停止晶體管73a或73b的柵極分別用信號stopa和stopb設定為LO時，保持節(jié)點晶體管M2中的電流流動被切斷。從位線放大器20輸出的ampout上的信號指示位線放大器已經(jīng)確定讀取位線電壓的變化大于某個預定閾值，并用于生成接下來停止有效位元中的電流的停止電流信號。由于讀取位線上的信號僅需改變?yōu)樽阋员晃痪€放大器可靠地檢測，因此高電容讀取位線上的電壓轉換急劇降低。這樣，相應地降低了存儲器系統(tǒng)的讀取和更新的功率。圖12A和圖12B示出了圖10A和圖10B中所示的讀取處理的讀取位線電壓變化的停止電流機構的效果。讀取位線上的邏輯1電壓轉換的幅度在停止電流實施方式中相當小。圖12A中的邏輯1情況的波形示出了，當將read_a信號設定為HI時，保持節(jié)點電壓大于ref節(jié)點電壓。再者，由于這種條件，讀取位線電壓被拉低。然而，由于讀位線放大器將已經(jīng)感測到讀取位線電壓變化大于預定值的線上的指示信號給到電流停止機構，因此保持節(jié)點晶體管中的電流停止，并且讀取位線上的電壓停止下降。使用現(xiàn)有技術的IT結構、現(xiàn)有技術的3T結構、本發(fā)明的BASE2實施方式、使用電流停止機構的本發(fā)明的BASE2實施方式的相關參數(shù)典型值的讀取處理的功率需求的比較如下。在IT結構的現(xiàn)代實施中，每次讀取的高電容位線上的平均電壓轉換是VDD，通常是 1. 5V。
在3T結構的實施中，每次讀取的高電容位線上的平均電壓轉換是VDD/2，通常是 0. 75V。在本發(fā)明的圖8的BASE2實施方式中，每次讀取的高電容讀取位線上的平均電壓轉換時是(vlvl2_拓撲極限)/2，如果vlvl2是1. 05V,并且拓撲極限是0. 3V，則通常是 0.375V。當實施了電流停止機構時，本發(fā)明的圖11的BASE2實施方式的每次讀取的高電容讀取位線上的平均電壓轉換通常是0. IV。因此，對于一組典型的設計參數(shù)，相比于IT結構，包括電流停止機構的效果的本發(fā)明的BASE2實施方式的讀取處理的功率需求降低了約20X的系數(shù)。相比于3T結構，功率需求提高了大約10X。這樣，通過滿足本發(fā)明的指示適當時間并在該時間停止電流的目標，使得具有高電容的讀取位線上的電壓轉換更小。結果，對于IT和3T結構，極大地降低了功率需求，實現(xiàn)了顯著的功率節(jié)約。停止電流特征還提供了額外的好處，即，讀取處理的速度提高。通過在每單元多位模式中使用本發(fā)明，更進一步地降低了功率需求。實現(xiàn)了如下優(yōu)點，通過使用具有多個輸入基準電平的標準或變形差分對結構，使用多個基準信號來控制讀取位線上的變化。這樣，控制讀取位線的函數(shù)具有多個源電平而不是單個硬連接源電平。這種多樣性(plurality)有利于多位元。圖13表示具有多個基準源的圖11的實施方式變形。用從控制從DAC41到ref節(jié)點的基準電壓的提供的序列控制器輸出的{dl，dO}，從狀態(tài)機32中的序列控制器31控制多個基準。本發(fā)明實施方式是存儲器結構，其中，基準電壓具有多個預定基準值中的一個。 該實施方式的位元上存儲的電壓表示BASE4值。通過運行BASE4或更高模式中的變形差分對存儲器結構，降低了功率需求，其中，BASE4實施方式在存儲電容上具有四個電平以表示兩個數(shù)字位。每個位元的部件的功能和數(shù)量與BASE2實施方式的相同，而每個位元存儲兩倍的數(shù)據(jù)。諸如這樣的實施方式暗含基準電壓的順序施加，使得一次僅施加多個預定基準值中的一個且只有一個，從而，當基準電壓被排序并與存儲器位元的存儲電容上的存儲電壓相比較時，使用算法來監(jiān)測讀取位線的讀取位線電壓變化。圖14A、圖14B、圖14C以及圖14D示出了一組時序圖，該組時序圖描述了示出使用順序施加的電壓輸入基準的圖13的BASE4實施方式的讀取處理的波形。BASE4電壓值為vlvlO、vlvll、vlvl2以及vlvl3。每個值的波形單獨示出。rd_clk在該實施方式中具有80%的占空比，并在圖14A、圖14B、圖14C以及圖14D中示出。讀取處理包括以下基本步驟。在初始條件下，將prechargma輸入設定為LO并通過晶體管Ma將讀取位線Ila上的電壓強制為值vlvl2。將prechargeja輸入解除設定，并且將read_a輸入設定為HI。然后，送往連接至運算放大器61的基準晶體管M3以及送往連接至讀取位線Ila的有效位元 102a中的保持節(jié)點晶體管M2的源極的ref電壓在三個基準電壓電平ν1ν13_Δ、ν1ν12-Δ 以及vlvll-Δ之間順序階躍，其中，Δ是大到足以被差分對感測的任何電壓，并且vlvl3> ν1ν13-Δ > vlvl2 > ν1ν12-Δ > vlvll > vlvll-Δ > vlvlO。這樣，隨著 ref 節(jié)點上的電壓階躍，在每個相應電平，在ref節(jié)點電壓和保持節(jié)點上存儲的電壓值之間進行比較，使得讀取位線Ila相應地響應。當ref電壓階躍到低于保持節(jié)點上的電壓的值時，讀取位線電壓將降低。因此，比較序列中讀取位線電壓由于比較而首先降低的點，指示保持節(jié)點上存CN 102318008 A
說明書
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儲的值。圖14中的第一種情況示出了保持節(jié)點上的電壓值vlvl3。當將reacLa輸入設定為HI時，ref節(jié)點開始ν1ν13-Δ，最初低于位元中的保持節(jié)點上的電壓。讀取位線電壓被拉低，直到保持節(jié)點晶體管變?yōu)殡娮栊缘?，并且漏極幾乎等于源極。vlvl3情況的讀取位線 BLa波形示出，讀取位線上的電壓在保持節(jié)點和ref節(jié)點的第一比較處下降，指示保持節(jié)點上的值為vlvl3。圖14B中的第二波形圖示出了保持節(jié)點上的電壓值vlvl2。當將read_a設定為 HI時，處于ν1ν13-Δ的ref節(jié)點高于保持節(jié)點上的值。讀取位線電壓保持不變。隨后，當 ref輸入電平降低至ν1ν12-Δ并低于保持節(jié)點上的電壓時，讀取位線被拉低到保持節(jié)點晶體管進入電阻性區(qū)域并且其漏極幾乎等于源極的點。vlvl2情況的讀取位線波形示出，讀取位線電壓在保持節(jié)點和ref節(jié)點的第二比較處下降，指示保持節(jié)點上的值為vlvl2。圖14C中的第三波形圖示出了保持節(jié)點上的電壓值vlvll。在ref節(jié)點電壓電平通過值ν1ν13_Δ和ν1ν12_Δ階躍時，讀取位線保持不變。在vlvll-Δ處，當ref電壓小于保持節(jié)點電壓時，讀取位線電壓下降。因此，vlvll情況的讀取位線波形示出，讀取位線上的電壓在保持節(jié)點和ref節(jié)點的第三比較處下降，指示保持節(jié)點上的值為vlvll。圖14D中的第四波形圖示出了保持節(jié)點上的電壓值vlvlO。貫穿所有三個比較， ref節(jié)點電壓電平保持高于保持節(jié)點電壓，并且讀取位線電壓保持不變。缺少通過所有三個比較的讀取位線電壓變化指示，在該BASE4實施方式中，保持節(jié)點的值為vlvlO。這樣，從圖14A、圖14B、圖14C以及圖14D及其對具有BASE4實施方式的存儲器結構的順序BASE4讀取處理的描述中，顯然，容易從位元讀取四個電平。圖15A、圖15B、圖15C以及圖15D示出了 BASE4實施方式中的電流停止機構的額外優(yōu)點。這些優(yōu)點與BASE2實施方式中實現(xiàn)的優(yōu)點類似。即，信息在于讀取位線電壓最初移動遠離被預充電裝置鉗位的值，并且消除了讀取位線上的額外電壓轉換，導致進一步節(jié)省了功率和時間。圖16示出了來自IT公式1的的圖線以及公式7中給出的本發(fā)明的實施方式。其示出了由于表示兩個數(shù)字位的保持節(jié)點上存儲的四個電壓電平的讀取處理引起的讀取位線電壓變化之間的比較。在圖線中使用下列參數(shù)。存儲電容Cs = 10fF、寄生電容Q =0. 19pf、W2/L2 = ff3/L3 = 1、K' = 323e-6、Ibias = IOOnAUperiod = 10ns。基準電壓 vref 的值分別為0. 55V、0. 85V以及1. 15V。χ軸是保持節(jié)點電壓。將圖表劃分成分別表示邏輯值 2' b00、2' b01、2' blO以及2' bll的保持節(jié)點值的四個部分。這些部分通過三個基準電壓的值Vrefi、Vref2以及vref3的值來劃線。y軸是由讀取χ軸上給出的保持節(jié)點上的電壓導致的讀取位線電壓的變化Δν皿。例如，邏輯2' b01部分中的曲線繪出了公式1和公式7，其中vref的值等于0. 55V。對于vhold = Vuilmin = 0. 65V，讀取位線電壓中的變化
對于IT是5mV并且對于本發(fā)明的實施方式是138mV。類似地，在2' b01范圍的另一端，對于vhold = VL01max = 0. 8V，IT的可用信號為12. 5mV，而本發(fā)明實施方式為649mV。邏輯值為2' blO和2' bll的部分中的曲線分別用等于0.85V和1. 15V的基準電壓示出，并且描述了 IT和本發(fā)明實施方式之間的類似差異。圖16示出了讀取位線上的大量可用信號，使得本發(fā)明實施方式比較容易地處理相同位元上的多個數(shù)字位，而沒有不利的噪聲敏感度。
圖13進一步示出了具有狀態(tài)機32的存儲器結構。圖13示出了狀態(tài)機32具有序列控制器31和邏輯解碼器30。通過包括具有序列控制器和邏輯解碼器的狀態(tài)機，實現(xiàn)了如下優(yōu)點，當序列控制器由輸入電流控制器的基準電壓而控制基準電壓中的電壓階躍序列，并且邏輯解碼器通過在其響應于基準電壓變化時評估放大器結構的輸出而將位元上存儲的電壓解碼。圖17示出了波形，該波形進一步示出了當四個電平存儲在表示兩個數(shù)字位的位元中的BASE4模式時，圖13中描述的該發(fā)明中的存儲器結構的讀取處理，其中，波形包括電流停止機構的行為和解碼算法。狀態(tài)機32用序列控制器31和邏輯解碼器30來控制處理。圖17中描述了讀取處理的四種不同情況，每種均具有保持節(jié)點上的不同值。來自序列控制器的{dl，do}總線通過DAC控制ref節(jié)點電壓。借助于保持節(jié)點和ref節(jié)點之間的位元中的相應比較以及根據(jù)圖15A、圖15B、圖15C以及圖15D探討原理的電流停止機構的效果，響應于DAC的輸出示出了讀取位線BLa和BLb。按照圖9中的討論，響應于讀取位線電壓變化示出了位線放大器的輸出ampout。電流停止信號stopa和stopb從位線放大器的輸出ampout得到，并用D觸發(fā)器71鎖存。邏輯解碼器30對來自電流停止機構70 的stopa和stopb信號進行采樣，以確定他們是否是L0。由于這些信號stopa和stopb從位線放大器的輸出ampout得到，所以邏輯解碼器30有效地對位線放大器的輸出進行采樣。 邏輯解碼器30的內部是用于對保持節(jié)點中存儲的電壓進行解碼的信號flagO和flagl。輸出digital_0ut表示與保持節(jié)點上存儲的四個電平值對應的兩位數(shù)字值。雖然圖13中沒有示出loacLline信號，但是用邏輯輸出信號load_line向外部系統(tǒng)通知digital_out值準備好被鎖存。實現(xiàn)了如下優(yōu)點，通過使用包括一個或多個上述目標的結構或方法，能夠從包括表示多個位的值的存儲機構讀取值的存儲器結構。如果在許多配置和實施方式中使用本發(fā)明，可以實現(xiàn)顯著的功率和速度優(yōu)點。本發(fā)明不限于順序處理，也不限于BASE2或BASE4配置。圖18描述了并行運行的BASE4實施方式。這種實施方式具有并行可用的多個預定基準電壓。位元103具有單個存儲電容93，其上存儲的多個電壓中的一個表示多個數(shù)字位，并且由相應的多個保持節(jié)點晶體管M2a、M2b以及M2c共享。每個保持節(jié)點晶體管通過讀取開關Mia、Mlb以及Mlc連接至其自己的讀取位線IlaUlb以及11c。根據(jù)上述教導， 多個基準施加到電流控制器98a、98b以及98c，但是以并行方式施加。邏輯解碼器90通過監(jiān)測多個讀取位線放大器91a、91b以及91c的輸出，確定共享電容上存儲的電壓。諸如圖 18中描述的多位并行實施方式實現(xiàn)了更快的讀取時間。另一個可能的實施方式是使用圖13和圖17中描述的BASE4以上的順序設計，通過不使基準階躍，可選地以BASE2方式來操作BASE4實施方式；或許在外部系統(tǒng)的命令下從 BASE4到BASE2切換模式。這樣，在BASE2模式或BASE4模式中的任意一個可以使用同一存儲器結構，并可以根據(jù)應用改變。圖19教導了具有驅動陣列形式的多個位元的運算放大器中的電流控制器的概念。三個位元100a、101a以及IOlb示出為連接至讀取位線11a，并且三個位元IOOaUOlb 以及102b示出為連接至讀取位線11b，其中共源節(jié)點通過電流停止開關晶體管73a和7 連接至運算放大器61的輸出。單個位線放大器20由兩條讀取位線Ila和lib共享。位線Ila或lib中一次只有一條有效，并且對于給定讀取位線，一次有且僅有一個位元被讀取。圖19示出了 RAM存儲器結構的子部分。這種存儲器結構包括多個存儲器位元、至少一條讀取位線以及至少一個電流控制器，其中，每個存儲器位元都包括兩個晶體管和一個電容，并且每個電流控制器都具有晶體管和運算放大器。讀取位線的電壓由來自電流控制器的電流控制和改變，其中，電流在存儲器位元中的至少一個晶體管中流動，并且每個存儲器位元都電連接至讀取位線。電流由不依賴于任意晶體管的閾值電壓的函數(shù)決定。在每個位元中，存儲電容130是作為存儲元件的保持電容，并且所述保持節(jié)點晶體管M2感測保持電容的電壓，其中，電壓表示存儲信息的值。位元中的其他晶體管Ml是作為激活存儲器位元的讀出的開關的讀取晶體管。電流控制器中的晶體管，基準晶體管M3，是緩沖期望的基準電壓電平的源跟隨器，并且電流控制器中的運算放大器61緩沖來自基準晶體管的電壓。 每條讀取位線均具有預充電晶體管，其目的是當其導通時將讀取位線鉗位在電壓vlvl2，以及當其不導通時允許讀取位線浮動或被保持節(jié)點晶體管控制。存在兩個電流源，1 或12b 中的任意一個，將值為rtias的偏置電流提供到其相應的讀取位線，并且另一個II，將偏置電流提供到基準晶體管。圖19的存儲器結構進一步包括激活和驅動存儲器結構的外圍電路。對于該實施方式，外圍電路包括一組prechargej輸入、一組讀取輸入、基準發(fā)生器40、 值為vlvl2的電壓源。在未示出的許多其他實施方式中，使用變形差分對實施方式的位元在由n+1行乘 2*(k+l)列位元組成的陣列中。位元的每列還具有寫入位線和讀取位線。每個位元具有將寫入位線連接至每個位元的保持節(jié)點的寫入晶體管，其中寫入晶體管的柵極連接至寫入信號。一次只寫入或讀取一行位元。在讀取期間，每行存儲器位元設定一個讀取信號，并使得能夠讀取該行。在存儲器寫入期間，一次將設定一個寫入信號，并使得寫入該行上的保持節(jié)點。對于位元的每列，讀取晶體管的漏極連接一起。P溝道晶體管為每列讀取位線提供偏置電流，并用作偏置電流源。每列的寫入晶體管也連接在一起?；鶞孰妷航?jīng)過源跟隨器進入運算放大器，從而驅動多個位元中的保持節(jié)點晶體管的所有源極。雖然易于對本發(fā)明進行各種形式的修改和替換，但是在附圖中通過示例方式示出了其具體實施方式
并進行了詳細描述。然而，應當理解，附圖及其詳細描述并不是為了將本發(fā)明限制在所公開的特定形式，相反，本發(fā)明覆蓋落入由所附權利要求限定的本發(fā)明的精神和范圍內的所有修改、等價物或替換。工業(yè)應用本發(fā)明提供了一種RAM裝置，其降低了功耗、增加了存儲器容量、降低了讀取訪問時間、方便了自動化設計流程、不需要額外制造步驟。通過采用增益函數(shù)替代衰減函數(shù)，降低了噪聲敏感度，并且需要更不復雜的位線放大器。更簡單的位線放大器增大了產(chǎn)量并降低了設計周期時間和成本。通過最小化讀取位線寄生參數(shù)設計的重要性，可以使用設計編譯器，進一步降低了設計周期時間和成本。通過使用能夠使存儲機構上的電壓之間的間隔更小或者需要刷新之前的信號漂移更大的差分對結構，消除了保持節(jié)點晶體管閾值電壓的不確定影響。對于寫入，使用更小電壓間隔允許寫入位線上的更小幅度的電壓轉換，降低了功耗。更大的允許的信號漂移使得每個元件的刷新之間的時間更長，降低了功耗。將存儲機構與讀取位線隔離，消除了對存儲機構恢復的需要，提供了非破壞性讀取的優(yōu)點。這樣，減小了讀取時間和功率需求。通過使用感測讀取位線上的電壓變化并將電壓變化變換成不同于讀取位線并從與讀取位線相關的電容去耦的線上的二進制值，消除了讀取位線上的大的標準邏輯電壓轉換，降低了功率需求。提供了一種指示適當停止時間以及對結構的修改的機構，允許在讀取位線上的電壓變化被視為顯著的之后并且在達到由于電路拓撲引起的固有極限之前的點處停止位元中的電流，進一步降低了功耗。通過使用多個輸入基準電平，使用多個基準信號控制讀取位線上的變化，便于多位元。從存儲機構讀取表示多個位的值，降低了存儲器尺寸需求的同時降低了功率需求。
權利要求
1.一種存儲器結構，包括至少一個存儲器位元和其電壓由來自電流控制器的電流控制和改變的至少一條讀取位線；其中，所述至少一個存儲器位元中的每個都包括存儲機構、 受控電流源以及讀取開關；其中，所述受控電流源通過所述讀取開關電連接至所述至少一條讀取位線中的一條，并且來自所述電流控制器的所述電流流過所述受控電流源；其中，所述電流等于作為所述存儲機構上的存儲電壓和來自送往所述電流控制器的基準電壓輸入的基準電壓之間的差的差分函數(shù)的量。
2.根據(jù)權利要求1所述的存儲器結構，其中，所述至少一條讀取位線中的每條都具有讀取位線信號和寄生電容，所述存儲機構具有存儲電容，其中，所述讀取位線信號不依賴于所述寄生電容與所述存儲機構的所述存儲電容的比率。
3.根據(jù)權利要求1所述的存儲器結構，其中，所述基準電壓可變化而不固定。
4.根據(jù)權利要求3所述的存儲器結構，其中，所述存儲器結構進一步包括基準發(fā)生器， 并且所述基準電壓可以由所述基準發(fā)生器改變。
5.根據(jù)權利要求4所述的存儲器結構，其中，所述電流控制器包括源跟隨器配置的基準晶體管。
6.根據(jù)權利要求5所述的存儲器結構，其中，所述基準晶體管具有由單位增益配置的運算放大器所緩沖的基準晶體管輸出。
7.根據(jù)權利要求6所述的存儲器結構，其中，所述基準電壓具有多個預定基準值，其中，所述基準電壓一次具有所述多個預定基準中的一個且僅有一個。
8.根據(jù)權利要求7所述的存儲器結構，其中，所述存儲電壓具有表示BASE4值的值。
9.根據(jù)權利要求7所述的存儲器結構，其中，所述基準電壓以成序列的所述基準電壓的形式提供，使得一次施加所述多個預定基準值中的一個且僅有一個，從而當所述基準電壓被排序并與所述至少一個存儲器位元的所述存儲機構上的所述存儲電壓比較時，使用算法來監(jiān)測所述至少一條讀取位線的讀取位線電壓變化。
10.根據(jù)權利要求9所述的存儲器結構，其中，所述存儲器結構進一步包括序列控制器，所述序列控制器將數(shù)字信號提供到將所述數(shù)字信號轉換成所述基準電壓的數(shù)字模擬轉換器。
11.根據(jù)權利要求9所述的存儲器結構，進一步包括至少一個位線放大器，將所述至少一條讀取位線上的所述讀取位線電壓變化變換成輸出到不同于所述至少一條讀取位線的線上的二進制值，其中，所述至少一個位線放大器的位線放大器輸出是所述差分函數(shù)的放大器函數(shù)；以及狀態(tài)機，控制所述基準電壓的基準變化并評估所述至少一個位線放大器的所述位線放大器輸出，以在所述基準電壓以所述基準電壓的所述序列提供并與所述存儲機構上的所述存儲電壓比較時，通過使用所述算法監(jiān)測所述讀取位線的電壓變化來確定所述存儲機構上存儲的電壓值。
12.根據(jù)權利要求11所述的存儲器結構，其中，所述存儲器結構進一步包括提供鉗位電壓的鉗位電壓源和至少兩條讀取位線，其中，所述至少一個位線放大器在所述至少兩條讀取位線中的兩條之間共享，并且包括對所述至少兩條讀取位線中的所述兩條中的每條的讀取位線電壓之間的位線差進行操作的差分位線放大器；其中，所述至少兩條讀取位線的所述兩條中的每條都具有有效的第一讀取位線和無效的第二讀取位線，其中，無效的所述第二讀取位線被鉗位在所述鉗位電壓，并且對于所述至少兩條讀取位線中的所述兩條中的每條，一次讀取所述至少一個存儲器位元中的一個且僅有一個。
13.根據(jù)權利要求12所述的存儲器結構，其中，所述至少一個位線放大器包括具有交叉耦接的一對NMOS晶體管的鎖存器；對所述鎖存器的狀態(tài)進行初始化的一對開關；來自所述至少兩條讀取位線中的所述兩條的一對輸入；根據(jù)所述位線差的輸入差分函數(shù)來改變所述鎖存器的所述狀態(tài)的一對鎖存器電流源， 其中，所述位線差是所述一對輸入的每個上的放大器輸入電壓之間的差；以及反轉所述一對NMOS晶體管中的每個的漏極的一對反相器，其中，所述一對反相器中的每個反相器輸出不同于所述至少兩條讀取位線中的所述兩條，并從所述鎖存器的所述狀態(tài)得到其值，使得當所述輸入差分函數(shù)達到預定閾值時，所述鎖存器的所述狀態(tài)改變，并且當所述輸入差分函數(shù)小于所述預定閾值時，所述鎖存器的所述狀態(tài)不變。
14.根據(jù)權利要求11所述的存儲器結構，其中，所述狀態(tài)機具有序列控制器和邏輯解碼器。
15.根據(jù)權利要求14所述的存儲器結構，其中，所述序列控制器控制所述基準電壓的電壓階躍序列，其中，所述電壓階躍序列包括一組階躍電壓，其中，所述電壓階躍序列的所述一組階躍電壓中的每個階躍電壓的值利用對來自所述序列控制器的數(shù)字信號進行轉換的數(shù)字模擬轉換器來確定，使得所述階躍電壓作為所述基準電壓提供到所述電流控制器的所述基準電壓輸入。
16.根據(jù)權利要求15所述的存儲器結構，其中，順序施加所述基準電壓的所述電壓階躍序列，使得一次從所述一組階躍電壓施加一個且僅一個所述階躍電壓。
17.根據(jù)權利要求16所述的存儲器結構，其中，在所述基準電壓被所述序列控制器排序并通過所述電流控制器與所述存儲機構的所述存儲電壓比較時，所述邏輯解碼器使用所述算法監(jiān)測所述至少一條讀取位線的所述讀取位線電壓變化，以產(chǎn)生所述算法用來對表示所述存儲機構上的所述存儲電壓的值的數(shù)字值進行解碼的監(jiān)測結果。
18.—種RAM存儲器結構，包括多個存儲器位元、至少一條讀取位線以及至少一個電流控制器，其中，所述多個存儲器位元中的每個都包括兩個位元晶體管和一個電容，并且所述至少一個電流控制器中的每個都具有電流控制器晶體管和運算放大器，其中，所述至少一條讀取位線中的每條的讀取位線電壓由來自所述至少一個電流控制器中的一個的電流控制和改變，其中，所述電流在所述兩個位元晶體管中的至少一個中流動，并且所述多個存儲器位元中的每個都電連接至所述至少一條讀取位線中的一條，其中，所述電流由不依賴于所述兩個位元晶體管和所述電流控制器晶體管中的任意一個的閾值電壓的函數(shù)決定。
19.根據(jù)權利要求18所述的RAM存儲器結構，其中，所述電容是用作存儲元件的保持電容，所述兩個位元晶體管中的第一個是感測表示存儲信息的值的所述保持電容的電壓的保持節(jié)點晶體管，并且所述兩個位元晶體管中的第二個是用作激活所述多個存儲器位元中的一個的讀出的開關。
20.根據(jù)權利要求18所述的RAM存儲器結構，其中，所述電流控制器晶體管是用來緩沖基準電壓輸入的作為源跟隨器的基準晶體管，并且所述運算放大器緩沖來自所述基準晶體管的源跟隨器電壓。
21.根據(jù)權利要求18所述的RAM存儲器結構，進一步包括至少一組具有第一電流源和第二電流源的兩個電流源，其中，每個所述第一電流源向所述至少一條讀取位線中的每條提供電流，并且每個所述第二電流源向每個所述電流控制器晶體管提供偏置電流。
22.根據(jù)權利要求18所述的RAM存儲器結構，其中，所述至少一條讀取位線中的每條都具有預充電晶體管和具有預充電電壓的預充電電壓源，其中，所述預充電晶體管的目的是， 當所述預充電晶體管導通時，將所述至少一條讀取位線中的一條鉗位在所述預充電電壓， 而當所述預充電晶體管截止時，對所述讀取位線電壓沒有影響。
23.根據(jù)權利要求18所述的RAM存儲器結構，進一步包括激活和驅動所述存儲器結構的外圍電路，其中，所述外圍電路包括一組prechargej輸入、一組讀取輸入、基準發(fā)生器以及至少一個偏置電壓源。
24.根據(jù)權利要求19所述的RAM存儲器結構，其中，所述保持電容的所述電壓具有四個電壓電平中的一個。
25.一種存儲器結構，具有至少一個晶體管，并包括至少一個存儲器位元和其電壓由所述至少一個存儲器位元中的受控電流源中的電流控制和改變的至少一條讀取位線，其中， 所述電流由電流控制器設定并由不依賴于任何晶體管的閾值電壓的函數(shù)決定，并且所述受控電流源通過讀取開關電連接至所述至少一條讀取位線中的一條。
26.一種方法，用于執(zhí)行具有至少一個存儲器位元和可操作地與其連接的至少一條讀取位線的RAM存儲器結構中的讀取操作，所述方法包括如下步驟提供生成基準電壓的基準電壓輸入；提供控制所述至少一條讀取位線上的電壓變化的電流控制器； 在具有由所述電流控制器控制的電流的所述至少一個存儲器位元中的每個中提供受控電流源；在存儲了存儲電壓的所述至少一個存儲器位元的每個中提供存儲機構； 對來自所述基準電壓輸入的所述基準電壓與所述至少一個存儲器位元中的所述存儲機構的所述存儲電壓進行比較；計算作為所述存儲電壓和所述基準電壓之間的差的函數(shù)的量；以及設定所述受控電流源中的所述電流，以便將所述電流設定為等于所述量。
27.根據(jù)權利要求沈所述的用于執(zhí)行RAM存儲器結構中的讀取操作的方法，其中，所述方法進一步包括如下步驟設置保持電容、四個晶體管、運算放大器、電流源、鉗位電壓源以及外圍電路，以激活和驅動所述存儲器結構；配置所述保持電容作為所述至少一個存儲器位元中的每個的所述存儲機構； 配置所述四個晶體管中的第一個作為用作由所述電流控制器控制的所述受控電流源的所述至少一個存儲器位元中的每個的保持節(jié)點晶體管，其中，所述保持節(jié)點晶體管還感測表示存儲信息的值的所述保持電容的電壓；配置所述四個晶體管中的第二個作為用作激活所述存儲器位元的讀出的開關的所述至少一個存儲器位元中的每個中的讀取晶體管；配置所述四個晶體管中的第三個作為用作緩沖來自所述基準電壓輸入的所述基準電壓的源跟隨器并產(chǎn)生基準晶體管輸出電壓的所述電流控制器中的基準晶體管；配置所述運算放大器來緩沖所述基準晶體管輸出電壓，其中，所述基準晶體管和所述運算放大器形成所述電流控制器；配置所述鉗位電壓源來提供鉗位電壓；配置所述四個晶體管中的第四個作為預充電晶體管，所述預充電晶體管用作當其處于導通狀態(tài)時將所述至少一條讀取位線中的每條保持在所述鉗位電壓、并且當其處于截止狀態(tài)時不產(chǎn)生影響的鉗位晶體管；以及配置所述電流源以支持所述至少一個存儲器位元的所述讀取操作。
28.根據(jù)權利要求沈所述的用于執(zhí)行RAM存儲器結構中的讀取操作的方法，其中，所述方法進一步包括如下步驟當所述至少一條讀取位線上的所述電壓變化大于預定閾值時， 停止所述受控電流源中的電流，使得所述至少一條讀取位線上的電壓轉換的幅度降低，從而降低讀取周期功耗。
29.根據(jù)權利要求沈所述的用于執(zhí)行RAM存儲器結構中的讀取操作的方法，其中，所述方法進一步包括如下步驟設置用于指示何時停止所述受控電流源中的所述電流的指示器，所述指示器具有導通狀態(tài)和截止狀態(tài)；設置用于當所述指示器在所述導通狀態(tài)下激活時停止所述受控電流源中的所述電流的開關；以及當所述至少一條讀取位線上的所述電壓變化大于預定閾值時，停止所述受控電流源中的所述電流，從而降低讀取周期功耗。
30.根據(jù)權利要求27所述的用于執(zhí)行RAM存儲器結構中的讀取操作的方法，其中，所述受控電流源包括NMOS保持節(jié)點晶體管。
31.一種存儲器結構，包括至少一個存儲器位元和至少一條讀取位線，其中，所述至少一條讀取位線的電壓由所述至少一個存儲器位元內的晶體管中的電流控制和改變，其中， 所述至少一個存儲器位元中的每個都電連接至所述至少一條讀取位線中的一條，其中，所述晶體管中的所述電流由指示器停止，其中，所述指示器響應于所述至少一條讀取位線上的電壓變化大于預定閾值的指示。
32.—種存儲器結構，包括至少一個存儲器位元，至少一條讀取位線，其中，所述至少一條讀取位線的電壓由所述至少一個存儲器位元內的晶體管中的電流控制和改變，其中，所述至少一個存儲器位元中的每個都電連接至所述至少一條讀取位線中的一條，指示器，用于指示何時停止所述晶體管中的所述電流，其中，所述指示器具有導通狀態(tài)和截止狀態(tài)，開關，用于當所述指示器在所述導通狀態(tài)下激活時，停止所述晶體管中的所述電流， 使得當所述至少一條讀取位線上的電壓變化大于預定閾值時，所述晶體管中的所述電流停止。
33.一種RAM存儲器結構，包括排列成具有讀取位線和電流控制器的多個陣列的多個存儲器位元，并且所述存儲器結構還具有外圍電路，其中，所述多個存儲器位元均包括作為存儲元件的保持電容；感測所述保持電容的電壓的保持節(jié)點晶體管，其中，所述保持電容的所述電壓表示存儲信息的值；以及用作激活所述存儲器位元的讀出的開關的讀取晶體管；所述讀取位線均包括 具有鉗位電壓的鉗位電壓源；預充電晶體管，用作當所述預充電晶體管導通時將所述讀取位線保持在所述鉗位電壓的鉗位器，并且當所述預充電晶體管截止時允許所述讀取位線浮動或由所述保持節(jié)點晶體管中的電流控制；以及電流源，支持所述多個存儲器位元中的每個的讀取操作；所述電流控制器均包括 基準晶體管，用作緩沖來自基準電壓輸入源的期望電壓電平的源跟隨器；以及運算放大器，緩沖來自所述基準晶體管的電壓；以及所述外圍電路，激活和驅動所述多個陣列中的每個；其中所述基準電壓輸入源生成與所述多個存儲器位元中的每個中的所述保持電容上的存儲電壓進行比較的基準電壓；通過所述電流控制器計算作為所述存儲電壓和所述基準電壓之間的差的函數(shù)的量，使得控制所述讀取位線中的一條上的電壓變化的所述保持節(jié)點晶體管中的所述電流被設定為等于所述量；以及當所述讀取位線中的一條上的所述電壓變化大于預定閾值時，所述電流被停止，使得所述讀取位線中的所述一條上的電壓轉換的幅度降低，從而降低讀取周期功耗。
34.根據(jù)權利要求33所述的存儲器結構，其中，所述多個陣列中的至少一個包括所述多個存儲器位元的n+1行乘2* (k+Ι)列的陣列，所述多個存儲器位元具有用于所述2* (k+1) 列中的每個的寫入位線和用于所述2*(k+l)列中的每個的所述讀取位線中的一條，其中，所述多個存儲器位元中的每個都具有將所述寫入位線連接至所述保持節(jié)點晶體管的保持節(jié)點柵極的寫入晶體管，并且所述寫入晶體管具有連接至寫入輸入的寫入柵極，其中， 所述寫入輸入具有寫入信號，一次只寫入或讀取所述多個陣列的所述至少一個的所述多個存儲器位元的所述n+1 行的一行，在讀取操作期間，存在每個所述n+1行的所述一行設定的讀取信號，并且所述讀取信號使得能夠讀取所述n+1行的所述一行，在存儲器寫入操作期間，存在每個所述n+1行的所述一行設定的所述寫入信號，并且所述寫入信號造成去往所述n+1行的所述一行上的所述多個存儲器位元的至少一個中的所述保持節(jié)點柵極的寫入，P-溝道晶體管向所述多個存儲器位元的所述2*(k+l)列中的每列的所述讀取位線中的一條提供偏置電流作為所述電流源，在所述2*(k+l)列的每個中，所述多個存儲器位元的所述2*(k+l)列的所述一列中的所有各個所述讀取晶體管的漏極連接在一起，在所述2*(k+l)列的每列中，所述多個存儲器位元的所述2*(k+l)列的所述一列中的所有各個所述寫入晶體管連接在一起，以及所述基準電壓通過所述基準晶體管和所述運算放大器，然后驅動所述多個存儲器位元的至少一個中的所述保持節(jié)點晶體管源極。
35.一種具有標準差分對的存儲器結構，所述標準差分對包括至少一個存儲器位元和其電壓由保持節(jié)點晶體管中的電流控制和改變的至少一條讀取位線，其中，所述電流由所述至少一個存儲器位元的電壓和來自基準電壓輸入的基準電壓之間的差的函數(shù)決定，包括具有讀取晶體管柵極、讀取晶體管源極以及讀取晶體管漏極的讀取晶體管，其中，所述讀取晶體管柵極連接至讀取輸入，所述讀取晶體管源極連接至所述保持節(jié)點晶體管的保持節(jié)點漏極，并且所述讀取晶體管漏極連接至所述至少一條讀取位線和偏置值為rtias的電流源，所述保持節(jié)點晶體管具有保持節(jié)點柵極、保持節(jié)點源極以及保持節(jié)點漏極，所述保持節(jié)點柵極連接至存儲電容，所述保持節(jié)點源極連接至基準晶體管的基準晶體管源極，并且所述保持節(jié)點漏極連接至所述讀取晶體管源極，所述基準晶體管具有基準晶體管柵極、所述基準晶體管源極以及基準晶體管漏極，所述基準晶體管柵極連接至所述基準電壓輸入，所述基準晶體管源極連接至所述保持節(jié)點源極和偏置值為兩倍Ibias的尾電流，并且所述基準晶體管漏極連接至電壓源，以及具有預充電晶體管柵極、預充電晶體管源極以及預充電晶體管漏極的預充電晶體管， 所述預充電晶體管柵極連接至prechargm輸入，所述預充電晶體管源極連接至所述電壓源，并且所述預充電晶體管漏極連接至所述至少一條讀取位線。
36.一種具有變形差分對的存儲器結構，所述變形差分對包括至少一個存儲器位元和其電壓由保持節(jié)點晶體管中的電流控制和改變的至少一條讀取位線，其中，所述電流由所述至少一個存儲器位元的電壓和來自基準電壓輸入的基準電壓之間的差的函數(shù)決定，所述存儲器結構包括具有值為Ibias的第一偏置電流的第一電流源， 具有值為Ibias的第二偏置電流的第二電流源， 存儲電容，具有讀取晶體管柵極、讀取晶體管源極以及讀取晶體管漏極的讀取晶體管，其中，所述讀取晶體管柵極連接至讀取輸入，所述讀取晶體管源極連接至所述保持節(jié)點晶體管的保持節(jié)點漏極，并且所述讀取晶體管漏極連接至所述至少一條讀取位線和所述第一電流源， 以單位增益配置的并具有輸出和正輸入的運算放大器，其中，所述保持節(jié)點晶體管具有連接至所述存儲電容的保持節(jié)點柵極，具有連接至所述運算放大器的所述輸出的保持節(jié)點源極以及連接至所述讀取晶體管源極的所述保持節(jié)點漏極， 電壓源，具有基準晶體管柵極、基準晶體管源極以及基準晶體管漏極的基準晶體管，其中，所述基準晶體管柵極連接至所述基準電壓輸入，所述基準晶體管源極連接至所述運算放大器的所述正輸入和所述第二電流源，并且所述基準晶體管漏極連接至所述電壓源，以及具有預充電晶體管柵極、預充電晶體管源極以及預充電晶體管漏極的預充電晶體管， 其中，所述預充電晶體管柵極連接至prechargm輸入，所述預充電晶體管源極連接至所述電壓源，并且所述預充電晶體管漏極連接至所述至少一條讀取位線。
37.根據(jù)權利要求36所述的存儲器結構，其中，所述預充電晶體管、所述基準晶體管以及所述運算放大器共享多個所述至少一個存儲器位元。
38.根據(jù)權利要求36所述的存儲器結構，其中，所有所述基準晶體管、所述讀取晶體管、所述保持節(jié)點晶體管以及所述預充電晶體管包括PMOS晶體管或NMOS晶體管。
39.根據(jù)權利要求36所述的存儲器結構，其中，通過將所述存儲電容與所述至少一條讀取位線隔離來執(zhí)行非破壞性讀取。
40.一種存儲器結構，包括至少一個并行模式存儲器位元和多條讀取位線，其中，所述多條讀取位線中的每條都具有由來自一組電流控制器中的一個電流控制器的電流控制和改變的電壓，其中，所述至少一個并行模式存儲器位元中的每個都包括一個且僅有一個由多個保持節(jié)點晶體管和多個讀取晶體管共享的共享存儲電容；所述多個保持節(jié)點晶體管中的每個都通過所述多個讀取晶體管中的一個電連接至多條讀取位線中的一條；所述共享存儲電容具有共享存儲電壓，所述共享存儲電壓具有表示多個數(shù)字位的多個預定共享存儲值中的一個；所述多個保持節(jié)點晶體管中的每個都具有從所述一組電流控制器中的所述一個電流控制器流過其中的電流；所述一組電流控制器中的所述一個電流控制器中的每個都具有基準電壓輸入，所述基準電壓輸入具有基準電壓，所述基準電壓具有多個預定電流控制器值中的一個且僅有一個；以及流經(jīng)所述多個保持節(jié)點晶體管中的每個的所述電流等于并行模式電流量，所述并行模式電流量是所述一個且僅為一個共享存儲電容上的所述共享存儲電壓與送往所述一組電流控制器中的相應的所述一個電流控制器的所述基準電壓輸入之間的差的函數(shù)。
全文摘要
本發(fā)明披露了一種存儲器結構，包括至少一個存儲器位元和其電壓由來自電流控制器的電流控制和改變的至少一條讀取位線。每個存儲器位元都具有存儲機構、受控電流源以及讀取開關。每個存儲器位元中的受控電流源通過讀取開關電連接至讀取位線。來自控制和改變讀取位線電壓的電流控制器的電流流經(jīng)存儲器位元中的受控電流源。該電流的值由存儲器位元中存儲機構的電壓和來自送往電流控制器的基準電壓輸入的基準電壓之間的差的函數(shù)決定。在某些形式中，設置指示器，用于指示何時停止控制一條讀取位線上的電壓變化的受控電流源中的電流。該指示器具有導通狀態(tài)和截止狀態(tài)，并且設置開關，以在指示器處于導通狀態(tài)下激活時停止受控電流源中的電流。當讀取位線上的電壓變化大于預定閾值時，停止受控電流源中的電流。
文檔編號G11C11/4094GK102318008SQ201080008132
公開日2012年1月11日 申請日期2010年2月16日 優(yōu)先權日2009年2月20日
發(fā)明者約翰·林奇 申請人:約翰·林奇