專利名稱：具有負(fù)電壓寫入輔助電路的存儲(chǔ)器及其方法
技術(shù)領(lǐng)域：
本公開(kāi)內(nèi)容一般地涉及存儲(chǔ)器，并且更具體地，涉及具有負(fù)電壓寫入輔助電路的存儲(chǔ)器及其方法。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM) —般地使用于要求高速度的應(yīng)用(例如數(shù)據(jù)處理系統(tǒng)內(nèi)的存儲(chǔ)器)中。每個(gè)SRAM單元存儲(chǔ)一位數(shù)據(jù)并且被實(shí)現(xiàn)為一對(duì)交叉耦接的反相器。 SRAM單元只有在兩種可能的電壓電平中的一種下是穩(wěn)定的。單元的邏輯狀態(tài)由兩個(gè)反相器輸出中的無(wú)論哪一個(gè)為邏輯高電位來(lái)確定，并且能夠通過(guò)給合適的單元輸入施加足夠大及足夠久的電壓來(lái)進(jìn)行狀態(tài)改變。SRAM單元的穩(wěn)定性是重要的問(wèn)題。SRAM單元相對(duì)于可能引起單元非有意地改變邏輯狀態(tài)的瞬變、工藝變異、軟錯(cuò)誤及電源波動(dòng)必須是穩(wěn)定的。此外，SRAM單元在讀操作期間必須在不損害寫入單元的速度或能力的情況下提供良好的穩(wěn)定性。但是，良好的讀穩(wěn)定性能夠使寫入存儲(chǔ)單元變得困難。此外，工藝變異能夠?qū)е玛嚵械哪承﹩卧绕渌鼏卧与y以寫入。一種獲得良好的寫性能和良好的讀穩(wěn)定性這兩者的方式是降低存儲(chǔ)器陣列用于寫操作的電源電壓并且提高存儲(chǔ)器陣列用于讀操作的電源電壓。另外，寫性能還能夠通過(guò)在寫操作期間將邏輯低電位的位線電壓降低到低電位之下來(lái)提高。典型地，電容器自舉電路被用來(lái)使位線電壓增壓至負(fù)電壓。但是，自舉電路需要使用具有相對(duì)大的晶體管的寫驅(qū)動(dòng)電路。此外，在位線和自舉電路之間的電容比難以為不同的電壓而修整。因此，所需要的是解決以上問(wèn)題的存儲(chǔ)器以及操作該存儲(chǔ)器的方法。


本發(fā)明以實(shí)例的方式示出并且不受附圖所限制，在附圖中相同的參考符號(hào)指示相似的元件。附圖中的元件出于簡(jiǎn)單和清晰起見(jiàn)來(lái)示出而不一定按比例畫出。圖1以框圖的形式示出了根據(jù)一種實(shí)施例的集成電路存儲(chǔ)器；圖2示出了圖1的存儲(chǔ)器在寫操作期間的各種信號(hào)的時(shí)序圖。
具體實(shí)施例方式一般地，本發(fā)明提供了具有使位線電壓在寫操作期間增壓至地電平之下的電路的集成電路存儲(chǔ)器。在一種實(shí)施例中，該電路包括電荷泵、復(fù)用電路和電容器。電荷泵生成負(fù)電壓并且在電容器上持續(xù)充電或保持預(yù)定的電壓電平。在寫操作期間，復(fù)用器接收非重疊的控制信號(hào)以促使位線被首先拉至地電位，或者某一其它預(yù)定的電壓電平，然后到負(fù)電壓， 例如，200毫伏(mV)。電容器被耦接以存儲(chǔ)負(fù)電荷以幫助使位線電壓增壓至地電位之下。在一種實(shí)施例中，存儲(chǔ)器是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。此外，在一種實(shí)施例中，存儲(chǔ)器陣列首先針對(duì)在預(yù)定的電源電壓下相對(duì)更加難以寫入的存儲(chǔ)單元而被測(cè)試。那些單元的位置被存儲(chǔ)，并且只有那些單元在寫操作期間接收負(fù)的位線增壓。另外，電荷泵能夠?yàn)槊總€(gè)子陣列而實(shí)現(xiàn)并且能夠單獨(dú)地修整使得負(fù)增壓的電壓以子陣列為基礎(chǔ)來(lái)調(diào)整。一方面，本發(fā)明提供了一種將數(shù)據(jù)寫入存儲(chǔ)器中的方法，其中存儲(chǔ)器包括具有位線對(duì)的列的子陣列，方法包括選擇用于寫入的第一列；通過(guò)將邏輯高電位施加于第一列的第一位線并且將低于邏輯高電位的第一電位施加于第一列的第二位線來(lái)啟動(dòng)寫入；提供低于第一電位的第二電位；以及去除第一電位并且將第二電位施加于第二位線。啟動(dòng)寫入的步驟的特征還可以在于子陣列由不小于在邏輯高電位與第一電位之間的差異的電壓差所供電。啟動(dòng)寫入的步驟的特征還可以在于第一電位是地電位。方法還可以包括使第一和第二位線返回至公共電壓的步驟。方法還可以包括在去除步驟之前啟用與第一列相交的字線；以及在返回步驟之前禁用該字線。方法還可以包括選擇用于寫入的第二列；將邏輯高電位施加于第二列的第一位線并且將第一電位施加于第二列的第二位線；以及在不使第二位線降低至第一電位之下的情況下使第二列的第一和第二位線返回至公共電壓。方法還可以包括針對(duì)用于寫入的弱位對(duì)第一和第二列進(jìn)行測(cè)試；識(shí)別在第一列中用于寫入的弱位；以及找出在第二列中用于寫入的非弱位。下列步驟可以同時(shí)發(fā)生通過(guò)將邏輯高電位施加于第一列的第一位線并且將第一電位施加于第一列的第二位線來(lái)啟動(dòng)寫入；和將邏輯高電位施加于第二列的第一位線且將第一電位施加于第二列的第二位線。通過(guò)將邏輯高電位施加于第一列的第一位線且將第一電位施加于第一列的第二位線來(lái)啟動(dòng)寫入的步驟可以在將邏輯高電位施加于第二列的第一位線且將第一電位施加于第二列的第二位線的步驟之前發(fā)生。去除第一電位并且將第二電位施加于第二位線的步驟的特征還可以在于第二電位在其施加于第二位線期間變化至少10毫伏。另一方面，本發(fā)明提供了一種存儲(chǔ)器，包括含有列的子陣列，其中每個(gè)列都具有一對(duì)位線；用于將邏輯高電位保持于第一選擇位線對(duì)的第一選擇位線以及通過(guò)將負(fù)電源節(jié)點(diǎn)耦接于第二選擇位線來(lái)將邏輯低電位提供于第一選擇位線對(duì)的第二選擇位線的第一寫驅(qū)動(dòng)器；用于提供處于負(fù)電壓的輸出的電荷泵；具有與電荷泵的輸出耦接的第一輸入、與低電源端子耦接的用于接收大于負(fù)電壓的低電壓的第二輸入、以及與負(fù)電源節(jié)點(diǎn)耦接的輸出的第一復(fù)用器。低電壓可以是地電位，并且電容器可以耦接于預(yù)定電位(例如地電位)的節(jié)點(diǎn)與電荷泵的輸出之間。作為選擇，電容器可以耦接于電荷泵的輸出與電位不同于地電位的節(jié)點(diǎn)之間。第一寫驅(qū)動(dòng)器可以根據(jù)由第一寫驅(qū)動(dòng)器所接收的數(shù)據(jù)輸入信號(hào)的邏輯狀態(tài)來(lái)將邏輯高電位提供于第一選擇位線?？刂破骺梢耘c第一復(fù)用器耦接，指揮(direct)第一復(fù)用器在寫入周期的起始部分期間將低電源端子耦接至第一寫驅(qū)動(dòng)器以及指揮第一復(fù)用器在寫入周期的起始部分之后將電荷泵的輸出耦接至第一寫驅(qū)動(dòng)器。在另一種實(shí)施例中， 控制器可以與第一復(fù)用器耦接，指揮第一復(fù)用器在寫入周期的起始部分期間將低電源端子耦接至負(fù)電源節(jié)點(diǎn)以及確定第一復(fù)用器在寫入周期的起始部分之后是否應(yīng)當(dāng)將電荷泵的輸出耦接至負(fù)電源節(jié)點(diǎn)或者第一復(fù)用器在整個(gè)寫入周期期間是否應(yīng)當(dāng)繼續(xù)將低電源端子耦接至負(fù)電源節(jié)點(diǎn)?？刂破鞯奶卣鬟€可以在于接收測(cè)試信息，所述測(cè)試信息指示子陣列中的哪一列將要以其與電荷泵的輸出耦接的位線之一來(lái)寫入。存儲(chǔ)器還可以包括用于將邏輯高電位保持于第二選擇位線對(duì)的第一選擇位線以及通過(guò)將第二負(fù)電源節(jié)點(diǎn)耦接至第二選擇位線對(duì)的第二選擇位線來(lái)將邏輯低電位提供于第二選擇位線對(duì)的第二選擇位線的第二寫驅(qū)動(dòng)器；以及具有與電荷泵的輸出耦接的第一輸入、與低電源端子耦接的用于接收大于負(fù)電壓的低電壓的第二輸入、以及與第二負(fù)電源節(jié)點(diǎn)耦接的輸出的第二復(fù)用器。還有另一方面，本發(fā)明提供了一種方法，包括提供具有含有多個(gè)列的子陣列的存儲(chǔ)器，其中該多個(gè)列中的每一列具有一對(duì)位線；通過(guò)啟用與位單元耦接的字線并且將邏輯高電位施加于第一選擇列的第一位線以及將邏輯低電位施加于第一選擇列的第二位線來(lái)將數(shù)據(jù)寫入該多個(gè)列中的第一選擇列中的位單元，其中施加邏輯低電位的步驟包括在第一寫入周期的起始部分將電壓低于邏輯高電位的第一電位施加于第二位線；提供負(fù)電壓； 以及在第一寫入周期的隨后部分期間將負(fù)電壓施加于第二位線。方法還可以包括通過(guò)啟用與位單元耦接的字線并且將邏輯高電位施加于第二選擇列的第一位線以及將邏輯低電位施加于第二選擇列的第二位線來(lái)將數(shù)據(jù)寫入該多個(gè)列中的第二選擇列中的位單元，其中將邏輯低電位施加于第二選擇列的第二位線的步驟包括從第二寫入周期的開(kāi)始到第二寫入周期的結(jié)束期間將第一電位施加于第二選擇列的第二位線；以及在將第一電位施加于第二選擇列的第二位線的步驟之后將公共電壓施加于第二選擇列的第一和第二位線。提供存儲(chǔ)器的步驟的特征還可以在于第一選擇列具有對(duì)寫入來(lái)說(shuō)弱的位單元。使用電荷泵來(lái)生成相對(duì)恒定的負(fù)寫入輔助電壓來(lái)代替自舉電路消除了對(duì)很大的寫驅(qū)動(dòng)器晶體管的需求。此外，電荷泵的輸出電壓比由自舉電路所提供的電壓更容易修整， 因?yàn)殡姾杀幂敵鲭娖讲⒉蝗绱艘蕾囉陔娙荼?。在此所描述的半?dǎo)體襯底能夠是任意半導(dǎo)體材料或材料的組合，例如砷化鎵、硅鍺、絕緣體上硅(SOI)、硅、單晶硅等，以及以上材料的結(jié)合。這里在涉及將信號(hào)、狀態(tài)位或類似裝置譯成其邏輯真或邏輯假的狀態(tài)時(shí)分別使用詞語(yǔ)“確證(assert)”或“設(shè)置(set)”及“取否(negate) ”(或“取消確證(deassert) ”或 “清除(clear)”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)是邏輯電平0。以及如果邏輯真狀態(tài)是邏輯電平0，則邏輯假狀態(tài)是邏輯狀態(tài)1。在此所描述的每個(gè)信號(hào)可以被設(shè)計(jì)為正邏輯或負(fù)邏輯，其中負(fù)邏輯能夠由在信號(hào)名之上的橫線或者在信號(hào)名之后的字母“B”來(lái)指示。在負(fù)邏輯信號(hào)的情形中，信號(hào)是低電平有效的，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平0。在正邏輯信號(hào)的情形中，信號(hào)是高電平有效的，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平1。注意，在此所描述的任何信號(hào)都能夠被設(shè)計(jì)為負(fù)邏輯信號(hào)或正邏輯信號(hào)。因此，在可替代的實(shí)施例中，描述為正邏輯狀態(tài)的那些信號(hào)可以實(shí)現(xiàn)為負(fù)邏輯信號(hào)，以及描述為負(fù)邏輯信號(hào)的那些信號(hào)可以實(shí)現(xiàn)為正邏輯信號(hào)。圖1以框圖的形式示出了根據(jù)一種實(shí)施例的集成電路存儲(chǔ)器10。在一種優(yōu)選的實(shí)施例中，存儲(chǔ)器10是包括處理器、微控制器等的數(shù)據(jù)處理系統(tǒng)中的嵌入式SRAM。在另一種實(shí)施例中，存儲(chǔ)器10可以是不同類型的存儲(chǔ)器或者“獨(dú)立的”存儲(chǔ)器。集成電路存儲(chǔ)器10 包括存儲(chǔ)器陣列12、包含寫驅(qū)動(dòng)器16、18和20的多個(gè)寫驅(qū)動(dòng)器、包含復(fù)用電路22J4和沈的多個(gè)復(fù)用電路、電荷泵觀及控制電路30。存儲(chǔ)器陣列12包括多個(gè)存儲(chǔ)單元，例如以M+1 行和N+1列的方式組織的存儲(chǔ)單元14，其中M和N能夠是任何整數(shù)。存儲(chǔ)單元列包括位線對(duì)以及與該位線對(duì)連接的全部存儲(chǔ)單元。例如，位線對(duì)BL0/BLB0以及與位線對(duì)BL0/BLB0耦接的存儲(chǔ)單元(例如存儲(chǔ)單元14)構(gòu)成一列。此外，位線對(duì)BL1/BLB1和BLN/BLBN與它們相應(yīng)的存儲(chǔ)單元一起各自構(gòu)成一列。類似地，存儲(chǔ)單元的行包括字線以及與該字線連接的全部存儲(chǔ)單元。例如，字線Wi)以及與其耦接的存儲(chǔ)單元構(gòu)成一行。此外，字線WLl和WLM 以及與它們耦接的存儲(chǔ)單元各自構(gòu)成一行。存儲(chǔ)單元14位于具有位線對(duì)BL0/BLB0的列與具有字線Wi)的行的相交處。寫驅(qū)動(dòng)器16包括N溝道晶體管32和34以及NOR邏輯門36 和38。其它的寫驅(qū)動(dòng)器，例如寫驅(qū)動(dòng)器18和20是與寫驅(qū)動(dòng)器16相同的。復(fù)用器電路22 包括N溝道晶體管40和42。其它的復(fù)用器電路，例如復(fù)用器電路M和26是與復(fù)用器電路 22相同的。陣列12的存儲(chǔ)單元的每個(gè)都是6晶體管SRAM單元。存儲(chǔ)器陣列12可以是一個(gè)多個(gè)存儲(chǔ)器陣列的存儲(chǔ)陣列。陣列12的存儲(chǔ)單元的每個(gè)都接收大約等于BDD或0. 9伏的電源電壓。在其它的實(shí)施例中，SRAM單元可以具有不同數(shù)量的晶體管以及接收不同的電源電壓。作為選擇，存儲(chǔ)單元可以是8晶體管寄存器堆單元而不是6晶體管SRAM單元。在寫驅(qū)動(dòng)器16中，N溝道晶體管32具有與位線BLBO耦接的第一電流電極(漏極 /源極)、控制電極(柵極)、以及第二電流電極(漏極/源極)。N溝道晶體管34具有與位線BLO耦接的第一電流電極、控制電極、以及與晶體管32的第二電流電極耦接的第二電流電極。NOR邏輯門36具有用于接收記為“D10”的輸入數(shù)據(jù)信號(hào)的第一輸入、用于接收寫入列地址WCOLBO的第二輸入、以及與晶體管32的控制電極耦接的輸出。NOR邏輯門38具有用于接收記為“DIB0”的輸入數(shù)據(jù)信號(hào)的第一輸入、用于接收寫入列地址WCOLBO的第二輸入、以及與晶體管34的控制電極耦接的輸出。除了所收到的數(shù)據(jù)及地址信號(hào)不同之外，寫驅(qū)動(dòng)器18和20與寫驅(qū)動(dòng)器16是相同的。在復(fù)用器22中，N溝道晶體管40具有與晶體管32和34的第二電流電極耦接的第一電流電極、用于接收記為“SELVSS0”的選擇信號(hào)的控制電極、以及耦接為接收記為“VSS” 的電源電壓的第二電流電極。在一種實(shí)施例中，VSS與地耦接。在另一種實(shí)施例中，VSS可以被耦接以接收不同的電源電壓。N溝道晶體管42具有與晶體管32和34的第二電流電極耦接的第一電流電極、用于接收記為“SELNEG0”的選擇信號(hào)的控制電極、以及耦接為接收記為“VNEG”的負(fù)電壓的第二電流電極。除了復(fù)用器M的控制柵極接收記為“SELVSS1”和 “SELNEG1”的不同的解碼的選擇信號(hào)之外，復(fù)用器M與復(fù)用器22是相同的。此外，除了復(fù)用器沈的控制柵極接收記為“SELVSSN”和“SELNEGN”的選擇信號(hào)之外，復(fù)用器沈與復(fù)用器22是相同的?？刂齐娐?0具有用于接收記為“CLK”的時(shí)鐘信號(hào)的第一輸入、用于接收記為 "COL ADDR”的多個(gè)列地址信號(hào)的第二輸入、用于接收記為“WE”的寫入使能信號(hào)的第三輸入、用于接收記為“TEST INFO”的測(cè)試信息的第四輸入、用于提供所解碼的選擇信號(hào)的多個(gè)輸出，該多個(gè)輸出包括用于提供記為“SELVSS0”的選擇信號(hào)的第一輸出以及用于提供記為 “SELNEG0”的選擇信號(hào)的第二輸出。在寫操作期間，控制電路30指揮(direct)復(fù)用器首先將VSS耦接至具有弱單元的所選列，使VSS與所選列取消耦接，以及然后將VNEG耦接至所選列?？刂齐娐?0能夠在存儲(chǔ)器陣列12中的多個(gè)列當(dāng)中共用。作為選擇，控制電路30可以針對(duì)存儲(chǔ)器陣列12中的每個(gè)列一列一列地實(shí)現(xiàn)。字線驅(qū)動(dòng)器塊(沒(méi)有示出)與存儲(chǔ)器陣列12的全部字線(例如記為mi)、WLl和 WLM的字線)耦接，并且響應(yīng)于行地址，提供字線電壓以選擇行。列地址選擇用于讀或?qū)懖僮鞯奈痪€對(duì)。寫驅(qū)動(dòng)器16、18和20與位線對(duì)耦接并且起著耦接位線對(duì)以接收例如記為 “DI0”和“DIB0”的輸入數(shù)據(jù)信號(hào)的作用。寫驅(qū)動(dòng)器還接收例如記為“WC0LB0”、“WC0LB1”和 “WC0LBN”的寫入列選擇信號(hào)并且選擇將要接收輸入數(shù)據(jù)的那個(gè)位線對(duì)。注意，寫入列選擇信號(hào)是低電平有效信號(hào)。為了清晰和簡(jiǎn)明起見(jiàn)，沒(méi)有示出列邏輯電路，例如列解碼器、預(yù)充電和均衡電路、位線負(fù)載、傳感放大器等。
電荷泵觀具有用于接收記為‘ Ν”的使能信號(hào)的第一輸入、用于接收記為“TRIM” 的一個(gè)或多個(gè)修整信號(hào)的第二輸入、用于接收信號(hào)TEST INFO的第三輸入、用于接收記為 “VDD”的電源電壓的第四輸入、以及用于提供記為“VNEG”的負(fù)電壓的輸出。電荷泵觀是用于將所收到的電壓增壓至不同的電壓的常規(guī)的電荷泵。在所示出的實(shí)施例中，電荷泵觀接收例如0.9伏的正電源電壓，并且提供例如-200毫伏(mV)的負(fù)輸出電壓。在操作期間，電荷泵觀提供相對(duì)恒定的負(fù)電壓以使電荷保持于電容器44上。在寫操作期間，負(fù)電壓被用來(lái)將選擇位線的電壓降低到地電位之下以幫助所選擇的存儲(chǔ)單元改變邏輯狀態(tài)。電荷泵能夠是將在其輸出保持負(fù)電壓的任意類型的電荷泵，多級(jí)或單級(jí)的。在所選擇的存儲(chǔ)單元(例如，存儲(chǔ)單元14)的寫操作期間，寫驅(qū)動(dòng)器16將接收要存儲(chǔ)于存儲(chǔ)其陣列12中的預(yù)定位置內(nèi)的輸入數(shù)據(jù)信號(hào)DI0/DIB0。在寫操作的開(kāi)始時(shí)，存儲(chǔ)器陣列的位線對(duì)典型地被預(yù)充電并且與接近正電源電壓的公共電壓相等。為了開(kāi)始寫操作，寫使能信號(hào)WE被確證為到控制30的邏輯高電位。行和列地址被提供以選擇存儲(chǔ)單元， 例如，存儲(chǔ)單元14?；パa(bǔ)的數(shù)據(jù)信號(hào)DI0/DIB0被提供給位線對(duì)BL0/BLB0以開(kāi)始對(duì)單元14 的寫入。列選擇信號(hào)WCOLBO促使數(shù)據(jù)信號(hào)DI0/DIB0與所選擇的位線對(duì)耦接并且從而與所選擇的存儲(chǔ)單元耦接。在位線對(duì)上的互補(bǔ)電壓促使所選擇的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)的邏輯狀態(tài)改變狀態(tài)，若需要。例如，在邏輯1被寫入位線對(duì)BL0/BLB0的情形中，數(shù)據(jù)信號(hào)DIO將是邏輯高電位以及數(shù)據(jù)信號(hào)DIBO將是邏輯低電位。寫驅(qū)動(dòng)器16的邏輯低電位的數(shù)據(jù)信號(hào) DIBO和邏輯低電位的信號(hào)WCOLBO將促使NOR邏輯狀態(tài)38輸出邏輯高電位，從而使得晶體管34導(dǎo)通。晶體管32將是實(shí)質(zhì)上不導(dǎo)通的，允許位線BLBO保持于邏輯高電壓。選擇信號(hào) SELVSS0將促使晶體管40導(dǎo)通，提供到VSS (地線)的通路以及促使位線BLO被拉低至大約 VSS。如果存儲(chǔ)單元14被預(yù)先確定而需要負(fù)位線電壓用于寫入輔助，那么在信號(hào)SELVSS0被確證之后的預(yù)定時(shí)間，信號(hào)SELNEG0將被確證，促使晶體管42變?yōu)閷?dǎo)通。信號(hào)SELVSS0在信號(hào)SELNEG0被確證之前將被取消確證或被取否。位線BLO將被拉至負(fù)電壓，使得存儲(chǔ)單元14的存儲(chǔ)節(jié)點(diǎn)更容易改變狀態(tài)以存儲(chǔ)新?tīng)顟B(tài)(若需要)。信號(hào)SELVSS0和SELNEG0是非重疊的信號(hào)以防止負(fù)電壓VNEG在操作期間的任何時(shí)候與VSS耦接。在寫操作之后，字線被取消選擇并且位線對(duì)的兩個(gè)位線都返回至預(yù)充電電位。由于對(duì)使用于典型的SOC(片上系統(tǒng))上的大量存儲(chǔ)單元的高產(chǎn)出率要求，以及在所處理的晶片上的存儲(chǔ)單元的相對(duì)高的統(tǒng)計(jì)變化，某些存儲(chǔ)單元將是更弱的并且比其它存儲(chǔ)單元更加難以寫入。如果存儲(chǔ)單元(例如存儲(chǔ)單元14)由于例如工藝變異而更加難以寫入，則單元可能不能成功地寫入。低電源電壓將使該問(wèn)題更糟。根據(jù)所示出的實(shí)施例，寫入存儲(chǔ)單元的能力通過(guò)使位線上的電壓被增壓至負(fù)電壓或者低于地電位來(lái)提高。但是，使用電荷泵來(lái)生成負(fù)電壓消耗了額外的功率。因此，所希望的是只有在需要的時(shí)候才使用負(fù)位線電壓。而且，如果需要負(fù)位線電壓，則優(yōu)選的是只有在位線已經(jīng)達(dá)到接近于地電位之后才使用電荷泵來(lái)泄漏電荷。因而一開(kāi)始就使在帶正電的位線BLO上的大部分電荷泄漏至VSS 電源端子，由此使隨后泄漏至NVEG端子的電荷最小化。因此，要實(shí)現(xiàn)最功率高效的寫操作， 重要的是在準(zhǔn)確的時(shí)間使位線電壓增壓。在一種實(shí)施例中，位線電壓被拉到地電位并且然后被增壓至負(fù)電壓。在另一種實(shí)施例中，位線電壓可以在被增壓至負(fù)電壓之前被拉到不同電壓。如果確定需要負(fù)寫入輔助電壓，則在正常的操作期間啟用電荷泵觀。作為選擇，電荷泵觀可以總是啟用的。提供使能信號(hào)EN以允許電荷泵觀為了例如存儲(chǔ)器測(cè)試而禁用。在存儲(chǔ)器10的測(cè)試期間，可以使用信號(hào)TRIM來(lái)調(diào)整負(fù)輸出VNEG以提供不同的負(fù)輸出電壓。測(cè)試結(jié)果可以存儲(chǔ)于寄存器、非易失性存儲(chǔ)器等之內(nèi)，并且可以用來(lái)確定是否啟用電荷泵觀，負(fù)輸出電壓應(yīng)當(dāng)為多大，以及哪些單元是弱的并且在寫操作期間需要輔助。存儲(chǔ)器陣列12可以首先在不啟用電荷泵觀的情況下測(cè)試。如果存儲(chǔ)器測(cè)試不通過(guò)，則可以啟用電荷泵觀并且可以用不同的VNEG值來(lái)測(cè)試存儲(chǔ)器陣列12。如果在存儲(chǔ)器陣列12中沒(méi)有找到弱位，那么電荷泵觀可以不用為了操作而啟用。TEST INFO輸入能夠被用來(lái)指定電荷泵 28在存儲(chǔ)器陣列12的功能操作期間的操作。圖2示出了圖1的存儲(chǔ)器在寫操作期間的各種信號(hào)的時(shí)序圖。假定，例如，存儲(chǔ)單元14正被寫入并且選擇位線BL0/BLB0的列地址被提供。在信號(hào)DI0/DIB0中的互補(bǔ)數(shù)據(jù)連同寫入列選擇信號(hào)一起被提供給寫驅(qū)動(dòng)器16 (參見(jiàn)圖1)。注意，交叉影線指示在信號(hào)DIO/ DIBO中的數(shù)據(jù)在那個(gè)時(shí)間段內(nèi)是無(wú)效的。復(fù)用器信號(hào)SELVSS0為邏輯高電位，促使晶體管 40導(dǎo)通。在所示出的實(shí)施例中，晶體管32或34之一根據(jù)信號(hào)DI0/DIB0中的數(shù)據(jù)的狀態(tài)而變得導(dǎo)通，將位線之一耦接至VSS或地線。在時(shí)間Tl，信號(hào)SELVSS0被取否，促使晶體管 40變成實(shí)質(zhì)上不導(dǎo)通的。在時(shí)間T2，信號(hào)SELNEG0被確證為邏輯高電平，促使晶體管42變得導(dǎo)通。所選擇的邏輯低電位的位線被增壓至負(fù)電壓。在所示出的實(shí)施例中，VNEG被設(shè)置于-200mV。但是，能夠看出，在時(shí)間T2之后，由于位線與電容器44之間的電荷共用，VNEG 的電壓被增大，或者接近VSS。在所示出的實(shí)施例中，VNEG被增加20mV至-180mV。在另一種實(shí)施例中，電壓VNEG可以改變至少10毫伏。VNEG增加多少取決于與VNEG電連接的電容器44對(duì)總的位線電容的相對(duì)電容。注意，在另一種實(shí)施例中，所增壓的位線電壓可以是不同的。位線電壓響應(yīng)于信號(hào)中的數(shù)據(jù)開(kāi)始分離并且邏輯低電位的位線在時(shí)間T2被首先拉到大約VSS的電位。在時(shí)間T2，位線與VNEG耦接，促使位線在時(shí)間T2之后被拉至負(fù)電壓。 在寫操作快結(jié)束時(shí)，信號(hào)SELNEG0被取否，促使晶體管42實(shí)質(zhì)上不導(dǎo)通。在時(shí)間T3，信號(hào) SELVSS0被重新確證，促使晶體管40導(dǎo)通以為下一個(gè)寫操作做準(zhǔn)備并且位線被預(yù)充電。注意，寫操作需要時(shí)鐘信號(hào)CLK的周期的大約一半。在另一種實(shí)施例中，寫操作可能需要不同的時(shí)長(zhǎng)。此外，在所示出的實(shí)施例中，邏輯低電位的數(shù)據(jù)線被增壓至地電位之下。在其它的實(shí)施例中，所增壓的電位電平可以是不同的。因?yàn)閷?shí)現(xiàn)本發(fā)明的裝置大部分包括本領(lǐng)域技術(shù)人員所知道的電子零件和電路，所以除了以上所說(shuō)明的那些被認(rèn)為是必要的細(xì)節(jié)之外將不解釋更多的電路細(xì)節(jié)，以便于理解和領(lǐng)會(huì)本發(fā)明的基礎(chǔ)概念并且不使混淆本發(fā)明的教導(dǎo)或者從本發(fā)明的教導(dǎo)分散注意力。雖然本發(fā)明已經(jīng)針對(duì)具體的導(dǎo)電類型或電位極性進(jìn)行了描述，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，導(dǎo)電類型和電位極性可以是相反的。而且，在描述中和在權(quán)利要求中的詞語(yǔ)“前面”、“后面”、“頂部”、“頂部”、“上方”、
“下方”等(若存在)用于描述性的目的而并不一定用于描述不變的相對(duì)位置。應(yīng)當(dāng)理解， 這樣使用的詞語(yǔ)在適當(dāng)?shù)那闆r下是可互換的使得在此所描述的本發(fā)明的實(shí)施例，例如，能夠按照與在此所示出的或另外描述的那些取向不同的取向來(lái)操作。以上實(shí)施例中的一些，若適用，可以使用多種不同的信息處理系統(tǒng)來(lái)實(shí)現(xiàn)。例如， 雖然圖1及其討論描述了示例性的信息處理體系結(jié)構(gòu)，但是這種示例性的體系結(jié)構(gòu)僅僅被給出以在討論本發(fā)明的各個(gè)方面時(shí)提供有用的參考。當(dāng)然，體系結(jié)構(gòu)的描述已經(jīng)出于討論的目的進(jìn)行了簡(jiǎn)化，并且它僅僅是根據(jù)本發(fā)明的可以使用的許多不同類型的適當(dāng)?shù)捏w系結(jié)構(gòu)中的一種。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，在邏輯塊之間的邊界只是說(shuō)明性的并且可替代的實(shí)施例可以合并邏輯塊或電路元件或者將功能的交替分解強(qiáng)加于各種邏輯塊或電路元件之上。應(yīng)當(dāng)理解，在此所描繪的電路只是示例性的，并且實(shí)際上許多實(shí)現(xiàn)同樣功能的其它電路能夠被實(shí)現(xiàn)。在抽象但仍然明確的意義上，實(shí)現(xiàn)同樣功能的組成部分的任意布局是有效地“關(guān)聯(lián)的”使得所希望的功能得以實(shí)現(xiàn)。因此，在此結(jié)合以實(shí)現(xiàn)特定功能的任何兩個(gè)組成部分都能夠被看作是彼此“關(guān)聯(lián)的”使得所希望的功能得以實(shí)現(xiàn)，不管是電路還是中間組成部分。類似地，這樣關(guān)聯(lián)的任意兩個(gè)組成部分同樣能夠被看作是彼此“在操作上連接的”或者“在操作上耦接的”以實(shí)現(xiàn)所希望的功能。還例如，在一種實(shí)施例中，集成電路存儲(chǔ)器10的示出元件是位于單個(gè)集成電路上或者位于同樣器件內(nèi)的電路。作為選擇，集成電路存儲(chǔ)器10可以包括任意數(shù)量的彼此互連的單獨(dú)集成電路或單獨(dú)器件。例如，電荷泵觀可以位于同一集成電路存儲(chǔ)器陣列12上或者位于與存儲(chǔ)器10的其它元件分離的單獨(dú)集成電路上。此外，電荷泵觀還可以由多存儲(chǔ)器陣列12所共用。此外，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，在以上所描述的操作的功能之間的分界只是說(shuō)明性的。多重操作的功能可以被結(jié)合成單一操作，和/或單一操作的功能可以被分配于附加的操作中。而且，可替代的實(shí)施例可以包括特定操作的多個(gè)實(shí)例，并且操作的順序在不同的其它實(shí)施例中可以被改變。雖然本發(fā)明在此參考具體的實(shí)施例來(lái)描述，但是在不脫離下面的權(quán)利要求書所述參數(shù)的本發(fā)明的范圍的情況下能夠進(jìn)行各種修改和改變。因此，說(shuō)明書和附圖應(yīng)當(dāng)被看作是說(shuō)明性的而不是限制性的，并且所有此類修改都意欲包含于本發(fā)明的范圍之內(nèi)。在此針對(duì)具體的實(shí)施例所描述的任何權(quán)益、優(yōu)點(diǎn)或者問(wèn)題的解決方案并不意欲要被解釋作是任何或所有的權(quán)利要求的關(guān)鍵的、必需的或必不可少的特征或元素。在此所使用的詞語(yǔ)“耦接的”并不意指限于直接的耦接或機(jī)械的耦接。而且，在此所使用的詞語(yǔ)“一 (a) ”或“一個(gè)(an) ”被定義為一個(gè)或多個(gè)。此外，諸如“至少一個(gè)”和“一個(gè)或多個(gè)”那樣的引入性短語(yǔ)在權(quán)利要求中的使用不應(yīng)當(dāng)被認(rèn)為暗示著由不定冠詞“一(a)”或“一個(gè)(an)”引入另一權(quán)利要求的元件將含有該引入的權(quán)利要求的元素的任意特定的權(quán)利要求限定于僅含有一個(gè)該元素的發(fā)明，即使在同一權(quán)利要求包括引入性短語(yǔ)“一個(gè)或多個(gè)”或“至少一個(gè)”以及諸如“一(a)”或“一個(gè)(an)”的不定冠詞時(shí)。 定冠詞的使用同樣如此。除非另有說(shuō)明，諸如“第一”和“第二”那樣的詞語(yǔ)被用來(lái)任意區(qū)分此類詞語(yǔ)所描述的元件。因而，這些詞語(yǔ)并不一定是要指示此類元件的時(shí)間順序或其它優(yōu)先順序。
權(quán)利要求
1.一種將數(shù)據(jù)寫入存儲(chǔ)器中的方法，其中所述存儲(chǔ)器包括具有位線對(duì)的列的子陣列， 所述方法包括以下步驟選擇用于寫入的第一列；通過(guò)將邏輯高電位施加于所述第一列的第一位線并且將低于所述邏輯高電位的第一電位施加于所述第一列的第二位線來(lái)啟動(dòng)所述寫入； 提供低于所述第一電位的第二電位；以及去除所述第一電位并且將所述第二電位施加于所述第二位線。
2.根據(jù)權(quán)利要求1所述的方法，其中啟動(dòng)所述寫入的步驟的特征還在于所述子陣列由不小于在所述邏輯高電位與所述第一電位之間的差的電壓差來(lái)供電。
3.根據(jù)權(quán)利要求2所述的方法，其中啟動(dòng)所述寫入的步驟的特征還在于所述第一電位是地電位。
4.根據(jù)權(quán)利要求3所述的方法，還包括步驟 使所述第一和第二位線返回至公共電壓。
5.根據(jù)權(quán)利要求4所述的方法，還包括步驟在所述去除步驟之前啟用與所述第一列相交的字線；以及在所述返回步驟之前禁用所述字線。
6.根據(jù)權(quán)利要求1所述的方法，還包括步驟 選擇用于寫入的第二列；將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線；以及在不使所述第二位線降低至所述第一電位之下的情況下使所述第二列的所述第一和第二位線返回至所述公共電壓。
7.根據(jù)權(quán)利要求6所述的方法，還包括步驟 針對(duì)用于寫入的弱位測(cè)試所述第一和第二列； 識(shí)別在所述第一列中的用于寫入的弱位；以及找出在所述第二列中的用于寫入的非弱位。
8.根據(jù)權(quán)利要求7所述的方法，其中下列步驟同時(shí)發(fā)生通過(guò)將邏輯高電位施加于所述第一列的第一位線并且將第一電位施加于所述第一列的第二位線來(lái)啟動(dòng)所述寫入；以及將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線。
9.根據(jù)權(quán)利要求7所述的方法，其中通過(guò)將邏輯高電位施加于所述第一列的第一位線并且將第一電位施加于所述第一列的第二位線來(lái)啟動(dòng)所述寫入的步驟在將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線的步驟之前發(fā)生。
10.根據(jù)權(quán)利要求1所述的方法，其中去除所述第一電位并且將第二電位施加于所述第二位線的步驟的特征還在于所述第二電位在其施加于所述第二位線期間變化至少10毫伏。
11.一種存儲(chǔ)器，包括具有列的子陣列，其中每個(gè)列具有位線對(duì)；第一寫驅(qū)動(dòng)器，用于將邏輯高電位保持于第一選擇位線對(duì)的第一選擇位線以及通過(guò)將負(fù)電源節(jié)點(diǎn)耦接于所述第一選擇位線對(duì)的第二選擇位線來(lái)將邏輯低電位提供于所述第二選擇位線；電荷泵，用于提供處于負(fù)電壓的輸出；第一復(fù)用器，具有與所述電荷泵的所述輸出耦接的第一輸入、與低電源端子耦接的用于接收大于所述負(fù)電壓的低電壓的第二輸入、以及與所述負(fù)電源節(jié)點(diǎn)耦接的輸出。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器，其中所述低電壓是地電位，并且其中所述存儲(chǔ)器還包括耦接于處于預(yù)定電位的節(jié)點(diǎn)與所述電荷泵的所述輸出之間的電容器。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器，其中所述第一寫驅(qū)動(dòng)器根據(jù)由所述第一寫驅(qū)動(dòng)器所接收的數(shù)據(jù)輸入信號(hào)的邏輯狀態(tài)來(lái)將所述邏輯高電位提供于所述第一選擇位線。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器，還包括與所述第一復(fù)用器耦接的控制器，所述控制器指揮所述第一復(fù)用器在寫入周期的起始部分期間將所述低電源端子耦接至所述第一寫驅(qū)動(dòng)器，以及指揮所述第一復(fù)用器在所述寫入周期的所述起始部分之后將所述電荷泵的所述輸出耦接至所述第一寫驅(qū)動(dòng)器。
15.根據(jù)權(quán)利要求13所述的存儲(chǔ)器，還包括與所述第一復(fù)用器耦接的控制器，所述控制器指揮所述第一復(fù)用器在寫入周期的起始部分期間將所述低電源端子耦接至所述負(fù)電源節(jié)點(diǎn)以及確定所述第一復(fù)用器在所述寫入周期的所述起始部分之后是否應(yīng)當(dāng)將所述電荷泵的所述輸出耦接至所述負(fù)電源節(jié)點(diǎn)或者所述第一復(fù)用器在整個(gè)所述寫入周期期間是否應(yīng)當(dāng)繼續(xù)將所述低電源端子耦接至所述負(fù)電源節(jié)點(diǎn)。
16.根據(jù)權(quán)利要求15所述的存儲(chǔ)器，其中所述控制器的特征還在于接收測(cè)試信息，所述測(cè)試信息指示所述子陣列中的哪一列將要以它的與所述電荷泵的所述輸出耦接的位線之一來(lái)寫入。
17.根據(jù)權(quán)利要求11所述的存儲(chǔ)器，還包括第二寫驅(qū)動(dòng)器，用于將邏輯高電位保持于第二選擇位線對(duì)的第一選擇位線以及通過(guò)將第二負(fù)電源節(jié)點(diǎn)耦接至所述第二選擇位線對(duì)的第二選擇位線來(lái)將邏輯低電位提供于所述第二選擇位線對(duì)的所述第二選擇位線；以及第二復(fù)用器，具有與所述電荷泵的所述輸出耦接的第一輸入、與低電源端子耦接的用于接收大于所述負(fù)電壓的低電壓的第二輸入、以及與所述第二負(fù)電源節(jié)點(diǎn)耦接的輸出。
18.一種方法，包括以下步驟提供具有子陣列的存儲(chǔ)器，所述子陣列含有多個(gè)列，其中所述多個(gè)列中的每一列都具有位線對(duì)；通過(guò)啟用與所述多個(gè)列中的所述第一選擇列中的位單元耦接的字線并且將邏輯高電位施加于第一選擇列的第一位線以及將邏輯低電位施加于所述第一選擇列的第二位線來(lái)將數(shù)據(jù)寫入所述位單元，其中施加所述邏輯低電位的步驟包括在第一寫入周期的起始部分將電壓低于所述邏輯高電位的第一電位施加于所述第二位線；提供負(fù)電壓；以及在所述第一寫入周期的隨后部分期間將所述負(fù)電壓施加于所述第二位線。
19.根據(jù)權(quán)利要求18所述的方法，還包括通過(guò)啟用與所述多個(gè)列中的第二選擇列中的位單元耦接的字線并且將邏輯高電位施加于所述第二選擇列的第一位線以及將邏輯低電位施加于所述第二選擇列的第二位線來(lái)將數(shù)據(jù)寫入所述位單元，其中將所述邏輯低電位施加于所述第二選擇列的所述第二位線的步驟包括從第二寫入周期的開(kāi)始到所述第二寫入周期的結(jié)束將所述第一電位施加于所述第二選擇列的所述第二位線；以及在將所述第一電位施加于所述第二選擇列的所述第二位線的步驟之后將公共電壓施加于所述第二選擇列的所述第一和第二位線。
20.根據(jù)權(quán)利要求19所述的方法，其中提供存儲(chǔ)器的步驟的特征還在于所述第一選擇列具有對(duì)寫入而言弱的位單元。
全文摘要
一種將數(shù)據(jù)寫入存儲(chǔ)器(10)的所選列的方法，包括選擇第一列。數(shù)據(jù)寫入通過(guò)將邏輯高電位施加于第一列的第一位線(BL0)并且將低于邏輯高電位的第一電位施加于第一列的第二位線(BLB0)來(lái)啟動(dòng)。第一電位被去除并且將第二電位施加于第二位線。第二電位小于第一電位。第一電位可以是地電位(VSS)，并且第二位線可以是負(fù)電壓(VNEG)。降低正接收邏輯低電位的位線的寫入電壓提高了它被寫入的能力。通過(guò)首先使邏輯低電位變?yōu)榭梢允堑仉娢坏牡谝浑娢?，并且然后進(jìn)一步降低所施加的電壓，對(duì)第二電位的電源的要求得以降低。
文檔編號(hào)G11C7/00GK102301424SQ201080005845
公開(kāi)日2011年12月28日 申請(qǐng)日期2010年1月13日 優(yōu)先權(quán)日2009年1月29日
發(fā)明者P·U·肯卡萊, T·L·庫(kù)珀 申請(qǐng)人:飛思卡爾半導(dǎo)體公司