專利名稱：雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器的單元結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本揭示涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，特別是雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器的單元結(jié)構(gòu)。
背景技術(shù)：
在深次微米集成電路技術(shù)中，嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory,以下簡(jiǎn)稱為SRAM)裝置成為高速通信、影像處理和系統(tǒng)單芯片 (system-on-chip, S0C)產(chǎn)品的常用存儲(chǔ)單元。舉例而言，雙端口 (dual port, DP) SRAM裝置允許平行運(yùn)算，如一周期內(nèi)IR(讀)IW(寫)或2R(讀)，并因此具有比單端口 SRAM高的頻寬。在縮減特征尺寸和增加封裝密度的先進(jìn)科技中，單元結(jié)構(gòu)的低負(fù)載和高速為嵌入式存儲(chǔ)器和系統(tǒng)單芯片產(chǎn)品的重要因素。具有短位線(BL)的薄式SRAM單元結(jié)構(gòu)在位線RC 延遲上提供更好的性能。盡管如此，薄式單元結(jié)構(gòu)遭遇一些問題，包括數(shù)據(jù)節(jié)點(diǎn)漏損、下拉 (pull-d0Wn，PD)/溝道柵(pass-gate，PG)裝置和電流群聚的匹配等等。雙端口 SRAM的特殊操作模式(平行運(yùn)算)要求更多的下拉驅(qū)動(dòng)能力以足以提供ON操作模式的2個(gè)端口。這更進(jìn)一步需要設(shè)置給靜態(tài)噪聲容限(static noise margin,以下簡(jiǎn)稱為SNM)的雙倍貝他比(beta ratio) 0就此點(diǎn)而論，下拉裝置的寬度將大約為單端口單元的兩倍?？紤]合理的 SNM，在雙端口單元上的下拉和溝道柵裝置之間的裝置寬度比大約為2 4。此導(dǎo)致下拉裝置的漏極端的L形或T形布局，并因此可能遭遇上述問題。所以希望有新的結(jié)構(gòu)和方法以設(shè)法解決上述議題。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本揭示提供雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，以下簡(jiǎn)稱為SRAM)單元的一實(shí)施例。雙端口 SRAM單元包括用以數(shù)據(jù)存儲(chǔ)的交叉耦合的第一和第二反相器，每一個(gè)反相器包括一上拉裝置(PU)和多個(gè)下拉裝置(PDs)；與上述2個(gè)交叉耦合的反相器配置在一起的多個(gè)溝道柵裝置；以及用以讀取和寫入的與多個(gè)溝道柵裝置(PGs)耦合的至少2個(gè)端口，其中每個(gè)上拉裝置、下拉裝置和溝道柵裝置包括一鰭式場(chǎng)效晶體管(fin field-effect transistor，以下簡(jiǎn)稱為FinFET) ；SRAM 單元中下拉裝置數(shù)量和SRAM單元中溝道柵裝置數(shù)量之間的比值大于1，且SRAM單元中的 FinFET數(shù)量等于或大于12。本揭示同時(shí)提供雙端口 SRAM單元的另一實(shí)施例。此SRAM單元包括具有2個(gè)上拉裝置(PUs)的第一 FinFET組，配置為形成第一和第二交叉耦合反向器的第一數(shù)量個(gè)下拉裝置(PDs)；具有配置為形成至少2個(gè)端口的第二數(shù)量個(gè)溝道柵裝置的第二 FinFET組，其中第一數(shù)量和第二數(shù)量之間的比值大于1。本揭示同時(shí)提供雙端口 SRAM單元的另一實(shí)施例。此雙端口 SRAM單元包括具有第一上拉晶體管(PUl)和多個(gè)第一下拉晶體管組(PDs)的第一反向器；具有第二上拉晶體管(PU2)和第二下拉晶體管組的第二反向器，第二反向器與第一反向器交叉耦合；與第一和第二反向器耦合以形成第一端口的第一溝道柵晶體管(Pk)；以及與第一和第二反向器耦合以形成第二端口的第二溝道柵晶體管，其中每個(gè)下拉裝置和溝道柵裝置包括一 η型 FinFET (nFinFET)且每個(gè)上拉晶體管包括一 ρ型FinFET (pFinFET)，以及SRAM單元中下拉裝置數(shù)量和溝道柵裝置數(shù)量之間的比值大于1。在本揭示的一例子中，鰭式主動(dòng)特征為直線且一些鰭式主動(dòng)特征為長(zhǎng)的以形成二個(gè)FinFET，例如下拉裝置和/或溝道柵裝置，以提供在較廣操作電壓范圍(從最高到最低的Vdd操作)下的溝道柵裝置和下拉裝置之間更好的裝置軌跡/匹配。在另一實(shí)施例中， 有源區(qū)的簡(jiǎn)單形狀解決下拉裝置電流群聚問題以及微影技術(shù)鄰近效應(yīng)。在另一個(gè)較低操作電壓的例子中，為了單元穩(wěn)定性，達(dá)成較高的貝他比并且提供更好的靜態(tài)噪聲容限(SNM)。


圖1所示為根據(jù)一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置示意圖；圖2所示為根據(jù)在另一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置示意圖；圖3所示為根據(jù)在另一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置示意圖；圖4和圖5所示為根據(jù)一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置俯視圖；圖6和圖7所示為根據(jù)各實(shí)施例中本揭示各方面所繪制的一部分雙端口 SRAM裝置的俯視圖；圖8-圖16和圖18-圖19所示為根據(jù)各實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置或其中一部分的俯視圖；圖17所示為根據(jù)另一實(shí)施實(shí)施例中本揭示各方面所繪制的雙端口 SRAM裝置示意圖。其中，附圖標(biāo)記說明如下100、102、104、110、M8、250、258 雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元；112 單位單元區(qū)域；114 單位單元邊界；116、X_pitch 第一量度(第一方向)；118、Y_pitch 第二量度(第二方向)；120 N 阱區(qū)；122、122a_122b P 阱區(qū)；124、126a_126c、128、130a_130c、132、134 有源區(qū)；125-1 到 125-n、129-1 到 129_n 鰭式主動(dòng)特征；136、138、140、144 柵極；146-1到146-16 接觸窗特征；180、256、洸2 互連結(jié)構(gòu)；182 Vcc 電源線；184、186 Vss 電源線；
188、190、204、206、WL、WL-A 字線；192、194、A-BL, B-BL, BL-A, BL-B, BL-A-bar、BL-B-bar 位線；196、198、A-BLB、B-BLB 反相位線；208、212 介層窗；240、242、244、246、252、254、260 雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)裝置；Metal-I 金屬層；Node-U Node-2 節(jié)點(diǎn)；PD—ll、PD—12、PD—13、PD—14、PD—15、PD—16、PD—11 至Ij PD_ln、PD—l (n+1)至Ij PD-I (2n)、PD—21、PD—22、PD—23、PD—24、PD—25、PD—26、PD—21 至Ij PD_2n、PD_2(n+l)至Ij PD-2 (2n) 下拉裝置；PG-1、PG-2、PG-3、PG-4、PG-11、PG-12、PG-21、PG-22、PG-31、PG-32、PG-41、PG-42 溝道柵裝置；PU-I、PU-2 上拉裝置；port-A、port_B 端口；Read_BL、R_BL 讀取位線；Read-WL 讀取字線；Write_BL、W_BL 寫入位線；Write-WL 寫入字線；ffrite_BLB, W-BLB 寫入反相位線；Vcc 電源線；Vss 互補(bǔ)電源線。
具體實(shí)施例方式本揭示的各方面能借由同時(shí)閱讀下列詳細(xì)敘述與相對(duì)應(yīng)的圖示而更加了解。須強(qiáng)調(diào)的是，依照工業(yè)標(biāo)準(zhǔn)作法，各種不同的特征未按照比例繪制。事實(shí)上，各種不同特征的尺寸可任意增加或減少以便于討論的明確。需了解的是，下列揭示提供很多不同的實(shí)施例或例子以實(shí)施發(fā)明的不同特征。組成成分和安排的特定例子在下列敘述以簡(jiǎn)化本揭示。這些例子當(dāng)然只是舉例，并且不應(yīng)被限制。此外，本揭示可能在各例子中重復(fù)參考數(shù)字標(biāo)號(hào)和/或字母。此重復(fù)是為了簡(jiǎn)化說明和明確而不會(huì)在本質(zhì)上改變不同實(shí)施例和/或討論的結(jié)構(gòu)之間的關(guān)系。圖1所示為根據(jù)一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元100的示意圖。雙端口 SRAM單元100包括多個(gè)鰭式場(chǎng)效晶體管(FinFETs)。雙端口 SRAM單元100包括交叉耦合的第一和第二反相器。第一反相器包括以一 P型FinFET形成的第一上拉裝置， 稱為PU-1。第一反相器同時(shí)包括以并聯(lián)模式配置的η型FinFET所形成的第一多個(gè)下拉裝置。具體地說，第一多個(gè)下拉裝置的漏極電氣連接在一起，相對(duì)應(yīng)的源極電氣連接在一起， 且相對(duì)應(yīng)的柵極電氣連接在一起。第二反相器包括以一 P型FinFET形成的第二上拉裝置， 稱為PU-2。第二反相器同時(shí)包括以并聯(lián)模式配置的η型FinFET所形成的第二多個(gè)下拉裝置。對(duì)一平衡單元結(jié)構(gòu)而言，第一多個(gè)下拉裝置的數(shù)量和第二多個(gè)下拉裝置的數(shù)量為相等。 在一實(shí)施例中，第一多個(gè)下拉裝置包括3個(gè)η型FinFET，分別稱為PD-11、PD-12和PD-13。在一實(shí)施例中，第二多個(gè)下拉裝置包括3個(gè)η型FinFET，分別稱為PD_21、PD_22和PD-23。
PU-UPD-IUPD-12和PD-13的漏極電氣連接在一起，定義為第一漏極節(jié)點(diǎn)(或第一節(jié)點(diǎn))。PU-2、PD-21、PD-22和PD-23的漏極電氣連接在一起，定義為第二漏極節(jié)點(diǎn)(或第二節(jié)點(diǎn))。PU-1、PD-11、PD-12和PD-13的柵極電氣連接在一起并耦合至第二節(jié)點(diǎn)。PU-2、 PD-2UPD-22和PD-23的柵極電氣連接在一起并耦合至第一節(jié)點(diǎn)。PU-I和的源極電氣連接至電源線(Vcc電源線)。PD-IU PD-12、PD-13、PD-21、PD-22和PD-23的源極電氣連接至互補(bǔ)電源線(Vss電源線)。在雙端口 SRAM單元布局的一實(shí)施例中，PD-11、PD-12和PD-13 的源極電氣連接至一第一 Vss電源線而PD-21、PD-22和PD-23的源極電氣連接至一第二 Vss電源線。 雙端口 SRAM單元100更進(jìn)一步包括第一端口(port-A)和第二端口(port-B)。在一實(shí)施例中，第一端口和第二端口包括至少4個(gè)溝道柵裝置，分別稱為PG-1、PG-2、PG-3和 PG-4。每個(gè)溝道柵裝置包括一 nFinFET。第一端口包括第一溝道柵裝置(PG-1)和第二溝道柵裝置(PG-幻。第二端口包括第三溝道柵裝置(PGD和第四溝道柵裝置(PG-4)。PG-I的源極電氣連接至第一節(jié)點(diǎn)。PG-I的柵極電氣連接至第一字線(稱為port-Α WL)。PG-2的漏極電氣連接至第一反相位線(A_BLB)。PG-2的源極電氣連接至第二節(jié)點(diǎn)。PG-2的柵極電氣連接至第一字線(port-A WL)。PG-3的漏極電氣連接至第二位線(B_BL)。PG-3的源極電氣連接至第一節(jié)點(diǎn)。PG-3的柵極電氣連接至第二字線(port-B WL)。PG-4的漏極電氣連接第二反相位線(B_BLB)。PG-4的源極電氣連接至第二節(jié)點(diǎn)。PG-4的柵極端電氣連接至一第二字線(port-B WL)。制造各種不同nFinFET和pFinFET的工藝包括蝕刻半導(dǎo)體以形成溝槽、部分填充此溝槽以形成淺溝槽絕緣(shallow trench isolation，STI)特征和鰭式有源區(qū)(fin active region)。為了增進(jìn)本揭示，一外延半導(dǎo)體層可選擇性地形成在此鰭式有源區(qū)上。在另一實(shí)施例中，制造各種不同F(xiàn)inFET的工藝包括在半導(dǎo)體基底上沉積一介電材料層、蝕刻此介電材料層以形成其中的溝道、選擇性外延成長(zhǎng)一半導(dǎo)體材料(例如硅)在半導(dǎo)體基底上的溝道內(nèi)以形成鰭式有源區(qū)和STI特征。在另一實(shí)施例中，各種不同的FinFET 可能包括增強(qiáng)的遷移率和裝置性能的應(yīng)變特征。舉例而言，PFinFET包括在硅基底上以外延成長(zhǎng)的硅化鍺。pFinFET包括在硅基底上以外延成長(zhǎng)的碳化硅。在另一實(shí)施例中，各種不同的FinFET以高介電金屬柵極(high k/metal gate)技術(shù)制造。本單元100可包括外加的裝置例如外加下拉裝置和溝道柵裝置。具體地說，第一反相器包括配置為與PD-11、PD-12和PD-13配置類似的并聯(lián)的數(shù)個(gè)下拉裝置。更具體而言，第一反相器中下拉裝置的漏極電氣連接在一起。第一反相器中下拉裝置的源極電氣連接在一起。第一反相器中下拉裝置的柵極電氣連接在一起或形成一連續(xù)柵極。為了平衡， 第二反相器包括配置為與PD-11、PD-12和PD-13配置類似的并聯(lián)的與第一反相器下拉裝置相同數(shù)量的下拉裝置。具體而言，第二反相器中下拉裝置的漏極電氣連接在一起。第二反相器中下拉裝置的源極電氣連接在一起。第二反相器中下拉裝置的柵極電氣連接在一起或形成一連續(xù)柵極。第一端口包括第一溝道柵裝置或配置為并聯(lián)的數(shù)個(gè)第一溝道柵裝置(還是稱為 PG-1)。具體而言，將上述數(shù)個(gè)第一溝道柵裝置配置為漏極、源極和柵極分別電氣連接在一起。更具體而言，第一溝道柵裝置(PG-I)的漏極電氣連接至第一位線(A_BL)。PG-I的源極電氣連接至第一節(jié)點(diǎn)。PG-I的柵極電氣連接至第一字線(port-Α WL)。
同樣地，第一端口包括第二溝道柵裝置或配置為并聯(lián)的與第一溝道柵裝置相同數(shù)量的第二溝道柵裝置(還是稱為PG-2)。具體而言，將上述數(shù)個(gè)第二溝道柵裝置配置為漏極、源極和柵極分別電氣連接在一起。更具體而言，PG-2的漏極電氣連接至第一反相位線 (A_BLB)。PG-2的源極電氣連接至第二節(jié)點(diǎn)。PG-2的柵極電氣連接至第一字線(port-A WL)。第二端口包括第三溝道柵裝置或配置為并聯(lián)的與第一溝道柵裝置相同數(shù)量的第三溝道柵裝置(還是稱為PG-3)。具體而言，將上述數(shù)個(gè)第三溝道柵裝置配置為漏極、源極和柵極分別電氣連接在一起。更具體而言，PG-3的漏極電氣連接至第二位線(B_BL)。PG-3 的源極電氣連接至第一節(jié)點(diǎn)。PG-3的柵極電氣連接至第二字線(port-B WL)。第二端口包括第四溝道柵裝置或配置為并聯(lián)的與第一溝道柵裝置相同數(shù)量的第四溝道柵裝置(還是稱為PG-4)。具體而言，將上述數(shù)個(gè)第四溝道柵裝置配置為漏極、源極和柵極分別電氣連接在一起。更具體而言，PG-4的漏極電氣連接至第二反相位線(B_BLB)。 PG-4的源極電氣連接至第二節(jié)點(diǎn)。PG-4的柵極電氣連接至第二字線(port-B WL)。在SRAM單元100中，下拉裝置的數(shù)量大于溝道柵裝置的數(shù)量。具體而言，一比值 「R」定義為R = Npd/Npq，其中Npd為SRAM單元中下拉裝置的數(shù)量以及Npq為SRAM單元中溝道柵裝置的數(shù)量。比值R大于1以增加SRAM單元的漏取電流(sink current)、存取速度和裝置可靠度。舉例而言，此比值為3/2、2或5/4。單元內(nèi)nFinFET和pFinFET的總數(shù)量大于12使得在揭示的配置中此比值R調(diào)整為大于1。在如圖1所示之實(shí)施例中，比值R為 3/2且在一 SRAM單元內(nèi)的FinFET總數(shù)量為12。圖2所示為根據(jù)在另一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元102示意圖。SRAM單元102類似圖1的SRAM單元100，除了第一反相器包括4個(gè)下拉裝置PD-11、 PD-12、PD-13和PD-14。同樣地，為了平衡配置，第二反相器包括4個(gè)下拉裝置PD-21、PD-22、 PD-23和PD-24。在此特定實(shí)施例中，比值R為V2 = 2。SRAM單元102總共有14個(gè)FinFET。圖3所示為根據(jù)在另一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元104示意圖。SRAM單元104類似圖1的SRAM單元100，除了下拉裝置的數(shù)量和溝道柵裝置的數(shù)量都是SRAM單元100的二倍。在SRAM單元104中，第一反相器包括6個(gè)下拉裝置PD-11、 PD-12、PD-13、PD-14、PD-15 和 PD-16。第二反相包括 6 個(gè)下拉裝置 PD-21、PD-22、PD-23、 PD-24、PD-25和PD-26。此外，SRAM單元104包括8個(gè)溝道柵裝置，配置為構(gòu)成第一端口和第二端口。具體而言，第一端口(port-A)包括4個(gè)溝道柵裝置PG-11、PG-12、PG-21和 PG-22。第二端口 (port-B)包括 4 個(gè)溝道柵裝置 PG-31、PG-32、PG-41 和 PG-42。PG-11 和 PG-12的漏極電氣連接至第一位線(A_BL)。PG-Il和PG-12的源極電氣連接至第一節(jié)點(diǎn)。 PG-Il和PG-12的柵極電氣連接至第一字線(稱為port-Α WL)。PG-21和PG-22的漏極電氣連接至第一反相位線(A_BLB)。PG-21和PG-22的源極電氣連接至第二節(jié)點(diǎn)。PG-21和 PG-22的柵極電氣連接至第一字線(port-Α WL)。PG-31和PG-32的漏極電氣連接至第二位線(B_BL)。PG-31和PG-32的源極電氣連接至第一節(jié)點(diǎn)。PG-31和PG-32的柵極電氣連接至第二字線(port-B WL)。PG-41和PG-42的漏極電氣連接至第二反相位線(B_BLB)。 PG-41和PG-42的源極電氣連接至第二節(jié)點(diǎn)。PG-41和PG-42的柵極電氣連接至第二字線 (port-B WL)。在此實(shí)施例中，比值R為6/4 = 3/2。SRAM單元104總共有22個(gè)FinFET。圖4所示為根據(jù)一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元110的俯視圖。在一實(shí)施例中，雙端口 SRAM單元110為在一特定配置中的雙端口 SRAM單元100的一部分。雙端口 SRAM單元110包括雙端口 SRAM的一個(gè)單元并且在半導(dǎo)體基底上形成。半導(dǎo)體基底包括硅?；蛘?，基底包括鍺、硅化鍺或其他適合的半導(dǎo)體材料。半導(dǎo)體基底可包括其他合適的特征和結(jié)構(gòu)。在一實(shí)施例中，半導(dǎo)體基底利用在支撐大塊晶片上絕緣層的上方形成一層半導(dǎo)體材料來達(dá)到絕緣。此技術(shù)和結(jié)構(gòu)稱為絕緣層上覆半導(dǎo)體(SOI)。絕緣層上覆半導(dǎo)體(SOI)結(jié)構(gòu)可以不同技術(shù)形成，包括氧注入隔離(SIMOX)、鍵合和回蝕刻(BESOI)以及帶熔和再結(jié)晶(ZMR)。雙端口 SRAM單元110形成于半導(dǎo)體基底的單位單元區(qū)域112。單位單元區(qū)域112 由單位單元邊界114定義。在一實(shí)施例中，定義單位單元區(qū)域112于涵括第一方向的第一量度116以及涵括第二方向的第二量度118的長(zhǎng)方形形狀內(nèi)，第二方向垂直于第一方向第一量度116比第二量度118長(zhǎng)。分別稱第一和第二量度(116和118)為較長(zhǎng)節(jié)距和較短節(jié)距。第一和第二方向同樣分別以數(shù)字116和118指稱。SRAM單元110包括配置在單元中心部份的N阱區(qū)120。SRAM單元110更進(jìn)一步包括配置在N阱區(qū)120兩側(cè)的P阱區(qū)122。在一實(shí)施例中，N阱區(qū)120和P阱區(qū)122延伸至單位單元邊界內(nèi)的多個(gè)單元。舉例而言，N阱區(qū)120和P阱區(qū)122延伸至第二方向上4個(gè)或更多個(gè)單元。各種不同的有源區(qū)借由絕緣特征定義在基底內(nèi)并且借由絕緣特征與其他有源區(qū)互相絕緣。絕緣特征經(jīng)由合適的技術(shù)形成于半導(dǎo)體基底內(nèi)。在一實(shí)施例中，絕緣特征經(jīng)由淺溝槽絕緣(STI)技術(shù)形成。在另一實(shí)施例中，絕緣特征或者可經(jīng)由硅局部氧化(L0C0Q技術(shù)形成。在另一實(shí)施例中，淺溝槽絕緣特征的形成包括在基底內(nèi)蝕刻一溝槽并且填充一種或多種絕緣材料于此溝槽，例如氧化硅、氮化硅或氮氧化硅。填充的溝槽可具有復(fù)層結(jié)構(gòu)，例如填充帶有氮化硅的熱氧化襯層于此溝槽。絕緣特征的形成定義半導(dǎo)體基底內(nèi)的有源區(qū)。雙端口 SRAM單元110利用鰭式有源區(qū)(鰭式主動(dòng)特征)形成鰭式晶體管，例如 FinFET0鰭式有源區(qū)在半導(dǎo)體基底上形成并定義于SRAM單元110之內(nèi)。鰭式有源區(qū)借由合適技術(shù)形成并且可由同時(shí)形成淺溝槽絕緣特征和鰭式有源區(qū)的工藝形成。在一實(shí)施例中，鰭式有源區(qū)經(jīng)由一工藝形成，此工藝包括蝕刻半導(dǎo)體以形成溝槽、部分填充此溝槽以形成互相交錯(cuò)的淺溝槽絕緣(STI)特征和鰭式有源區(qū)(fin active region)。為了增進(jìn)本揭示，一外延半導(dǎo)體層可選擇性地形成在鰭式有源區(qū)上。在另一實(shí)施例中，形成鰭式有源區(qū)的工藝包括在半導(dǎo)體基底上沉積一介電材料層、蝕刻此介電材料層以形成其中的溝道以及選擇性外延成長(zhǎng)一半導(dǎo)體材料(例如硅)在半導(dǎo)體基底上的溝道內(nèi)以形成鰭式有源區(qū)和STI 特征。在另一實(shí)施例中，各種不同的FinFET可能包括增強(qiáng)的遷移率和裝置性能的應(yīng)變特征。舉例而言，PFinFET包括在硅基底上以外延成長(zhǎng)的硅化鍺。pFinFET包括在硅基底上以外延成長(zhǎng)的碳化硅。在一實(shí)施例中，雙端口 SRAM單元110包括形成于P阱區(qū)122內(nèi)的第一有源區(qū)124、 第二有源區(qū)126、第三有源區(qū)1 和第四有源區(qū)130。雙端口 SRAM單元110更進(jìn)一步包括形成于N阱區(qū)120內(nèi)的第五有源區(qū)132和第六有源區(qū)134。從第一有源區(qū)IM到第六有源區(qū)134沿著第二方向配置。第一到第六有源區(qū)或其中的子集可延伸至多個(gè)單元，例如在第二方向的4個(gè)或更多個(gè)單元。在一實(shí)施例中，每一有源區(qū)包括配置為形成各FinFET的一個(gè)或多個(gè)鰭式主動(dòng)特征。在另一實(shí)施例中，在P阱區(qū)122中至少第一有源區(qū)124到第四有源區(qū)130的部分包括多個(gè)鰭式主動(dòng)特征。在每一鰭式主動(dòng)特征中，可形成一下拉裝置(PD)、一溝道柵裝置(PG) 或上述的組合。特別是每一鰭式主動(dòng)特征包括1個(gè)PD、1個(gè)PG、2個(gè)PD、2個(gè)PG或PD/PG(1 個(gè)PD和1個(gè)PG)。在此實(shí)施例中，第一有源區(qū)1 包括朝向第二方向118的一鰭式主動(dòng)特征(還是稱為124)。溝道柵PG-2在鰭式主動(dòng)特征IM上形成。第二主動(dòng)特征1 包括3 個(gè)排成一列的鰭式主動(dòng)特征，分別稱為U6a、126b和126c。鰭式主動(dòng)特征126b置于鰭式主動(dòng)特征126a和126c之間。下拉裝置PD_11、PD_12和PD-13分別在鰭式主動(dòng)特征U6a、 126b和126c上形成。鰭式主動(dòng)特征126b延伸得比鰭式主動(dòng)特征126a和126c長(zhǎng)。溝道柵裝置PG-I如圖4所示在鰭式主動(dòng)特征126b上形成。同樣地，為了 SRAM單元110的平衡結(jié)構(gòu)，第三有源區(qū)1 包括朝向第二方向118 的一鰭式主動(dòng)特征(還是稱為128)。溝道柵PG-3在鰭式主動(dòng)特征1 上形成。第四主動(dòng)特征130包括3個(gè)排成一列的鰭式主動(dòng)特征，分別稱為130a、130b和130c。鰭式主動(dòng)特征 130b置于鰭式主動(dòng)特征130a和130c之間。下拉裝置PD-21、PD-22和PD-23分別在鰭式主動(dòng)特征130a、130b和130c上形成。鰭式主動(dòng)特征130b延伸得比鰭式主動(dòng)特征130a和 130c長(zhǎng)。溝道柵裝置PG-4如圖4所示在鰭式主動(dòng)特征130b上形成。各種柵極特征在雙端口 SRAM單元110內(nèi)形成以構(gòu)成各種nFinFETs和pFinFETs。 柵極特征包括一柵極介電層(例如氧化硅)和配置在柵極介電層上的一柵極電極(例如摻雜復(fù)晶硅)。在另一實(shí)施例中，為了電路性能和制造的整合，柵極特征可替代性地或附加地包括其他適合的材料。舉例而言，柵極介電層包括高介電常數(shù)的介電材料層。柵極電極包括金屬，例如鋁、銅、鎢或其他適合的導(dǎo)電材料。各柵極朝向第一方向116并且與各有源區(qū)配置在一起以構(gòu)成上拉裝置、下拉裝置和溝道柵裝置。在本實(shí)施例中，將長(zhǎng)柵極136配置為覆蓋于鰭式主動(dòng)特征U6a、126b和126c上方并且更進(jìn)一步延伸以覆蓋第五主動(dòng)特征132上方，分別形成PD-11、PD-12、PD-13和PU-I。 同樣地，將另一個(gè)長(zhǎng)柵極138配置為覆蓋于鰭式主動(dòng)特征130a、130b和130c上方并且更進(jìn)一步延伸以覆蓋第六主動(dòng)特征134上方，分別形成PD-21、PD-22、PD-23和PU-2。將短?hào)艠O 140配置于主動(dòng)特征IM和126b上方并分別形成PG-2和PG-I。同樣地，將另一個(gè)短?hào)艠O 144配置于主動(dòng)特征1 和130b上方并分別形成PG-3和PG-4。在如圖4所示的配置的另一實(shí)施例中，P阱區(qū)中的第一有源區(qū)IM到第四有源區(qū) 130以及相關(guān)的下拉裝置和溝道柵裝置對(duì)稱地配置在N阱區(qū)120的兩側(cè)并具有對(duì)稱的互連布線。圖5所示為雙端口 SRAM單元110的俯視圖，包括互連布線。各種互連結(jié)構(gòu)可用來耦合nFinFETs和pFinFETs以形成實(shí)際運(yùn)作的雙端口 SRAM單元。在一實(shí)施例中，PD-12的漏極借由分享共同的摻雜區(qū)電氣連接至PG-I的源極，此摻雜區(qū)定義于鰭式有源區(qū)126b中并且位于PD-12和PG-I之間。在另一實(shí)施例中，PD-12的漏極借由硅化物特征(未在圖中表示)電氣連接至 PG-I的源極，此硅化物特征形成于鰭式有源區(qū)126b之內(nèi)共同的摻雜區(qū)上。硅化物特征經(jīng)由此領(lǐng)域中公知的工藝形成，例如自我對(duì)準(zhǔn)硅化物(salicide)，并且可在相同的制造過程中與其他接觸窗(contact)硅化物一起形成。在另一實(shí)施例中，PD-12的漏極借由接觸窗特征電氣連接至PG-I的源極，設(shè)計(jì)此接觸窗特征為同時(shí)接觸PD-12的漏極和PG-I的源極。接觸窗的幾何結(jié)構(gòu)將在稍后更進(jìn)一步說明。同樣地，PD-22的漏極和PG-4的源極以與PD-12的漏極和PG-I的源極之間連接相似的方法電氣連接，例如借由硅化物特征。將溝道柵PG-2的源極配置為借由各種不同互連技術(shù)電氣連接至柵極136。在一實(shí)施例中，源極和柵極之間的互連是借由局部互連(local interconnect, Li)技術(shù)達(dá)成。在一實(shí)施例中，此局部互連利用柵極電極材料形成，例如復(fù)晶硅。在此情況中，復(fù)晶硅不只形成柵極電極，也同樣形成互連。更具體地說，柵極電極延伸至目標(biāo)源極區(qū)并且直接到達(dá)于此目標(biāo)源極區(qū)之內(nèi)的硅基底?；蛘撸魱艠O電極為金屬柵極，則延伸此金屬柵極以尋成局部互連。局部互連特征和柵極在同一制造過程中形成。在另一實(shí)施例中，此布線可選擇性地借由經(jīng)由接觸窗特征的單元內(nèi)布線達(dá)成，其中設(shè)計(jì)此接觸窗特征為同時(shí)連接目標(biāo)柵極和源極。同樣地，PG-3的源極電氣連接至柵極138。參照?qǐng)D5，雙端口 SRAM單元110更進(jìn)一步包括在柵極、漏極端、Vss連接和各個(gè)著陸
墊(例如硅化物特征)上的各個(gè)不同接觸窗(以0表示并標(biāo)示為126)。接觸窗特征的位
置與配置是為了布線，包括將摻雜區(qū)或柵極電氣連接至金屬層。附加地或替代性地，設(shè)計(jì)接觸窗特征為具有各種不同的幾何結(jié)構(gòu)以具有局部互連的功能。在一實(shí)施例中，針對(duì)一般接觸窗功能，SRAM單元110的一個(gè)或多個(gè)接觸窗特征設(shè)計(jì)為正方形，例如接觸窗特征146-1到146-8。在一例子中，接觸窗特征146-1到146-8布線至第一金屬層或第二金屬層中相對(duì)應(yīng)的金屬線。在另一實(shí)施例中，設(shè)計(jì)一個(gè)或多個(gè)接觸窗特征為第一方向116上的長(zhǎng)方形以連接同一反向器中多個(gè)下拉裝置的漏極(或源極)，例如接觸窗特征146-9到146-12。在另一實(shí)施例中，設(shè)計(jì)一個(gè)或多個(gè)接觸窗特征為第二方向 118上的長(zhǎng)方形以連接?xùn)艠O/源極特征至柵極，例如接觸窗特征146-13到146-16。在各個(gè)不同實(shí)施例中，將接觸窗特征146-1布線至位線BL-B ；將接觸窗特征146_2 布線至字線WL-B ；將接觸窗特征146-3布線至位線BL-B-bar ；將接觸窗特征146-4布線至電源線；將接觸窗特征146-5布線至電源線；將接觸窗特征146-6布線至位線 BL-A-bar ；將接觸窗特征146-7布線至位線BL-A ；將接觸窗特征146-8布線至字線； 將接觸窗特征146-9布線至互補(bǔ)電源線Vss ；接觸窗特征146-10設(shè)計(jì)為電氣連接PD-21、 PD-22、PD-23和PU-2的漏極；接觸窗特征146-11設(shè)計(jì)為電氣連接PD-11、PD-12、PD-13和 PU-I的漏極；將接觸窗特征146-12布線至互補(bǔ)電源線Vss ；接觸窗特征146-13設(shè)計(jì)為電氣連接?xùn)艠O138和PG-3的源極；接觸窗特征146-14設(shè)計(jì)為電氣連接?xùn)艠O138和PU-I的漏極；接觸窗特征146-15設(shè)計(jì)為電氣連接?xùn)艠O136和PU-2的漏極；以及接觸窗特征146-16 設(shè)計(jì)為電氣連接?xùn)艠O136和PG-2的源極。圖6和圖7所示為根據(jù)一實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元110 的俯視圖。更具體地說，雙端口 SRAMl 10中的各個(gè)互連結(jié)構(gòu)180在圖6和圖7中繪制和表示。在一實(shí)施例中，雙端口 SRAM單元110包括至少三個(gè)互連層(例如金屬層)。接觸窗特征參考圖5與相關(guān)敘述。雙端口 SRAM單元110的互連結(jié)構(gòu)180包括配置在第一金屬層上方的第二互連層(稱為第二金屬層或M2)以及配置在第二金屬層上方的第三互連層(稱為第三金屬層或M3)。先前敘述過的雙端口 SRAM單元元件為了簡(jiǎn)化說明在圖6中移除。參照?qǐng)D6，第二金屬層包括基本上排列于雙端口 SRAM單元110的第二方向的各金屬線。在一實(shí)施例中，第二金屬層包括一電源線(ycc電源線)182。Vcc電源線182透過各自的接觸窗電氣連接至Vrc著陸墊。電源線182基本上位于單元112的中心部份并沿著單元的第一量度。第二金屬層也包括互補(bǔ)電源線，例如位于\c電源線182兩側(cè)的第一 Vss電源線184和第二 Vss電源線184。第一和第二 Vss電源線(184和186)分別電氣連接至第一和第二 Vss連接。第二金屬層包括分別位于單元兩側(cè)邊界的第一字線(WL-A) 188和190。第一字線 188和190電氣連接至圖5的第一和第二字接觸窗146-2和146-8。第二金屬層包括第一位線(A-BL) 192和第二位線(B-BL) 194，分別電氣連接至圖5中相對(duì)應(yīng)的位線接觸窗146-7 和146-1。第二金屬層包括第一反相位線(A-BL-bar) 196和第二反相位線(B-BL-bar) 198， 分別電氣連接至第5途中相對(duì)應(yīng)的位線接觸窗146-6和146-3。在不同實(shí)施例中，第二金屬層的金屬線具有不同配置。一樣參照?qǐng)D6，將耦合第二金屬層至第三金屬層的各個(gè)介層窗(via)合適地配置并形成于第二金屬層上。在一實(shí)施例中，第二金屬層的介層窗包括到達(dá)第二金屬層的第一字線188的第一介層窗208、到達(dá)第二金屬層的第一字線188的第二介層窗212。在本實(shí)施例中，Vdd電源線和Vss電源線其中至少一電源線配置于噪聲屏蔽的二位線之間。參照?qǐng)D7，雙端口 SRAM單元110的互連結(jié)構(gòu)180包括位于第三金屬層中用以字線布線的各金屬線。第三金屬層的金屬線基本上沿著單元110的第一方向排列。第三金屬層包括第一字線(WL-A) 204和第二字線(WL-B) 206。第一字線204經(jīng)由第一介層窗208電氣連接至PG-I和PG-2的柵極。第二字線206經(jīng)由第二介層窗212電氣連接至PG-3和PG-4 的柵極。根據(jù)各上拉裝置、下拉裝置和溝道柵裝置的配置可不同地配置和/或排列各金屬線。在參照?qǐng)D6和圖7的一可供替代的實(shí)施例中，第二金屬層包括第一反相位線 (A-BL-bar) 192和第二位線(B-BL) 194，分別電氣連接至圖5中相對(duì)應(yīng)的位線接觸窗146-7 和146-1。第二金屬層包括第一位線(A-BL) 196和第二反相位線(B_BL_bar) 198，分別電氣連接至圖5中相對(duì)應(yīng)的位線接觸窗146-6和146-3。圖8所示為另一個(gè)實(shí)施例中雙端口 SRAM裝置MO的俯視圖，與圖5的SRAM單元 110相似。圖8和圖5之間配置的差異從布局即可自我表述因此不再進(jìn)一步詳細(xì)敘述。在一實(shí)施例中，雙端口 SRAM單元240為特定配置下圖1的雙端口 SRAM單元100的一部分。雙端口 SRAM單元240的比值R為3/2。圖9所示為另一個(gè)實(shí)施例中雙端口 SRAM裝置M2的俯視圖。在一實(shí)施例中，雙端口 SRAM 單元 242 的第一反相器包括 FinFEiTs PD_11、PD-12、PD-13、PD_14 和 PD-15 形成的5個(gè)下拉裝置。雙端口 SRAM單元M2的第二反相器包括FinFETs PD-21、PD_22、PD_23、 PD-24和PD-25形成的5個(gè)下拉裝置。溝道柵裝置PG-I到PG-4每個(gè)包括二個(gè)nFinFET。雙端口 SRAM單元242的比值R為5/4。圖10所示為雙端口 SRAM裝置M4的俯視圖。在一實(shí)施例中，雙端口 SRAM單元244 的第一反相器包括4個(gè)下拉裝置。更確切地說，下拉裝置PD-Il包括形成于P阱區(qū)的2個(gè) nFinFET。同樣地，下拉裝置PD_12、PD_21和PD-22每個(gè)包括形成于P阱區(qū)的2個(gè)nFinFET。 雙端口 SRAM單元244的比值R為5/4。圖11所示為雙端口 SRAM裝置M6的俯視圖。在一實(shí)施例中，下拉裝置PD-11、 PD-12、PD-21和PD-22每個(gè)包括形成于P阱區(qū)的3個(gè)nFinFET。雙端口 SRAM單元M6的比
12值R為3/2。在另一實(shí)施例中，圖12為SRAM單元M8的俯視圖。在圖12中，一些特征為了簡(jiǎn)化說明而移除。圖12所示的相似特征使用圖4的相似標(biāo)號(hào)。上拉裝置、下拉裝置和溝道柵裝置全部以FinFET形成。雙端口 SRAM單元248設(shè)計(jì)為長(zhǎng)量度(長(zhǎng))沿著第一方向116以及短量度(寬)沿著第二方向118的長(zhǎng)方形。雙端口 SRAM包括配置于單元中心的N阱區(qū) 120和配置于SRAM單元248兩側(cè)部分(第一部分12 和第二部分122b)的P阱區(qū)。二個(gè)或多個(gè)鰭式主動(dòng)特征132和134形成于N阱區(qū)120并且朝向第二方向118。將二個(gè)鰭式主動(dòng)特征132和134配置為形成二個(gè)上拉裝置PU-I和PU-2。多個(gè)鰭式主動(dòng)特征在P阱區(qū)中形成并且朝向第二方向。配置多個(gè)鰭式主動(dòng)特征以形成各下拉裝置和溝道柵裝置。選擇下拉裝置的數(shù)量和溝道柵裝置的數(shù)量使比值R大于1。特別是鰭式主動(dòng)特征125-1到125-n形成于P阱區(qū)的第一部分12 內(nèi)。第一反相器的下拉裝置PD-Il到PD-In并聯(lián)排列并且形成于P阱區(qū)的第一部分12 內(nèi)。參數(shù)「η」為整數(shù)。圖12中只表示5個(gè)鰭式主動(dòng)特征和5個(gè)下拉裝置以示說明。參數(shù)「η」不局限于5。各柵極朝向第一方向116。第一柵極136設(shè)計(jì)為一直線、形成于P阱區(qū)的第一部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征125-1到125-n 以形成第一反相器的下拉裝置PD-Il到PD-ln。第一柵極更進(jìn)一步延伸至N阱區(qū)并且形成 PU-1。因此第一反相器的下拉裝置和上拉裝置的柵極本質(zhì)上連接在一起。設(shè)計(jì)第二反相器并且將其配置為與第一反相器相似以形成平衡的裝置。在一實(shí)施例中，鰭式主動(dòng)特征1四-1到形成于P阱區(qū)的第二部分122b內(nèi)。第二反相器的下拉裝置PD-21到PD-2n并聯(lián)排列并且形成于P阱區(qū)的第二部分122b內(nèi)。第二柵極138設(shè)計(jì)為一直線、形成于P阱區(qū)的第二部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征1四_1 到以形成第二反相器的下拉裝置PD-21到PD-2n。第二柵極138更進(jìn)一步延伸至N 阱區(qū)并且形成PU-2。因此第二反相器的下拉裝置和上拉裝置的柵極本質(zhì)上連接在一起。圖 4和第8-11圖的SRAM單元為SRAM單元M8的數(shù)個(gè)示范性實(shí)施例。圖13為另一個(gè)實(shí)施例中SRAM單元250的俯視圖。在圖13中，一些特征為了簡(jiǎn)化說明而移除。圖中所示的相似特征使用圖4的相似標(biāo)號(hào)。上拉裝置、下拉裝置和溝道柵裝置全部以FinFET形成。將雙端口 SRAM單元250設(shè)計(jì)為長(zhǎng)量度(長(zhǎng))沿著第一方向116以及短量度(寬)沿著第二方向118的長(zhǎng)方形。雙端口 SRAM包括配置于單元中心的N阱區(qū) 120和配置于SRAM單元兩側(cè)部分(第一部分12 和第二部分122b)的P阱區(qū)。二個(gè)或多個(gè)鰭式主動(dòng)特征132和134形成于N阱區(qū)120并且朝向第二方向118。將二個(gè)鰭式主動(dòng)特征132和1；34配置為形成二個(gè)上拉裝置PU-I和PU-2。多個(gè)鰭式主動(dòng)特征形成于P阱區(qū)內(nèi)并且朝向第二方向。此多個(gè)鰭式主動(dòng)特征形成各下拉裝置和溝道柵裝置。選擇下拉裝置的數(shù)量和溝道柵裝置的數(shù)量使比值R大于1。特別是鰭式主動(dòng)特征125-1到125-n形成于P阱區(qū)的第一部分12 內(nèi)。第一反相器的下拉裝置PD-Il到PD-In并聯(lián)排列并且分別形成于P阱區(qū)的第一部分12 內(nèi)相對(duì)應(yīng)的鰭式主動(dòng)特征125-1到125-n之上。參數(shù)「η」為整數(shù)。圖13中只表示3個(gè)鰭式主動(dòng)特征和3個(gè)下拉裝置以示說明。參數(shù)「η」不局限于3。除此之外，第一反相器的下拉裝置PD-I (η+1)到 PD-I (2η)分別與下拉裝置PD-Il到PD-In配對(duì)、并聯(lián)排列并且形成于相對(duì)應(yīng)的鰭式主動(dòng)特征125-1到125-n之上，如圖13所示。
第一柵極136的設(shè)計(jì)包括三部份。第一柵極136的第一部分設(shè)計(jì)為一直線、形成于P阱區(qū)的第一部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征125-1到125-n以形成第一反相器的下拉裝置PD-Il到PD-ln。第一柵極136的第二部分一樣設(shè)計(jì)為一直線、 形成于P阱區(qū)的第一部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征125-1到125-n 以形成第一反相器的下拉裝置PD-I (n+1)到PD-I (2n)。第一柵極136的第一部分更進(jìn)一步延伸至N阱區(qū)并且形成上拉裝置PU-1。第一柵極更進(jìn)一步包括第三部分，第三部分設(shè)計(jì)為一直線、朝向第二方向118并且連接至第一柵極136的第一和第二部分。因此第一反相器的下拉裝置和上拉裝置的柵極本質(zhì)上連接在一起。設(shè)計(jì)第二反相器并且將其配置為與第一反相器相似以形成平衡的裝置。在一實(shí)施例中，鰭式主動(dòng)特征1四-1到形成于P阱區(qū)122b的第二部分內(nèi)。第二反相器的下拉裝置PD-21到PD-2n并聯(lián)排列并且分別形成于P阱區(qū)的第二部分122b內(nèi)相對(duì)應(yīng)的鰭式主動(dòng)特征129-1到之上。除此之外，第二反相器的下拉裝置PD-2 (n+1)到PD-2 ^i)分別與下拉裝置PD-21到PD-2n配對(duì)、并聯(lián)排列并且形成于相對(duì)應(yīng)的鰭式主動(dòng)特征1四_1到 129-n之上，如圖13所示。第二柵極138的設(shè)計(jì)包括三部份。第二柵極138的第一部分設(shè)計(jì)為一直線、形成于P阱區(qū)的第二部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征1四-1到以形成第二反相器的下拉裝置PD-21到PD-2n。第二柵極138的第二部分一樣設(shè)計(jì)為一直線、 形成于P阱區(qū)的第二部分內(nèi)、朝向第一方向并且跨越相對(duì)應(yīng)的鰭式主動(dòng)特征129-1到
以形成第二反相器的下拉裝置PD-2 (n+1)到PD-2 (2n)。第二柵極138的第一部分更進(jìn)一步延伸至N阱區(qū)并且形成上拉裝置PU-2。第二柵極138更進(jìn)一步包括第三部分，第三部分設(shè)計(jì)為一直線、朝向第二方向118并且連接至第二柵極138的第一和第二部分。因此第二反相器的下拉裝置和上拉裝置的柵極本質(zhì)上連接在一起。在另一實(shí)施例中，溝道柵裝置可以類似的方式配對(duì)使每個(gè)鰭式主動(dòng)特征包括二個(gè)溝道柵鰭式晶體管。圖14為另一個(gè)實(shí)施例中雙端口 SRAM裝置252的俯視圖。雙端口 SRAM裝置252 包括第一反相器的4個(gè)下拉裝置PD-11、PD-12、PD-13和PD-14。雙端口 SRAM裝置252也包括第二反相器的4個(gè)下拉裝置PD-21、PD-22、PD-23和PD-24。雙端口 SRAM裝置252更進(jìn)一步包括如圖14所示配置的4個(gè)溝道柵裝置PG-l、PG-2、PG-3和PG-4。雙端口 SRAM裝置252更進(jìn)一步包括配置和設(shè)計(jì)為不同布線功能的各接觸窗特征。舉例而言，雙端口 SRAM 裝置252包括作為漏極連接的朝向第一方向116的長(zhǎng)方形接觸窗特征。在另一個(gè)例子中， 雙端口 SRAM裝置252包括作為源極和柵極連接的朝向第二方向118的長(zhǎng)方形接觸窗特征。 雙端口 SRAM裝置252更進(jìn)一步包括如圖14所示形成于第一金屬層的各金屬特征(各無陰影長(zhǎng)方形)。雙端口 SRAM裝置252的比值R為2/1。圖15為另一個(gè)實(shí)施例中雙端口 SRAM裝置邪4的俯視圖。雙端口 SRAM裝置邪4包括第一反相器的6個(gè)下拉裝置PD-11、PD-12、PD-13、PD-14、PD-15和PD-16。雙端口 SRAM裝置2 也包括第二反相器的6個(gè)下拉裝置PD-21、PD-22、PD-23、PD-24、PD-25和PD-26。雙端口 SRAM裝置邪4更進(jìn)一步包括如圖15所示配置的8個(gè)溝道柵裝置PG-11、PG-12、PG-21、 PG-22、PG-31、PG-32、PG-41和PG-42。雙端口 SRAM裝置2 更進(jìn)一步包括配置和設(shè)計(jì)為不同布線功能的各接觸窗特征。舉例而言，雙端口 SRAM裝置2M包括作為漏極連接的朝向第一方向116的長(zhǎng)方形接觸窗特征。在另一個(gè)例子中，雙端口 SRAM單元邪4包括作為源極和柵極連接的朝向第二方向118的長(zhǎng)方形接觸窗特征。雙端口 SRAM單元252也包括如圖 15所示形成于第一金屬層的各金屬特征(各無陰影長(zhǎng)方形)。雙端口 SRAM裝置254的比值R為3/2。圖14的雙端口 SRAM裝置252和圖15的雙端口 SRAM裝置254為具有分段柵極的SRAM單元252的二個(gè)例子。圖16為根據(jù)各實(shí)施例所繪制雙端口 SRAM單元的一部份的俯視圖。更具體而言， 圖16中繪制并表示雙端口 SRAM單元的互連結(jié)構(gòu)256，例如圖14的雙端口 SRAM單元252或圖15的254?；ミB結(jié)構(gòu)256包括配置為各種布線的具有朝向第二方向118的各金屬線的第二金屬層以及具有朝向第一方向116的各金屬線的第三金屬層。圖17所示為根據(jù)一實(shí)施實(shí)施例中本揭示各方面所繪制的雙端口 SRAM單元258的示意圖。雙端口 SRAM單元258包括以與圖1中SRAM單元100的一個(gè)端口類似的方式配置的讀端口。雙端口 SRAM單元258也包括具有讀取下拉裝置和讀取溝道柵裝置的讀端口。在一實(shí)施例中，讀端口包括一個(gè)或多個(gè)并聯(lián)配置的讀取下拉裝置和一個(gè)或多個(gè)并聯(lián)配置的讀取溝道柵裝置。讀取下拉裝置的源極連接至電源線Vss，讀取下拉裝置的漏極連接至讀取溝道柵裝置的源極并且讀取下拉裝置的柵極連接至第一反相器的漏極節(jié)點(diǎn)。讀取溝道柵裝置的源極連接至讀取下拉裝置的漏極，讀取溝道柵裝置的漏極連接至讀取位線(read-BL)以及讀取溝道柵裝置的柵極連接至讀取字線(read-WL)。在本實(shí)施例中，讀端口包括2個(gè)下拉裝置和2個(gè)溝道柵裝置。圖18所示為另一實(shí)施例中雙端口 SRAM裝置沈0的俯視圖。在一實(shí)施例中，雙端口 SRAM裝置洸0為在一布局中雙端口 SRAM單元258的一部分。在圖18中，讀端口包括2 個(gè)讀取下拉裝置RPD-Il和RPD-12。讀端口也包括2個(gè)讀取溝道柵裝置RPG-Il和RPG-12。 雙端口 SRAM裝置沈0也包括第一金屬層的各接觸窗和金屬線(無陰影長(zhǎng)方形)。圖19所示為根據(jù)各實(shí)施例所繪制的俯視的雙端口 SRAM單元的一部份。更具體而言，圖19中繪制并表示雙端口 SRAM單元的互連結(jié)構(gòu)沈2，例如圖18的雙端口 SRAM單元 2600互連結(jié)構(gòu)262包括配置為各種布線的具有朝向第二方向118的各金屬線的第二金屬層以及具有朝向第一方向116的各金屬線的第三金屬層。在本實(shí)施例中，互連結(jié)構(gòu)262包括金屬線寫入位線(W-BL)、寫入反相位線(W-BLB)、讀取位線(R-BL)、電源線Vdd以及互補(bǔ)電源線Vss?；ミB結(jié)構(gòu)沈2也包括金屬線寫入字線(W-WL)和讀取字線(R-WL)?；ミB結(jié)構(gòu) 262可包括在第一金屬層的其他金屬特征。在各實(shí)施例中，所揭示的雙端口 SRAM裝置設(shè)法解決在相關(guān)技術(shù)中提到的問題。本揭示提供雙端口 SRAM單元結(jié)構(gòu)和具有配置為比值R大于1的多個(gè)上拉裝置和多個(gè)溝道柵裝置的布局。所揭示的結(jié)構(gòu)和布局也對(duì)高介電常數(shù)/金屬柵有益。一個(gè)或更多個(gè)其他的優(yōu)點(diǎn)可表現(xiàn)在各實(shí)施例中。在一例子中，鰭式主動(dòng)特征為直線且一些鰭式主動(dòng)特征為長(zhǎng)的以形成二個(gè)FinFET，例如下拉裝置和/或溝道柵裝置，以提供在較廣操作電壓范圍(從最高到最低的Vdd操作)下的溝道柵裝置和下拉裝置之間更好的裝置軌跡/匹配。在另一實(shí)施例中，有源區(qū)的簡(jiǎn)單形狀解決下拉裝置電流群聚問題以及微影技術(shù)鄰近效應(yīng)。在另一個(gè)較低操作電壓的例子中，為了單元穩(wěn)定性，達(dá)成較高的貝他比并且提供更好的靜態(tài)噪聲容限 (SNM)。以上所述為數(shù)個(gè)實(shí)施例的概述特征。本領(lǐng)域技術(shù)人員應(yīng)了解他們可以輕而易舉地利用本揭示為基礎(chǔ)設(shè)計(jì)或調(diào)整其他工藝和結(jié)構(gòu)以實(shí)行相同的目的和/或達(dá)成此處介紹的實(shí)施例的相同優(yōu)點(diǎn)。本領(lǐng)域技術(shù)人員也應(yīng)了解相同的配置不應(yīng)背離本揭示的精神與范圍， 在不背離本揭示的精神與范圍下他們可做出各種改變、取代和交替。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元包括第一反相器和第二反相器，此第一反相器和此第二反相器交叉耦合用以數(shù)據(jù)存儲(chǔ)，每一個(gè)反相器包括一上拉裝置和多個(gè)下拉裝置；多個(gè)溝道柵裝置，其與上述二個(gè)交叉耦合的此第一和此第二反相器配置在一起；以及至少二個(gè)端口，其與多個(gè)溝道柵裝置耦合用以讀取和寫入，其中每個(gè)上拉裝置、下拉裝置和溝道柵裝置包括一鰭式場(chǎng)效晶體管(FinFET)，SRAM單元中下拉裝置的數(shù)量和SRAM單元中溝道柵裝置的數(shù)量之間的一比值大于1，以及SRAM單元中鰭式場(chǎng)效晶體管的數(shù)量等于或大于12。
2.如權(quán)利要求1所述的SRAM單元，其中每個(gè)鰭式場(chǎng)效晶體管包括頂部為第一寬度且側(cè)壁部分為第二寬度的一溝道，此第一寬度小于此第二寬度，且此SRAM單元更進(jìn)一步包括形成于多個(gè)鰭式有源區(qū)之上的多個(gè)鰭式場(chǎng)效晶體管。
3.如權(quán)利要求1所述的SRAM單元，其中此比值為3/2、2和5/4其中之一。
4.如權(quán)利要求1所述的SRAM單元，包括一第一上拉裝置(PUl)、一第一下拉裝置(PDll)、一第二下拉裝置(PDU)以及一第三下拉裝置(PD13)，配置為形成此第一反相器，其中此第一上拉裝置(PUl)、此第一下拉裝置 (PDll)、此第二下拉裝置(PDU)和此第三下拉裝置(PDU)的漏極電氣連接在一起以形成一第一漏極節(jié)點(diǎn)；一第二上拉裝置(PU2)、一第四下拉裝置(PD21)、一第五下拉裝置(PD2》以及一第六下拉裝置(PD23)，配置為形成此第二反相器，其中此第二上拉裝置(PU2)、此第四下拉裝置 (PD21)、此第五下拉裝置(PD2》和此第六下拉裝置(PD2!3)的漏極電氣連接在一起以形成一第二漏極節(jié)點(diǎn)；一第--溝道柵裝置(PGl)和--第二二溝道柵裝置(PG2)，配置為形成一第一端口，其中此第--溝道柵裝置(PGl)的--第--漏極電氣連接至此第--端口的一位線，此第二二溝道柵裝置(PG2)的--第二二漏極電氣連接至此第--端口的一反相位線，此第--溝道柵裝置(PGl)的--第--源極電氣連接至此第--漏極節(jié)點(diǎn)，以及此第二二溝道柵裝置(PG2)的--第二二源極電氣連接至此第二二漏極節(jié)點(diǎn)；以及一第三三溝道柵裝置(PG3)和--第四溝道柵裝置(PG4)，配置為形成一第二端口，其中此第三三溝道柵裝置(PG3)的--第三三漏極電氣連接至此第二二端口的一位線，此第四溝道柵裝置(PG4)的--第四漏極電氣連接至此第二二端口的一反相位線，此第三三溝道柵裝置(PG3)的--第三三源極電氣連接至此第--漏極節(jié)點(diǎn)，以及此第四溝道柵裝置(PG4)的--第四源極電氣連接至此第二二漏極節(jié)點(diǎn)。
5.一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元包括一第一鰭式場(chǎng)效晶體管(FinFET)組，其具有二個(gè)上拉裝置和第一數(shù)量個(gè)下拉裝置，將此上拉裝置和此下拉裝置配置為形成交叉耦合的第一反相器和第二反相器；以及一第二鰭式場(chǎng)效晶體管組，其具有第二數(shù)量個(gè)溝道柵裝置，將此溝道柵裝置配置為形成至少二個(gè)端口，其中此第一數(shù)量比此第二數(shù)量大。
6.如權(quán)利要求5所述的SRAM單元，其中此第一反相器包括此下拉裝置的第一子集，其中此下拉裝置的此第一子集的漏極借由硅化物、長(zhǎng)接觸窗線和上述二者組合的其中之一電氣連接在一起；以及此第二反相器包括此下拉裝置的第二子集，其中此下拉裝置的此第二子集的漏極借由硅化物、長(zhǎng)接觸窗線和上述二者組合的其中之一電氣連接在一起。
7.如權(quán)利要求5所述的SRAM單元，更進(jìn)一步包括 字線，其分別連接至此溝道柵裝置的柵極；以及位線，其分別連接至此溝道柵裝置的漏極，其中此字線的第一長(zhǎng)度和此位線的第二長(zhǎng)度之間的比值約大于3. 5 1。
8.如權(quán)利要求7所述的SRAM單元，更進(jìn)一步包括二Vss電源線和一 Vdd電源線，其中此Vss電源線、此Vdd電源線和此位線形成于一第一金屬層并且朝向一第一方向，以及此字線形成于在此第一金屬層之上的一第二金屬層，且此第二金屬層朝向不同于此第一方向的一第二方向，其中此Vdd電源線和此Vss電源線中至少一電源線配置于二位線之間以屏蔽噪聲。
9.一種雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元包括一第一反相器，其具有一第一上拉晶體管(PUi)和一第一下拉晶體管組； 一第二反相器，其具有一第二上拉晶體管(P^)和一第二下拉晶體管組，此第二反相器與此第一反相器交叉耦合；一第一溝道柵晶體管組，其與此第一和此第二反相器耦合以形成一第一端口 ；以及一第二溝道柵晶體管組，其與此第一和此第二反相器耦合以形成一第二端口 ； 其中每個(gè)下拉裝置和溝道柵裝置包括一 η型鰭式場(chǎng)效晶體管(nFinFET)以及每個(gè)上拉晶體管包括一 P型鰭式場(chǎng)效晶體管(PFinFET)，且其中此SRAM單元中下拉裝置的數(shù)量多于溝道柵裝置。
10.如權(quán)利要求9所述的SRAM單元，其中此第一下拉晶體管組包括3個(gè)下拉晶體管PD11、PD12和PD13 ； 此第二下拉晶體管組包括3個(gè)下拉晶體管PD21、PD22和PD23 ； 此第一溝道柵晶體管組包括2個(gè)溝道柵晶體管PGl和PG2 ； 此第二溝道柵晶體管組包括2個(gè)溝道柵晶體管PG3和PG4 ；以及其中此PD12和此PGl形成于一第一連續(xù)鰭式有源區(qū)，且此PD22和此PG4形成于一第二連續(xù)鰭式有源區(qū)。
全文摘要
本揭示提供雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，以下簡(jiǎn)稱為SRAM)單元的一實(shí)施例。雙端口SRAM單元包括用以數(shù)據(jù)存儲(chǔ)的交叉耦合的第一和第二反相器，每一個(gè)反相器包括一上拉裝置(PU)和多個(gè)下拉裝置(PDs)；與上述2個(gè)交叉耦合的反相器配置在一起的多個(gè)溝道柵裝置；以及用以讀取和寫入的與多個(gè)溝道柵裝置(PGs)耦合的至少2個(gè)端口，其中每個(gè)上拉裝置、下拉裝置和溝道柵裝置包括一鰭式場(chǎng)效晶體管(fin field-effect transistor，以下簡(jiǎn)稱為FinFET)；SRAM單元中下拉裝置數(shù)量和SRAM單元中溝道柵裝置數(shù)量之間的比值大于1，且SRAM單元中的FinFET數(shù)量等于或大于12。本揭示提供在較廣操作電壓范圍下的溝道柵裝置和下拉裝置之間更好的裝置軌跡/匹配。
文檔編號(hào)G11C11/413GK102298963SQ20101055893
公開日2011年12月28日 申請(qǐng)日期2010年11月22日 優(yōu)先權(quán)日2010年6月25日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司