專利名稱：記憶體及與非門快閃記憶體的低電壓程序化方法
技術(shù)領域：
本發(fā)明涉及一種快閃記憶體技術(shù)，特別是涉及一種在與非門組態(tài)中合適作為低電壓程序化及抹除操作的快閃記憶體及與非門快閃記憶體的低電壓程序化方法。
背景技術(shù)：
快閃記憶體是非揮發(fā)集成電路記憶體技術(shù)的一類。傳統(tǒng)的快閃記憶體使用浮動柵極記憶胞。隨著記憶裝置的密度提升，浮動柵極記憶胞之間逾加靠近，儲存在相鄰浮動柵極中的電荷交互影響即會造成問題，因此形成限制，使得采用浮動柵極的快閃記憶體密度無法提升。另一種快閃記憶體所使用的記憶胞稱為電荷捕捉記憶胞，其采用電荷捕捉層取代浮動柵極。電荷捕捉記憶胞是利用電荷捕捉材料，不會如浮動柵極一般造成個別記憶胞之間的相互影響，并且可以應用于高密度的快閃記憶體。典型的電荷儲存記憶胞包含一場效晶體管(FET)結(jié)構(gòu)，其中包含由通道所分隔的源極與漏極，以及藉由一電荷儲存結(jié)構(gòu)而與通道分離的柵極，其中該電荷儲存結(jié)構(gòu)包含穿隧介電層、電荷儲存層(浮動柵極或介電層)與阻障介電層。較早的傳統(tǒng)設計如SONOS裝置，其中源極、漏極與通道形成于硅基材(S)上，穿隧介電層則由氧化硅(0)形成，電荷儲存層由氮化硅形成(N)，阻障介電層由氧化硅(0)形成，而柵極則為多晶硅(S)。快閃記憶體裝置通?？梢允褂门c非門(NAND)或是或非門(NOR)架構(gòu)來施作，但也可以是其他的架構(gòu)，包括與門(AND)架構(gòu)。此與非門(NAND)架構(gòu)特別因為其在資料儲存應用方面的高密度及高速的優(yōu)點而受到青睞。而或非門(NOR)架構(gòu)則是適合于例如程序法儲存等其他應用上，因為隨機存取是重要的功能需求。在一與非門(NAND)架構(gòu)中，程序化過程通常是依賴富勒-諾得漢(FN)穿隧，且需要高電壓，通常是在20伏特數(shù)量級，且需要高電壓晶體管來處理。此額外的高電壓晶體管及搭配使用于邏輯和其他資料流的晶體管在同一集成電路中，會造成工藝的復雜性增加。如此則會增加此裝置的制造成本。由此可見，上述現(xiàn)有的與非門快閃記憶體在產(chǎn)品結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的記憶體與非門快閃記憶體的低電壓程序化方法，實屬當前重要研發(fā)課題之一， 亦成為當前業(yè)界極需改進的目標。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的與非門快閃記憶體存在的缺陷，而提供一種新的記憶體與非門快閃記憶體的低電壓程序化方法，所要解決的技術(shù)問題是使其可以在與非門 (NAND)架構(gòu)中利用低電壓即可程序化操作，非常適于實用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶體，其包含多個記憶胞串聯(lián)安排于一半導體主體中；多條字元線，該多條字元線中的字元線與對應的該多個記憶胞中的記憶胞耦接；以及控制電路與多條位元線耦接， 以適合利用下列步驟對一所選取字元線對應的該多個記憶胞中的一選取記憶胞進行程序化在一程序化區(qū)間時偏壓該多個記憶胞的第一及第二側(cè)之一至一漏極端電壓，且偏壓該第一及第二側(cè)的另一者至一源極端電壓；在該程序化區(qū)間時施加漏極端導通電壓至介于該所選取字元線與該第一及第二側(cè)的一者之間的字元線；在該程序化區(qū)間時施加源極端導通電壓至介于該所選取字元線與該第一及第二側(cè)的另一者之間的字元線；在該程序化區(qū)間時施加一程序化電壓至該所選取字元線；及施加一切換電壓至與該所選取字元線及其對應的選取記憶胞鄰接的字元線及其對應的記憶胞，以控制在該程序化區(qū)間時的電導。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。前述的記憶體，其中所述的切換電壓在該程序化區(qū)間時會變動，使得在該程序化區(qū)間的一部分時熱載子注入發(fā)生在該所選取記憶胞以設置該所選取記憶胞至一程序化臨界階級。前述的記憶體，其中所述的施加一切換電壓包括一段時間包含一系列的增加或減少大小的脈沖。前述的記憶體，其中所述的施加一切換電壓包括施加一個或多個具有一快速上升或快速下降邊緣至少一者的脈沖。前述的記憶體，其中所述的多個記憶胞安排成一與非門串列。前述的記憶體，更包括一第一切換開關(guān)在一參考線與該多個記憶胞的該第一側(cè)之間，及一第二切換開關(guān)在一第一位元線與該多個記憶胞的該第二側(cè)之間，且其中該控制電路在該程序化區(qū)間開啟該第一切換開關(guān)及開啟該第二切換開關(guān)。前述的記憶體，更包括第二多個記憶胞與該多條字元線耦接，一對應的第一切換開關(guān)在該參考線與該第二多個記憶胞的一第一側(cè)之間，及一對應的第二切換開關(guān)在一第二位元線與該第二多個記憶胞的一第二側(cè)之間，且其中該控制電路經(jīng)由該第一位元線施加該漏極端電壓至該第二多個記憶胞的該第二側(cè)，經(jīng)由該參考線施加該源極端電壓至該第二多個記憶胞的該第一側(cè)，且經(jīng)由該第二位元線施加一與該源極端電壓相同或接近的電壓至該第二多個記憶胞的該第二側(cè)以抑制熱載子注入。前述的記憶體，更包括第二多個記憶胞與該多條字元線耦接，一對應的第一切換開關(guān)在該參考線與該第二多個記憶胞的該第一側(cè)之間，及一對應的第二切換開關(guān)在一第二位元線與該第二多個記憶胞的該第二側(cè)之間，且其中該控制電路經(jīng)由該第一位元線施加該源漏端電壓至該第二多個記憶胞的該第二側(cè)，經(jīng)由該參考線施加該漏極端電壓至該第二多個記憶胞的該第一側(cè)，且經(jīng)由該第二位元線施加一與該漏極端電壓相同或接近的電壓至該第二多個記憶胞的該第二側(cè)以抑制熱載子注入。前述的記憶體，更包括第二多個記憶胞與該多條字元線耦接及一第二位元線，且其中該控制電路線施加一電壓至該第二位元線以抑制熱載子注入。前述的記憶體，更包括額外的記憶胞與該多個記憶胞串聯(lián)于該半導體主體中及一額外的字元線，且放置介于該多個記憶胞與該第一及第二切換開關(guān)的一者之間，且其中該控制電路線在程序化與該額外的字元線鄰接的一目標記憶胞時施加該切換電壓至該額外的字元線。前述的記憶體，更包括一第一切換開關(guān)在一參考線與該多個記憶胞的該第一側(cè)之
6間，及一第二切換開關(guān)在一位元線與該多個記憶胞的該第二側(cè)之間。前述的記憶體，更包括第二多個記憶胞與該多條字元線及一第二位元線耦接，且其中該控制電路線在該程序化區(qū)間操作以偏壓該第二位元線使得在該選取字元線的一第一側(cè)的該第二多個記憶胞的一第一半導體主體區(qū)域及在該選取字元線的一第二側(cè)的該第二多個記憶胞的一第二半導體主體區(qū)域被偏壓至接近一給定電壓階級，例如是該源極端電壓或是該漏極端電壓，以抑制熱載子產(chǎn)生。前述的記憶體，更包括多條位元線及多條共同源極線，其中該多個記憶胞安排成一第一與非門串列與該多條位元線中的一第一位元線及該多條共同源極線中的一第一共同源極線耦接，且包括多個額外的與非門串列與該多條字元線、該多條位元線及該多條共同源極線耦接，且其中該多個額外的與非門串列中的一第二與非門串列與該第一位元線及該多條共同源極線中的一第二共同源極線耦接。前述的記憶體，其中所述的第一及第二與非門串列是安排成沿著一列方向彼此鄰近。前述的記憶體，其中所述的第一及第二與非門串列是安排成沿著一行方向彼此鄰近。前述的記憶體，更包括多層的記憶胞、多條位元線及多條共同源極線，其中該多個記憶胞安排成一第一與非門串列在該多層中的一層與該多條位元線中的一第一位元線及該多條共同源極線中的一第一共同源極線耦接，且包括多個額外的與非門串列與該多條字元線、該多條位元線及該多條共同源極線耦接，且其中該多個額外的與非門串列中的一第二與非門串列與該多層中的另一層耦接至該第一位元線及該多條共同源極線中的一第二共同源極線，且該多個額外的與非門串列中的一第三與非門串列與該多層中的該另一層耦接至該另一位元線及該第一共同源極線。前述的記憶體，其中所述的控制電路在該程序化區(qū)間時施加該切換電壓至超過一條字元線。前述的記憶體，其中所述的多個記憶胞安排成一共同源極與非門快閃記憶體陣列中的一與非門串列。前述的記憶體，其中所述的多個記憶胞安排成一虛擬接地與非門快閃記憶體陣列
中的一與非門串列。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶體，其包含一與非門串列包含多個記憶胞串聯(lián)安排于一半導體主體中；多條字元線，該多條字元線中的字元線與對應的該多個記憶胞中的記憶胞耦接；以及控制電路與多條位元線耦接，以適合利用下列步驟對一所選取字元線對應的該多個記憶胞中的一選取記憶胞進行程序化藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該與非門串列的電導，以誘發(fā)等效源極于該與非門串列的一選取記憶胞的一側(cè)的一第一半導體主體區(qū)域中及誘發(fā)等效漏極于該與非門串列的該選取記憶胞的另一側(cè)的一第二半導體主體區(qū)域中；偏壓該第一半導體主體區(qū)域至一源極端電壓；偏壓該第二半導體主體區(qū)域至一漏極端電壓；及施加一大于一熱載子注入能障階級的程序化電位至該所選取記憶胞。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種與非門快閃記憶體的低電壓程序化方法，其是誘發(fā)熱載子注入于一與非門陣列的
7一與非門串列中的一選取記憶胞，該方法包括以下步驟藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該與非門串列的電導，以誘發(fā)等效源極于該與非門串列的一選取記憶胞的一側(cè)的一第一半導體主體區(qū)域中及誘發(fā)等效漏極于該與非門串列的該選取記憶胞的另一側(cè)的一第二半導體主體區(qū)域中；偏壓該等效漏極至一漏源極端電壓；偏壓該等效源極至一漏極端參考電壓；以及施加一大于一熱載子注入能障階級的程序化電位至該所選取記憶胞。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。前述的與非門快閃記憶體的低電壓程序化方法，其中所述的與非門陣列中的該與非門串列包括一第一切換開關(guān)在一位元線或參考線與該與非門串列的一第一側(cè)之間，及一第二切換開關(guān)在一位元線或參考線與該與非門串列的一第二側(cè)之間，且其中該偏壓包括: 開啟該與非門串列中的該第一切換開關(guān)，包括該選取記憶胞及經(jīng)由該第一切換開關(guān)施加該源極端電壓至該與非門串列的該第一側(cè)；及開啟該與非門串列中的該第二切換開關(guān)，包括該選取記憶胞及經(jīng)由該第二切換開關(guān)施加該漏極端電壓至該與非門串列的該第二側(cè)。前述的與非門快閃記憶體的低電壓程序化方法，其中所述的與非門陣列中的該與非門串列包括一第一切換開關(guān)在一位元線或參考線與該與非門串列的一第一側(cè)之間，及一第二切換開關(guān)在一位元線或參考線與該與非門串列的一第二側(cè)之間，且其中該偏壓包括: 開啟該與非門串列中的該第一切換開關(guān)，包括該選取記憶胞及經(jīng)由該第一切換開關(guān)施加該漏極端電壓至該與非門串列的該第一側(cè)；以及開啟該與非門串列中的該第二切換開關(guān)，包括該選取記憶胞及經(jīng)由該第二切換開關(guān)施加該源極端電壓至該與非門串列的該第二側(cè)。前述的與非門快閃記憶體的低電壓程序化方法，更包括關(guān)閉至少一未選取與非門串列中的該第一及第二切換開關(guān)的一者。前述的與非門快閃記憶體的低電壓程序化方法，更包括開啟至少一未選取與非門串列中的該第一及第二切換開關(guān)。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，本發(fā)明的主要技術(shù)內(nèi)容如下為達到上述目的，本發(fā)明提供了一種記憶裝置，組態(tài)為低電壓操作，其包含多個記憶胞串聯(lián)安排于一半導體主體中，例如可以被應用于與非門陣列的與非門串列中，具有多條字元線與對應的記憶胞耦接?？刂齐娐放c該多條位元線及半導體主體耦接，以適合藉由熱載子注入對一所選取記憶胞進行程序化，這些熱載子是使用控制的字元線電壓在一目標記憶胞上，在此稱為切換電壓ν-sw。一源極端電壓施加于此串列的一側(cè)，其是共同接地或是其他特定電壓以作為源極端電壓。所選取記憶胞在程序化時施加源極端電壓的一側(cè)在此稱為“等效源極端”或是“等效源極”。一漏源極端電壓施加于此串列的另一側(cè)，其是施加一供應電位在此業(yè)界通常稱為VD，是其他特定電壓以作為漏極端電壓。所選取記憶胞在程序化時施加漏極端電壓的一側(cè)在此稱為“等效漏極端”或是“等效汲極”。為了控制切換記憶胞的電導，在程序化區(qū)間的一部分時V-SW設置至一偏壓條件在鄰接目標記憶胞的主體建立一條件以支持足夠熱電場(漏極至源極電壓)且足夠的通道電流于此目標記憶胞中，其中程序化電壓施加至此目標記憶胞，以誘發(fā)熱載子注入。使用此程序的熱載子注入可以應用控制電路實施，其在程序化區(qū)間實施加一程序化電壓至所選取字元線(與該目標記憶胞對應)，其施加切換電壓V-SW至所選取字元線的等效源極側(cè)的鄰接字元線，其施加導通電壓至其他的字元線，而連接介于位元線與共同線之間的半導體主體，以致能程序化電流的流動。在程序化區(qū)間時，此選取字元線藉由一程序化電壓偏壓，其足以克服通道熱載子能障階級。然而，此程序化電壓可以遠小于典型FN程序化所需的電壓。與多個記憶胞所對應的字元線接收一導通電壓，其是低于程序化電壓以抑制其他記憶胞的干擾。在程序化區(qū)間的切換電壓也類似地低于程序化電壓以抑制此切換記憶胞的干擾。對一與非門串列實施例，一第一切換開關(guān)(接地選擇切換開關(guān)或底位元線切換開關(guān))提供在多個晶體管的一第一端，且一第二切換開關(guān)(串列選擇切換開關(guān)或頂位元線切換開關(guān))提供在多個晶體管的一第二端。在此實施例中，控制電路于程序化區(qū)間時操作以開啟第一及第二切換開關(guān)以致能使電流在半導體主體中流動。選擇線(例如串列選擇線 SSL或接地選擇線GSL)與此多條字元線平行可以耦接至第一及第二切換開關(guān)。當所選取記憶胞與這些選擇線之一鄰接時，則切換電壓V-SW可以施加至切換開關(guān)，而不是記憶胞。替代地，一假字元線可以被加至此串列中，其操作以接收V-SW來對此與非門串列中的第一個或最后記憶胞進行程序化。在第二多個記憶胞與相同的多條字元線耦接，例如一位選取位元線上的一平行與非門串列，此控制電路可以操作施加一共同電壓(例如源極端或漏極端電壓)至該多個晶體管的第一端及第二端兩者。在此安排中，所選取字元線兩端的半導體主體區(qū)域被偏壓至類似的電壓階級以防止在未選取串列上的熱載子注入。另外，為達到上述目的，本發(fā)明還提供了一種誘發(fā)一與非門陣列的與非門串列中的一選取記憶胞熱載子注入以進行程序化的方法，其是根據(jù)使用V-SW鄰接所選取記憶胞以造成載子的流動及熱電場。一高于熱載子注入能障階級的程序化電位施加于所選取記憶胞，且然后漏極至源極電壓通過所選取記憶胞且所選取記憶胞中的載子流動到達一足以支持熱載子注入的階級。借由上述技術(shù)方案，本發(fā)明記憶體及與非門快閃記憶體的低電壓程序化方法至少具有下列優(yōu)點及有益效果本發(fā)明記憶體及與非門快閃記憶體的低電壓程序化方法因為較低操作電壓而抑工藝程序化干擾。其使用切換電位以達成熱載子注入因而可使用較低的操作電壓。因此使得在集成電路上的驅(qū)動電路可以僅使用單一 MOSFET工藝來實施，而不需要額外的高電壓 MOSFET 工藝。此外，本發(fā)明的字元線電壓也低于傳統(tǒng)與非門快閃記憶體FN程序化所需。因此， 也不需要非常高電壓的驅(qū)動裝置。此外，通過與非門快閃記憶體中穿隧氧化層的垂直電場也小于FN程序化所需。因為所需的電場較低，因此可以提升裝置的靠性。更進一步地，較傳統(tǒng)FN操作本發(fā)明所需為低的程序化及導通V-PASS電壓導致字元線層間介電層的電壓降低，因此可以減少字元線層間介電層因為字元線間距縮小而產(chǎn)生的崩潰問題。綜上所述，本發(fā)明是有關(guān)于一種記憶體及與非門快閃記憶體的低電壓程序化方法，該記憶體，包含多個記憶胞串聯(lián)安排于一半導體主體中，例如與非門串列中，具有多條字元線。一所選取記憶胞藉由熱載子注入進行程序化。此程序化操作是基于控制介于此與非門串列中所選取記憶胞的第一側(cè)的一第一半導體主體區(qū)域與該與非門串列的該選取記
9憶胞的第二側(cè)的一第二半導體主體區(qū)域的載子流動。施加高于熱載子注入能障的程序化電位至所選取記憶胞，且之后通過所選取記憶胞的漏極至源極電壓及所選取記憶胞中的載子流動到達足以支持熱載子注入的階級，其是由與該選取記憶胞鄰接的切換記憶胞控制。本發(fā)明在技術(shù)上有顯著的進步，并具有明顯的積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖IA和圖IB是顯示一現(xiàn)有習知的FN穿隧程序化技術(shù)的一選取與非門串列及一非選取與非門串列的簡要剖面圖。圖2是顯示一選取與非門(NAND)串列的簡要剖面圖及其通道電流與程序化偏壓關(guān)系圖，顯示使用現(xiàn)有習知技藝的方案在與非門(NAND)串列中嘗試誘發(fā)熱載子注入程序化所遭遇的問題。圖3是顯示一選取與非門(NAND)串列的簡要剖面圖及其通道電流與程序化偏壓關(guān)系圖，顯示此處所描述的在一與非門串列中誘發(fā)熱載子注入的程序化偏壓條件。圖4是顯示使用此處所描述的程序化偏壓條件的一共同源極型態(tài)的與非門型態(tài)記憶陣列的布局圖。圖5是顯示此處所描述的熱載子注入程序化操作時位元線及字元線偏壓電壓的一范例的時序示意圖。圖6是顯示熱載子注入使用此處所描述的調(diào)整偏壓時和傳統(tǒng)FN穿隧使用的程序化電位與熱載子注入所使用的程序化電位類似時，臨界電壓的改變與程序化時間的關(guān)系圖。圖7是顯示所施加的切換電壓V-SW與臨界電壓的改變的關(guān)系圖，具有-3V臨界電壓的切換記憶胞及具有IV臨界電壓的切換記憶胞，以顯示切換電壓V-SW的操作區(qū)間。圖8是顯示一與非門陣列的記憶胞臨界電壓分布圖示，其具有切換電壓V-SW分布于記憶胞臨界電壓分布的中央及邊緣，顯示決定此處所描述切換電壓V-SW操作區(qū)間的一方案。圖9是顯示在一程序化操作時使用一步進切換、驗證及重試步驟機制的時序圖， 以用來設置切換電壓。圖10是顯示在一程序化操作時使用一遞增坡度三角型態(tài)脈沖的時序圖，以用來設置切換電壓。圖11是顯示在一程序化操作時使用一遞減坡度三角型態(tài)脈沖的時序圖，以用來設置切換電壓。圖12是顯示具有一斜率領先及落后邊緣的切換電壓脈沖的時序圖。圖13是顯示根據(jù)一替代實施例使用多重切換記憶胞字元線的一共同源極型態(tài)與非門記憶陣列的示意圖，其使用此處所描述的程序化偏壓條件。圖14是顯示根據(jù)另一替代實施例使用接地位元線及施加VD共同源極線與偏壓VD 至未選取位元線上的一共同源極型態(tài)與非門記憶陣列的示意圖，其使用此處所描述的程序
10化偏壓條件。圖15是顯示根據(jù)另一替代實施例使用接地位元線及施加VD共同源極線與偏壓VD 至未選取位元線的共同源極線端及壓升電位于位元線端的一共同源極型態(tài)與非門記憶陣列的示意圖，其使用此處所描述的程序化偏壓條件。圖16是顯示具有假字元線鄰接與非門串列兩端的一與非門陣列的簡化布局示意圖。圖17是顯示虛擬接地與非門型態(tài)記憶陣列進行程序化操作時的示意圖，其使用此處所描述的程序化偏壓條件且具有程序化電流自底部流向頂部。圖18是顯示虛擬接地與非門型態(tài)記憶陣列進行程序化操作時的示意圖，其使用此處所描述的程序化偏壓條件且具有程序化電流自頂部流向底部。圖19是顯示多平面共同源極與非門型態(tài)記憶陣列進行程序化操作時的簡要示意圖，其使用此處所描述的程序化偏壓條件且具有共享位元線及共同源極解碼。圖20是顯示多平面共同源極與非門型態(tài)記憶陣列進行程序化操作時的簡要示意圖，其使用此處所描述的程序化偏壓條件且具有共享字元線及共同源極解碼。圖21是顯示三維共同源極與非門型態(tài)記憶陣列進行程序化操作時的簡要示意圖，其使用此處所描述的程序化偏壓條件且具有共享字元線及共同源極解碼。圖22是顯示集成電路的方框示意圖，其使用本發(fā)明實施例的記憶胞及偏壓電路。7、8:柵介電層9 電荷捕捉結(jié)構(gòu)10 半導體主體11、19:接點12-18 節(jié)點21 接地選擇線GSL22-27 字元線28:串列選擇線SSL30、105 共同源極線CS31 位元線32 未選取位元線40、100、156、300、320、400、420 目標記憶胞41、112、113、114、155、304、324 切換記憶胞42:第一切換開關(guān)43 第二切換開關(guān)50、51 半導體主體中的區(qū)域52 空乏區(qū)域101、102、103、104、201-207、380-383、480-483 與非門串列111 接地選擇晶體管112:串列選擇晶體管301,321 第一切換晶體管302,322 第二切換晶體管
310,314,315,330-335 半導體主體中的區(qū)域180、312 等效源極區(qū)域181、313 等效漏極區(qū)域395,396,428,429 共同源極線 CS398、399 共享接點401-403 記憶胞421-423 記憶胞450,451 位元線500-503 源/漏極串列810:集成電路812 與非門快閃記憶體(例如三維)814 字元線/串列選擇及接地選擇解碼器與驅(qū)動器816 字元線818 位元線解碼器819 共同源極線解碼器820 位元線822,826 總線擬4 感測放大器/資料輸入結(jié)構(gòu)830 其他電路834 (熱載子注入程序化及FN抹除)控制器836 偏壓調(diào)整供應電壓828:資料輸入線832:資料輸出線1106:串列選擇線1160、1161、1162 導線1170、1171、1172、1173、1174、1175、1182、1184 記憶胞1190、1191 共同源極選擇晶體管1196、1197 串列選擇晶體管
具體實施例方式為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的記憶體與非門快閃記憶體的低電壓程序化方法其具體實施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現(xiàn)。通過具體實施方式
的說明，當可對本發(fā)明為達成預定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。圖IA和圖IB是顯示一現(xiàn)有習知技術(shù)與非門(NAND)架構(gòu)快閃記憶體的剖面圖，其中顯示多個介電電荷捕捉快閃記憶胞串聯(lián)安排以形成與非門串列及偏壓供FN穿隧程序化之用。圖IA是顯示一與非門串列的偏壓，其包括一選取位元線上的目標記憶胞，而圖IB是
12顯示一與非門串列上未被選取位元線的偏壓。使用能隙工程SONOS電荷捕捉技術(shù)以實施與非門快閃記憶體的一技術(shù)可參閱美國專利第73K474號，其在此引為參考資料。與非門串列可以使用許多不同的組態(tài)實施，包括鰭形場效晶體管技術(shù)、淺溝渠隔離技術(shù)、垂直與非門技術(shù)等等。某些垂直與非門結(jié)構(gòu)的范例，請參閱Kim等人標題為"Non-volatile memory device,method of operating same and method of fabricating the same“白勺歐專禾1J 第EP 2048709號。另一種類似的結(jié)構(gòu)是用于浮動柵極記憶胞，使用導電的浮動柵極。請參閱圖IA所示，此記憶胞是形成于一半導體主體10之上。對于η通道記憶胞而言，半導體主體10可以是一隔離的ρ井，其位于一半導體晶片的深η井區(qū)內(nèi)。替代地，此半導體主體10可以由介電層或是其他材料隔離。在某些實施例中也可以使用ρ通道記憶胞，其中半導體主體的摻雜材料是η型。多個快閃記憶胞可以安排成沿著一個與字元線方向正交的位元線方向排列的串列。字元線22-27沿伸通過一些平行的與非門串列。節(jié)點12-18是由半導體主體中的η型區(qū)域(對η通道裝置而言)，且作為記憶胞的源/漏極區(qū)域。一個由金屬氧化物半導體晶體管形成的第一切換開關(guān)具有一柵極于接地選擇線GSL 21中，其連接于具有第一字元線22 的對應記憶胞與由半導體主體10中的η型區(qū)域形成的一接點11之間。此接點11與共同源極線CS 30連接。一個由金屬氧化物半導體晶體管形成的第二切換開關(guān)具有一柵極于串列選擇線SSL 28中，其連接于具有最后字元線27的對應記憶胞與由半導體主體10中的η 型區(qū)域形成的一接點19之間。此接點19與位元線BL 31連接。在此例示實施例中的第一及第二切換開關(guān)是金屬氧化物半導體晶體管，此范例中具有二氧化硅的柵介電層7和8。在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態(tài)中，一個與非門串列可以包含16、32或更多個記憶胞串聯(lián)安排。這些記憶胞所對應的字元線22-27具有電荷捕捉結(jié)構(gòu)9于字元線與半導體主體10中通道區(qū)域之間。此記憶胞中的電荷捕捉結(jié)構(gòu) 9可以是介電電荷捕捉結(jié)構(gòu)、浮動柵極電荷捕捉結(jié)構(gòu)、或是其他合適作為使用此處所描述技術(shù)來程序化的快閃記憶體結(jié)構(gòu)。此外，與非門快閃結(jié)構(gòu)的實施例中已經(jīng)開發(fā)出沒有接面的形態(tài)，其中節(jié)點13-17，且選擇性地包括節(jié)點12和18可以自此結(jié)構(gòu)中省略。圖IA是顯示一現(xiàn)有習知技術(shù)與非門(NAND)架構(gòu)快閃記憶體的剖面圖，其是誘發(fā) FN穿隧以對與字元線M對應的記憶胞進行程序化的偏壓示意圖。根據(jù)此處所顯示的偏壓， 接地選擇線GSL偏壓至大約為OV而共同源極線接地，使得與接地選擇線GSL 21對應的第一切換開關(guān)是關(guān)閉的，且串列選擇線SSL偏壓至約VCC而所選取的位元線也是接地，使得與串列選擇線SSL觀對應的第二切換開關(guān)是開啟的。在這些條件下，與與非門串列相關(guān)的區(qū)域33中的半導體主體是預充電至約0V。此選取字元線M被偏壓至一高電壓程序化階級 V-PGM，在某些實施例中可以高達20伏特的數(shù)量級。未選取字元線22、23、25-27被偏壓至一導通電壓V-PASS，其是比V-PGM還小的一個可以抑制此串列中未選取記憶胞的程序化的電壓。其結(jié)果是，電子穿隧進入所選取的記憶胞的電荷捕捉結(jié)構(gòu)中。圖IB是顯示一現(xiàn)有習知技術(shù)與非門(NAND)架構(gòu)快閃記憶體的剖面圖，其是對分享圖IA中字元線22-27的與非門串列未選取位元線的偏壓示意圖。由圖中可以發(fā)現(xiàn)，所有字元線的接地選擇線GSL與串列選擇線SSL皆與圖IA所示的偏壓相同。類似地，共同源極線30也是接地。然而，未選取的位元線偏壓至約為VCC的階級。如此會將第二切換開關(guān)關(guān)閉，其與串列選擇線SSL對應，且將區(qū)域35中的半導體主體與未選取的位元線BL 32解除
13耦接。其結(jié)果是，區(qū)域35中的半導體主體會由施加至字元線22-27的電壓所產(chǎn)生的電容耦合自我壓升，其可以防止足以干擾未選取與非門串列的記憶胞中電荷捕捉結(jié)構(gòu)的電場形成。根據(jù)電容性自我壓升的所謂的遞增步進脈沖程序化(ISSP)操作是業(yè)界所熟知的。圖2是顯示一選取與非門(NAND)串列的程序化偏壓，其是使用現(xiàn)有習知技藝的熱載子程序化的示意圖。在圖2中，共同源極線CS 30是接地，且選取的位元線31也是與VD耦接。接地選擇線GSL 21是耦接到一通過電壓以開啟第一切換開關(guān)42，將半導體主體與共同源極線CS 30耦接。串列選擇線SSL觀偏壓至一通過電壓而開啟第二切換開關(guān)43，且將半導體主體與所選取的位元線31耦接，其是與VD或是一位元線程序化偏壓耦接。與目標記憶胞40對應的字元線接收程序化脈沖V-PGM。由于此程序化偏壓的結(jié)果，一通道電流IPGM在此串列中的半導體主體流動，其完全開啟時是由軌跡55表示。此外，通過目標記憶胞的漏極至源極電壓(區(qū)間56)是很小的，沿著此串列的電壓下降分布由VD至地顯示于VCHANNEL圖中的軌跡57。其結(jié)果是，此目標記憶胞在程序化區(qū)間中與漏極至源極電壓對應的加熱電場是很小的，所以即使此操作方式下的通道電流是足夠高的，但總結(jié)下來其熱載子注入?yún)s是緩慢而沒有效率的。因此，對與非門程序化而言熱載子注入并無法達到一重要程度。圖3是顯示此處所描述的熱載子注入的程序化偏壓的示意圖。必須注意的是，對 η通道實施例，此熱載子包括電子。對ρ通道實施例，可以施加類似的偏壓技術(shù)以誘發(fā)熱空穴注入，其中熱載子包括空穴。此處所描述的實施例為η通道，但是替代的P通道實施例也可稱為熱載子注入。在與目標記憶胞40共同源極線CS 30端鄰接的記憶胞41耦接的字元線接收一兩階段切換電壓ν-sw，其安排成在程序化區(qū)間的一段時導致足以產(chǎn)生有效熱載子注入的條件。在一程序化區(qū)間的偏壓條件下，半導體主體10中的區(qū)域50被預充電至一漏極電壓VD 以響應介于接收V-PGM的目標字元線與第二切換開關(guān)43之間的所有字元線上的導通電壓 V-PASS(漏極端)。半導體主體10中的區(qū)域51藉由耦接偏壓至大約為OV的共同源極線 CS 30且電壓V-PASS(源極端)被耦接至介于切換記憶胞41與第一切換開關(guān)42之間的字元線上，而被預充電至有效源極電壓Vs。此V-PASS(源極端)可以是與V-PASS(漏極端) 相同的電壓，或是不同的電壓，視一特定應用或程序化條件所需。此外，此導通電壓V-PASS 可以根據(jù)在串列上的位置而改變。在區(qū)域50的電壓階級及在區(qū)域51的參考電壓階級在電壓V-SW低于記憶胞41的臨界電壓時是由于此切換記憶胞41底下的空乏通道區(qū)域52所隔離，且如同顯示于ICHANNEL圖中的軌跡60 —般沒有電流流過。當電壓V-SW到達一程序化范圍，半導體主體中的電流增加至一程序化電流階級足以支持熱載子注入，為一階級62介于完全開啟通道電流階級61與完全關(guān)閉通道電流階級60之間。此外，通過記憶胞41通道 52的壓降，顯示于VCHANNEL圖的軌跡63中的區(qū)域64，吸收了介于程序化位元線電壓與共同源極線電壓之間大部分的壓降，在目標記憶胞40周邊產(chǎn)生熱電場，其支持熱載子注入。在此范例中，如同此處所示所有的范例的與非門串列，第一及第二切換開關(guān)02， 43)是利用與此串列中記憶胞串聯(lián)的場效晶體管實施。在圖2A中所示的范例中，此場效晶體管的柵介電層是單層結(jié)構(gòu)，且通常包括氧化硅或是氮摻雜的氧化硅。在其他的實施例中， 此場效晶體管的柵介電層是單層結(jié)構(gòu)，且通常包括氧化硅或是氮摻雜的氧化硅。此串列中切換開關(guān)(例如42，43)的場效晶體管，可以使用多層柵介電層，包括與此串列中所有用的
14電荷捕捉結(jié)構(gòu)相同的柵介電層。此方案可以簡化記憶胞的工藝。在這樣的實施例中，第一及第二切換開關(guān)可以被特性化為“記憶胞”。有需要的話，作為切換開關(guān)的場效晶體管的通道長度可以較記憶胞的通道長度更長。因為，與傅勒-諾德漢(FN)穿隧相比較，使用此處所描述技術(shù)相對低的操作電壓，在程序化一目標記憶胞時此陣列中記憶胞的干擾可以被抑制。此外，因為使用此程序化的方法字元線電壓相比較于傳統(tǒng)使用傅勒-諾德漢(FN)穿隧為基礎記憶裝置的與非門快閃記憶體也較低，通過穿隧氧化層的垂直電場也較小。因為此原因，并不需要使用高電壓驅(qū)動裝置，且可靠性也會變得更好。此外，使用浮動柵極裝置，即使記憶胞因元件微縮造成具有較低的柵極耦合率，也不會因為如此低的柵極耦合率而大幅降低程序化速度。同時，因為使用低電壓裝置的結(jié)果，本制造工藝可以由省略非常高電壓的裝置而變得簡化。一種在操作時誘發(fā)熱載子注入一目標記憶胞中的方法是藉由施加一切換字元線電壓以控制在目標記憶胞源極端切換記憶胞電導。此電導被控制使得足以關(guān)閉切換記憶胞中的電流而可以將與非門串列分隔成兩個區(qū)域，包括一等效源極區(qū)域及一等效漏極區(qū)域。 在等效源極區(qū)域及等效漏極區(qū)域的電壓降是很小的。其結(jié)果是，所施加的位元線電壓大部分通過此切換記憶胞。此外，電導足以開啟此小量但是足夠的電流可以流經(jīng)此切換記憶胞和目標記憶胞，其中載子被加熱且注入此目標記憶胞的電荷捕捉結(jié)構(gòu)中。在選取位元線及共同源極線上的電壓應該高到足以誘發(fā)目標記憶胞中的熱載子加熱電場。施加在接地選擇線及串列選擇線上的電壓應該高到足以完全導通選取位元線及共同源極線的電壓。施加在接地選擇線及串列選擇線上的電壓可以是不同的。類似地，施加在未選取字元線上的電壓應該高到足以完全導通施加在選取位元線及共同源極線的電壓。必須注意的是在等效源極端的導通電壓與在等效漏極端的導通電壓可以是不同的。類似地，假如有必要的話其可以在沿著串列長度上改變。對于即將被程序化記憶胞對應的字元線而言，所施加的程序化電壓應該高到足以導致電子注入。在程序化操作時，在切換字元線上的電壓應該落在一操作范圍內(nèi)使得目標記憶胞中的漏極至源極電壓和程序化電流高到足以產(chǎn)生熱載子注入。圖4是顯示四個與非門串列101、102、103、104的布局圖，其分別經(jīng)由串列選擇晶體管(如112)和接地選擇晶體管(如111)而與各自的位元線BL-I到BL-4和一個共同源極線CS 105耦接。為了說明的目的起見，此處所示的偏壓電壓是程序化此與非門串列101 對應字元線WL(i)的一目標記憶胞100。第一切換開關(guān)晶體管111由接地選擇線GSL上的導通偏壓例如V-GSL(例如與VD相同的一電壓)以經(jīng)過共同源極線CS 105將與非門串列等效源極端預充電至地。第二切換開關(guān)晶體管112由串列選擇線上的串列選擇線導通電壓 V-SSL，例如高于位元線電壓VD，將與非門串列等效漏極端預充電所選取的位元線BL-I至位元線電壓。對應字元線WL(i+l)的切換記憶胞113是鄰接目標記憶胞100。因此，字元線 WL(i+l)在程序化區(qū)間時接收V-SW。在未選取位元線上，未選取位元線電壓被設置為地，或是一接近于共同源極線CS的階級，使得等效源極和等效漏極端兩者被預充電至相同或是接近的電壓，造成熱載子注入機率是較低的。注意到當目標記憶胞是在第一條字元線WL (0) 時，此串列選擇線SSL可以用來施加一切換電壓V-SW，其可以適合使用切換記憶胞111而不是一記憶胞來操作。圖5是顯示圖4操作時偏壓電壓的一范例的時序示意圖。未選取位元線(例如BL-2)及共同源極線CS在此區(qū)間中被偏壓至地。串列選擇線SSL和接地選擇線GSL與大約IOV耦接。此外，在此范例中未選取字元線的等效源極和等效漏極端兩者與大約IOV耦接。選取位元線(BL-I)在此程序化區(qū)間中與一足夠高的漏極電壓階級耦接，此電壓階級可以產(chǎn)生熱載子注入，例如是4V。選取字元線在此范例的程序化區(qū)間中接收一約為14V的程序化脈沖。切換電壓V-SW根據(jù)與目標記憶胞鄰接的切換記憶胞的臨界電壓動態(tài)地設置至一階級。對一低臨界電壓切換記憶胞，其V-SW舉例而言或許是-4V。替代地，切換電壓 V-SW可以根據(jù)記憶陣列中臨界電壓的分布設置掃描通過一操作范圍，其會在以下更詳細地描述。圖6是顯示熱載子注入使用圖5中的調(diào)整偏壓時和FN穿隧使用的程序化電位與熱載子注入所使用的程序化電位相同時，臨界電壓的改變與程序化時間的關(guān)系圖。由圖中可以看出，軌跡1130顯示當切換記憶胞是在一低臨界狀態(tài)時，熱載子注入的程序化時間是在3微秒數(shù)量級。軌跡1120顯示在一類似程序化電位的FN穿隧的程序化時間可以超過 100毫秒。因此，此處所描述的調(diào)整偏壓可以在相對低電壓達成較快速的程序化。作為對比，抹除操作的代表性偏壓階級顯示于下表一中。表一
抹除未選取字元線-8V選取字元線-8V切換字元線-8V未選取位元線浮接選取位元線浮接PW12VSSL浮接/VDGSL浮接/VDCS浮接 圖7是顯示所施加的切換電壓V-SW與臨界電壓的改變的關(guān)系圖，軌跡120是對應一具有-3V臨界電壓的切換記憶胞，而軌跡121是對應一具有IV臨界電壓的切換記憶胞。 軌跡120顯示此范例中低臨界電壓記憶胞的較佳切換電壓范圍大約是落在-4. 6到-2. 7V 之間。而對IV臨界電壓記憶胞的較佳切換電壓范圍大約是落在-0.2到+1.6V之間。這些結(jié)果顯示切換記憶胞的較佳切換電壓范圍是與此切換記憶胞的臨界電壓相關(guān)。此現(xiàn)象的發(fā)生是因為切換記憶胞的電導是由施加至其位元線的切換電壓與臨界電壓的差值決定。因為在大多數(shù)情況下此切換記憶胞是一記憶胞，其臨界電壓會隨著儲存于其中的資料值而改
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圖8是一顯示一包括許多個與非門串列的較大與非門陣列的啟發(fā)臨界電壓分布 250的示意圖。在此臨界電壓分布250，在數(shù)值X3—給定數(shù)目的記憶胞具有一臨界電壓值， 另一個數(shù)目的記憶胞在X4具有一臨界電壓值而另一個數(shù)目的記憶胞在中央值)(C具有一臨界電壓值。對上述的三個代表性臨界電壓值，其具有一適當?shù)那袚Q電壓范圍。因此，對在X3 具有臨界電壓值的記憶胞，其適當?shù)那袚Q電壓范圍是251。對在)(C具有臨界電壓值的記憶胞，其適當?shù)那袚Q電壓范圍是252。對在X4具有臨界電壓值的記憶胞，其適當?shù)那袚Q電壓范圍是253。其結(jié)果是，對整個陣列而言，其適當?shù)那袚Q電壓范圍可以由分布255代表，自一 Xl值延伸至X2值。因此，在一大陣列的給定程序化操作，切換電壓需要落在自Xl到X2的范圍內(nèi)。在一代表性系統(tǒng)中，對一快速程序化操作低值Xl的適當切換電壓范圍的外緣是發(fā)生在低于X3約0-1V，且對一快速程序化操作高值X2的適當切換電壓范圍的外緣是發(fā)生在大于X4約0-1V。在其他的系統(tǒng)中，適當切換電壓范圍可以在此臨界電壓范圍之外延伸約 2-3V。使用此技術(shù)應用于一與非門記憶裝置中，施加合適的切換電壓至與目標記憶胞相鄰的切換記憶胞的演算法會考量臨界電壓的變動。圖9是顯示施加切換電壓通過此所需范圍的一種機制。此演算法牽涉到在一系列的程序化脈沖的一步進(階梯狀)切換電壓階級， 在每一次程序化脈沖后其具有一驗證及重試步驟。如圖9所示，第一脈沖261應具有較Xl 略小的大小。此系列中的每一個脈沖(如脈沖沈2)應該步進一個小電壓，舉例而言為0.2 伏特。此系列中的最后一個脈沖263應具有較X2略大的大小。在替代實施例中，可以施加一步減系列，自較X2略大的脈沖開始而結(jié)束于較Xl略小的脈沖。步進脈沖的優(yōu)點是其可使用較簡單的電路產(chǎn)生方波，而其缺點則是一給定目標記憶胞的程序化時間或許會依據(jù)其鄰接切換記憶胞而改變。圖10則是顯示一替代實施例，其是使用坡度切換電壓。在程序化區(qū)間，此切換電壓可以自較Xl略小的基底階級在一正坡度264逐漸增加至大于X2的峰值，然后再沿著線 265落回低于XI。如此方式，在至少程序化區(qū)間的一部分可以穿過此切換記憶胞的合適的切換電壓范圍。對此坡度切換電壓而言，坡度264的斜率應該足夠小以保證所有的記憶胞具有足夠的反應時間來進行此目標記憶胞的熱載子注入程序化。此斜率可以根據(jù)記憶胞的型態(tài)而改變。大致預期不同與非門組態(tài)是具有斜率介于每微秒0. 1伏特到每微秒10伏特之間。圖11則是顯示一下降坡度切換電壓。在圖11所示的切換脈沖，此切換電壓自略大于X2的階級開始，且沿著線274下降至較Xl略小的最小值，之后則沿著線275回到較高階級。圖12則顯示一切換電壓脈沖觀5具有一斜率領先及落后邊緣，其中此脈沖自較Xl 略小的階級開始而增加至一略大于X2的階級，且之后自大于X2的階級減少回到小于Xl的階級。此具有斜率領先及落后邊緣084、285)的切換電壓的脈沖，可以在斜率領先及落后邊緣達成較快的程序化速度，其約為介于每微秒0. 1伏特到每微秒10伏特之間。也如圖所示一個反向的脈沖觀6，其中此脈沖在領先邊緣觀6自大于X2的階級減少至小于Xl的階級，且之后在落后邊緣觀7自小于Xl的階級增加至大于X2的階級。其他的切換電壓機制也可以使用。舉例而言，可以首先感測切換記憶胞的臨界電
17壓，然后再施加一個較窄的切換電壓范圍以匹配此臨界電壓。圖13是顯示多重切換記憶胞112、113、114鄰接于陣列目標記憶胞100共同源極 CS端的偏壓條件的示意圖。使用多重切換記憶胞，例如是兩個，或是本范例中包括切換記憶胞112、113、114的三個記憶胞，此具有較高臨界電壓的記憶胞在一給定切換電壓時會支配此程序化操作的表現(xiàn)。如此可以緊縮合適切換電壓的分布。因此，圖13為一電路示意圖， 其顯示兩個與非門串列101、102的布局圖，其分別經(jīng)由串列選擇晶體管和接地選擇晶體管而與各自的位元線BL-l、BL-2和一個共同源極線CS 105耦接。此處所示的偏壓電壓是程序化此與非門串列101對應字元線WL⑴的一目標記憶胞100。第一切換開關(guān)晶體管111 由接地選擇線GSL上的VD或是其他導通偏壓以經(jīng)過共同源極線CS 105將與非門串列與共同源極線CS 105耦接。第二切換開關(guān)晶體管112由串列選擇線上的串列選擇線導通電壓 V-PASS，及所選取位元線BL-I上的電壓VD，將與非門串列上方與所選取的位元線BL-I耦接。對應字元線WL (i+1)、WL (i+2)、WL (i+3)的三個切換記憶胞112、113、114是鄰接目標記憶胞100。因此，字元線WL (i+1)、WL (i+2)和WL (i+3)接收V-SW以支援熱載子注入程序化區(qū)間。在未選取位元線上，其與OV耦接，等效源極和等效漏極區(qū)域經(jīng)由未選取位元線BL-2 及共同源極線CS 105被偏壓至地。替代地調(diào)整偏壓及陣列組態(tài)也是可能的。代表性的應用顯示于圖14，牽涉到偏壓使得在此與非門串列上的電流自共同源極線(低電壓)流動至選取位元線(高電壓)。圖 14顯示替代實施例中的相反方向電流。在圖14所示的范例中，選取位元線被偏壓至地，而共同源極線被偏壓至漏極電位VD。對應字元線WL(i)的目標記憶胞接收程序化電位。切換電壓被施加于與非門串列位元線端的字元線WL(i-l)。自在接地電位的選取位元線的偏壓電壓用來建立與非門串列介于串列選擇切換開關(guān)112與目標記憶胞156之間的等效源極區(qū)域。切換記憶胞1 接收切換電壓其供應切換記憶胞的電導以產(chǎn)生之前所描述的熱載子注入條件。未選取位元線接收供應電位，例如是VD，其是與施加至共同源極線CS的偏壓相同或接近。因此，未選取與非門串列的等效源極和等效漏極區(qū)域具有類似的電壓而抑制熱載子注入。圖15是顯示另一替代實施例調(diào)整偏壓未選取與非門串列中使用升壓等效源極區(qū)域以抑制程序化干擾的示意圖。在此安排下，偏壓電壓與圖14中的類似，除了串列選擇線被設置為VD之外，其是與位元線BL-2的偏壓VD相同。其結(jié)果是，串列102的半導體主體的等效源極區(qū)域180自未選取位元線隔離。此外，其也因為字元線WL(i-l)接收切換電壓的結(jié)果而自共同源極線隔離，將等效漏極區(qū)域181與等效源極區(qū)域180隔離。此隔離的等效源極區(qū)域180因為程序化區(qū)間電壓脈沖是在V-PASS電位藉由電容耦合被自我升壓，使得具有一電壓階級接近于等效漏極區(qū)域181。此外，在此串列的電流也被阻擋，抑制了熱載子注入。當此進行程序化的目標記憶胞是與非門串列中的第一個記憶胞時，與接地選擇線相鄰，造成沒有記憶胞鄰接于目標記憶胞的等效源極端而可以作為切換記憶胞。相對的，當此進行程序化的目標記憶胞是與非門串列中的最后一個記憶胞時，與串列選擇線相鄰，且此串列偏壓以使得等效源極端在上方，再次造成沒有記憶胞鄰接于目標記憶胞的等效源極端而可以作為切換記憶胞。在這些情況下，串列選擇線或接地選擇線可以在合適偏壓下以作為記憶胞的方式來控制半導體主體的電導。在替代實施例中，可以使用假字元線。
圖16是顯示類似于圖3的字元線和一與非門陣列源-漏極串列的簡要布局圖，除此之外還額外加上底部假字元線BDWL鄰接接地選擇線GSL及頂部假字元線TDWL鄰接串列選擇線SSL。假如是使用一路程序化電流操作的話，假字元線可以僅放置在一側(cè)。如圖所示，源漏極串列500-503是垂直延伸于頁面上。水平導線位于源漏極串列500-503之上。這些水平導線包括串列選擇線SSL、頂部假字元線TDWL、字元線WL(O)到WL(N-I)及底部假字元線BDWL。此外水平導線還包括接地選擇線GSL和共同源極線CS。在串列上端及下端的假字元線可以如同之前所描述的在熱載子注入程序化時作為控制一假記憶胞之用。圖17是顯示安排成虛擬接地與非門架構(gòu)中七個與非門串列201-207的布局圖。 在此處所描述的虛擬接地與非門架構(gòu)中，位元線同時作為與感測放大器耦接的位元線及與參考電壓源耦接的參考線，其取決于所存取的行位置。此與非門串列由頂位元線選擇晶體管BLT及底位元線選擇晶體管BLB而與對應的一組位元線BL-I到BL-8耦接。為了說明起見，圖中所示的偏壓為將與非門串列204中與字元線WL(i)對應的一目標記憶胞300程序化的偏壓。第一切換開關(guān)晶體管301由底位元線選擇晶體管BLB上的V-PASS以將與非門串列204與位元線BL-5耦接，BL-5是接地。第二切換開關(guān)晶體管302由頂位元線選擇晶體管BLT上的V-PASS以將與非門串列204與位元線BL-4耦接，BL-4是偏壓至VD。在與非門串列204左側(cè)的所有位元線BL-I到BL-3皆被偏壓至VD。在與非門串列204右側(cè)的所有位元線BL-6到BL-8皆被偏壓至地。對應字元線WL(i+l)的切換記憶胞304是鄰接目標記憶胞300。因此，字元線WL(i+l)接收V-SW。半導體主體中的區(qū)域310被偏壓至等效漏極電壓VD，因此設置與非門串列204的等效漏極區(qū)域。在右側(cè)未選取的位元線上，等效漏極區(qū)域和源極區(qū)域312和313藉由位元線BL-5到BL-8被偏壓至地以避免此串列上的記憶胞受到干擾。在左側(cè)未選取的位元線上，區(qū)域314和315被耦接至相對高的電壓(例如位元線BL-I到BL-3上的VD)以避免此串列上的記憶胞受到干擾。因此，當此切換記憶胞 304接收一切換電壓以致產(chǎn)生熱載子注入，目標記憶胞300會由熱載子注入程序化，而此陣列中的其他記憶胞不會受到干擾。圖18是顯示類似圖17的安排成虛擬接地與非門架構(gòu)的調(diào)整偏壓示意圖，其中切換晶體管是在另一側(cè)。此與非門串列由頂位元線選擇晶體管BLT及底位元線選擇晶體管 BLB而與對應的一組位元線BL-I到BL-8耦接。為了說明起見，圖中所示的偏壓為將與非門串列204中與字元線WL(i+l)對應的一目標記憶胞320程序化的偏壓。第一切換開關(guān)晶體管321由底位元線選擇晶體管BLB上的V-PASS以將與非門串列204與位元線BL-5耦接， BL-5是偏壓至VD。第二切換開關(guān)晶體管322由頂位元線選擇晶體管BLT上的V-PASS以將與非門串列204與BL-4耦接，BL-4是接地。在與非門串列204左側(cè)的所有位元線BL-I到 BL-3皆被偏壓至地。在與非門串列204右側(cè)的所有位元線BL-6到BL-8皆被偏壓至VD。對應字元線WL(i-l)的切換記憶胞3 是鄰接目標記憶胞320。因此，字元線WL(i-l)接收 V-SW。將半導體主體中的區(qū)域331被偏壓至等效漏極電壓VD。在右側(cè)未選取的位元線上， 區(qū)域332和333被偏壓至相對高的電壓以避免此串列上的記憶胞受到干擾。而在左側(cè)未選取的位元線上，區(qū)域334和335藉由位元線BL-I到BL-4被偏壓至地以避免此串列上的記憶胞受到干擾。因此，會在目標記憶胞320發(fā)生熱載子注入，而此陣列中的其他記憶胞不會受到干擾。圖19、圖20和圖21是顯示在一密集封裝的非常高密度陣列中使用共享位元線或是字元線解碼技術(shù)的可行性的示意圖，例如某些三維和先進二維陣列結(jié)構(gòu)會遭遇到的。使用共享位元線或是字元線允許應用于較一般密集封裝陣列中所需間距更大的驅(qū)動器及緩沖器。在這些組態(tài)中，具有許多位元線及許多共用源極線，其中第一與非門串列與多條位元線中的第一位元線耦接，且與多條共用源極線中的一第一共用源極線耦接，及第二與非門串列與多條位元線中的第一位元線耦接，且與多條共用源極線中的一第二共用源極線耦接。此第一與第二與非門串列可以如圖19所示安排在列方向上鄰接。此第一與第二與非門串列也可以如圖20所示安排在行方向上鄰接，或是如圖21所示垂直堆疊成三維型態(tài)的結(jié)構(gòu)。在圖19中，顯示一共享位元線結(jié)構(gòu)。與非門串列380、381、382、383顯示于圖中， 其中與非門串列380,381經(jīng)由共享接點398與位元線BLl耦接。類似地，與非門串列382、 383經(jīng)由共享接點399與位元線BL2耦接。兩條共用源極線CSl和CS2分別是395和396， 其安排用于此四個串列中。與非門串列380、382與共用源極線CSl 395耦接，而與非門串列381、383與共用源極線CS2 396耦接。目標記憶胞400的程序化調(diào)整偏壓顯示于圖中。 在此范例中，目標記憶胞與字元線WL7耦接。切換電壓V-SW施加至字元線WL8。導通電壓被施加至未選取字元線及接地選擇線GSL。串列選擇線SSL與供應電位VD耦接。第一共用源極線CSl與正4V耦接，而第二共用源極線CS2與OV耦接。此配置導致程序化目標記憶胞400具有等效源極區(qū)域的半導體主體介于SSL切換開關(guān)與目標記憶胞之間，且具有等效漏極區(qū)域的半導體主體介于GSL切換開關(guān)與目標記憶胞之間。分享字元線WL7的記憶胞 401、402、403因為抑制條件被誘發(fā)而不會受到干擾。對記憶胞401而言，此記憶胞是在目標記憶胞的GSL側(cè)是與第二共用源極線CS2耦接，其是設置于0V。因此，記憶胞401的等效源極和等效漏極端兩者皆是與OV耦接且熱載子注入被抑制。對記憶胞402和403而言，SSL 線電壓被設置在供應電位VD其不足以開啟SSL切換開關(guān)，阻擋了此串列上的電流且抑制熱載子注入。使用圖19中的調(diào)整偏壓，位元線緩沖器的間距可以被放寬且可以使用較大的緩沖器。在圖20中，顯示一共享字元線結(jié)構(gòu)，允許使用被放寬的字元線緩沖器間距為例。 與非門串列480、481、482、483顯示于圖中，其中與非門串列480、482與位元線BLl耦接，其是標示為線450而沿著串列的方向延伸。與非門串列481、483與位元線BL2耦接，其是標示為線451而沿著串列的方向延伸。與與非門串列480、482以及與非門串列481、483橫向相交的字元線是在顯示于圖20的425區(qū)域連接。兩條共用源極線CSl和CS2分別是4 和 429，其安排用于此四個串列中。與非門串列480和481與共用源極線CSl 4 耦接，而與非門串列482和483與共用源極線CS2 429耦接。替代地，與非門串列482和483與共用源極線CS2可以堆疊于與非門串列480和481與共用源極線CSl 4 之上。在此范例中，目標記憶胞420與字元線WL7耦接，其耦接至未選取串列中的記憶胞421、422和423。切換電壓V-SW施加至字元線WL8。導通電壓被施加至未選取字元線及接地選擇線GSL。串列選擇線SSL與供應電位VD耦接。第一共用源極線CSl與正4V耦接，而第二共用源極線CS2與 OV耦接。此配置導致程序化目標記憶胞420具有等效源極區(qū)域的半導體主體介于SSL切換開關(guān)與目標記憶胞之間，且具有等效漏極區(qū)域的半導體主體介于GSL切換開關(guān)與目標記憶胞之間。分享字元線WL7的記憶胞421、422、423因為抑制條件被誘發(fā)而不會受到干擾。對記憶胞421和423而言，其是與位元線BL-2耦接，在目標記憶胞的GSL側(cè)的記憶胞是與第
20一共用源極線CSl耦接，其是設置于4V。此SSL線電壓是設置于供應電位VD不足以開啟 SSL切換開關(guān)，阻擋了此串列上的電流且抑制熱載子注入，即使此兩個串列的共用源極線分別是設置于4V與0V。對記憶胞422而言，共用源極線CS2是設置于0V。因此，記憶胞421 的等效源極和等效漏極端兩者皆是與OV耦接且熱載子注入被抑制。圖21是顯示一垂直堆疊成三維型態(tài)與非門快閃記憶體的示意圖，其在一層中的與非門串列與另一層中的與非門串列共享位元線，且每一層中的與非門串列與同層中的其他與非門串列分享共同源極線。使用這種組態(tài)，圖20中的調(diào)整偏壓可以施加以達成圖21中三維型態(tài)與非門快閃記憶體的熱載子程序化。圖21顯示2個平面的記憶胞具有6個電荷捕捉記憶胞安排成與非門組態(tài)，其代表性表示為正方體包括有許多平面及許多字元線。此 2個平面的記憶胞定義在作為字元線WLn-I、WLn、WLn+1的導線1160、1161、1162的交點，具有第一堆疊的導電條紋、第二堆疊的導電條紋及第三堆疊的導電條紋。記憶胞的第一平面包括記憶胞1170、1171、1172在導電條紋上的與非門串列，及記憶胞1173、1174、1175在導電條紋上的與非門串列。此范例中記憶胞的第二平面與正方體中的底平面對應，且包括記憶胞(例如1182、1184)以類似于第一平面的方式安排在與非門串列中。如圖中所示，作為字元線WLn的導線1161包括垂直延伸介于堆疊之間以將導線 1160與第一平面上的記憶胞1170、1173耦接及與此堆疊中所有平面的記憶胞耦接。在此安排中，串列選擇晶體管1196、1197連接介于各自的與非門串列與對應的位元線BLl和BL2。類似地，在此正方體底平面的類似串列選擇晶體管連接介于各自的與非門串列與此安排中對應的位元線BLl和BL2，使得解碼可以施加至位元線。串列選擇線1106 與串列選擇晶體管1196、1197連接且與字元線平行地安排，如圖21所示。共同源極選擇晶體管1190、1191安排在與非門串列的相對側(cè)且是用來將一選取層中的與非門串列與一共同源極參考線耦接。此共同源極參考線由此結(jié)構(gòu)中的平面解碼器解碼。此接地選擇線GSL可以使用與導線1160、1161、1162相同的方式實施。此串列選擇晶體管及共同源極選擇晶體管可以使用具有柵氧化層的相同介電堆疊作為某些實施例中的記憶胞。在其他的實施例中，可以使用典型的柵氧化層。此外，通道長度及寬度可以視設計需要而調(diào)整以提供晶體管的切換功能。圖20中對于程序化操作的描述也可以用于此組態(tài)中，其中目標記憶胞是記憶胞A(圖21中的1171)且電壓V-SW被施加介于目標記憶胞和 SSL線上的切換晶體管1196，且程序化干擾條件對記憶胞B(圖21中的1174)作考量，代表與目標記憶胞相同平面和相同列上的記憶胞(并未程序化因為切換記憶胞1197未開啟)， 對記憶胞C(圖21中的118 作考量，代表與目標記憶胞相同平面和相同行上的記憶胞(并未程序化因為位元線及共同源極線電壓兩者皆接地)，對記憶胞D(圖21中的1184)作考量，代表與目標記憶胞相同行但是不同列且不同平面上的記憶胞(并未程序化因為SSL線上的切換記憶胞1197未開啟)。根據(jù)以上安排，此串列選擇和共同源極選擇線被以一正方體接著一正方體的方式解碼。此字元線被以一列接著一列的方式解碼。此共同源極線被以一平面接著一平面的方式解碼。而此位元線被以一行接著一行的方式解碼。圖22是顯示集成電路的簡化示意圖，其使用此處所描述的熱載子注入程序化的與非門快閃記憶體。此集成電路810包括使用電荷捕捉或是浮動柵極記憶胞的一記憶體
21陣列812，其形成于舉例而言，一半導體基板之上。字元線(列)接地選擇及串列選擇解碼器(包括合適的驅(qū)動器)814與多條字元線816、串列選擇線、和接地選擇線耦接且電性溝通，且沿著記憶體陣列812的列方向排列。位元線(行)解碼器及驅(qū)動器818與多條位元線820電性溝通且沿著記憶體陣列812的行方向排列，以自陣列812的記憶胞讀取資料或?qū)懭胭Y料至其中。選擇性地，提供一共同源極線解碼器819以支援一個如圖20及圖21所示的分享字元線及位元線安排。位址是由總線822提供給字元線及串列選擇解碼器814與位元線解碼器818。方框824中的感測放大器與資料輸入結(jié)構(gòu)，包括讀取、程序化及抹除模式的電流源，經(jīng)由資料總線826與位元線解碼器818耦接。資料由集成電路810上的輸入 /輸出埠提供給資料輸入線828，或者由集成電路810其他內(nèi)部/外部的資料源，輸入至方框824中的資料輸入結(jié)構(gòu)。其他電路830是包含于集成電路810之內(nèi)，例如泛用目的處理器或特殊目的應用電路，或是模塊組合以提供由陣列所支持的系統(tǒng)單晶片功能。資料由方框824中的感測放大器，經(jīng)由資料輸出線832，提供至集成電路810，或提供至集成電路810 內(nèi)部/外部的其他資料終端。在本實施例中所使用的控制器834，使用了偏壓調(diào)整狀態(tài)機構(gòu)，控制了偏壓調(diào)整供應電壓及電流源836的應用，例如讀取、程序化、抹除、抹除確認以及程序化確認電壓或電流施加于字元線或位元線上，并使用存取控制流程控制了字元線/源極線的操作。該控制器也應用切換序列來誘發(fā)此處所描述的熱載子程序化。控制器834可以使用業(yè)界所熟知的特殊功能邏輯電路來實施。在替代實施例中，該控制器834包括了通用目的處理器，其可使于同一集成電路，以執(zhí)行一電腦程序而控制裝置的操作。在又一實施例中，該控制器834是由特殊目的邏輯電路與通用目的處理器組合而成。此控制器834可以實施一種誘發(fā)熱載子注入于一與非門陣列的一與非門串列中的一選取記憶胞的方法，其包含藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該與非門串列的電導，以誘發(fā)等效源極于該與非門串列的一選取記憶胞的一側(cè)的一第一半導體主體區(qū)域中及誘發(fā)等效漏極于該與非門串列的該選取記憶胞的另一側(cè)的一第二半導體主體區(qū)域中；偏壓該等效漏極至一漏源極端電壓；偏壓該等效源極至一漏極端參考電壓；以及施加一大于一熱載子注入能障階級的程序化電位至該所選取記憶胞。其中與非門陣列中的與非門串列實施例包括一第一切換開關(guān)介于此與非門串列的一第一端與位元線或參考線之間，及一第二切換開關(guān)介于此與非門串列的一第二端與位元線或參考線之間，其中該偏壓包括開啟包括此與非門串列的選取記憶胞的第一切換開關(guān)，及經(jīng)由此第一切換開關(guān)施加漏極端電壓至此第一半導體主體區(qū)域，且開啟包括此與非門串列的選取記憶胞的第二切換開關(guān)，及經(jīng)由此第二切換開關(guān)施加源極端電壓至此第二半導體主體區(qū)域。替代地，其中與非門陣列中的與非門串列實施例包括一第一切換開關(guān)介于此與非門串列的一第一端與位元線或參考線之間，及一第二切換開關(guān)介于此與非門串列的一第二端與位元線或參考線之間，其中該偏壓包括開啟包括此與非門串列的選取記憶胞的第一切換開關(guān)，及經(jīng)由此第一切換開關(guān)施加源極端電壓至此第一半導體主體區(qū)域，且開啟包括此與非門串列的選取記憶胞的第二切換開關(guān)，及經(jīng)由此第二切換開關(guān)施加漏極端電壓至此第二半導體主體區(qū)域。
此控制器834可以組態(tài)為藉由關(guān)閉至少一未選取與非門串列上的第一或第二切換開關(guān)的一者實施一偏壓操作以防止程序化干擾。此外，此控制器834也可以組態(tài)為藉由開啟至少一未選取與非門串列上的第一及第二切換開關(guān)實施一偏壓操作以防止程序化干擾。此處所描述的程序化方法包括使用共同源極架構(gòu)應用至傳統(tǒng)的與非門陣列中，及具有虛擬接地型態(tài)架構(gòu)的修改后的與非門陣列中。對每一種陣列型態(tài)，程序化可以藉由電流在第一及第二方向流動而達成。根據(jù)第一電流方向，等效漏極是位于與非門串列的上方部分，且等效源極是位于下方部分。對于第二電流方向，等效源極是位于與非門串列的上方部分，且等效漏極是位于下方部分。此外，此程序化方法使用三種不同的偏壓方法以抑工藝程序化干擾。對此第一方向偏壓方法，未選取串列的等效源極及等效漏極兩端可以同時接地以抑制熱載子注入。對此第二方向偏壓方法，程序化抑制條件可以藉由將等效漏極端與一漏極電位耦接，且將串列與電流解除耦接以允許電容升壓此等效源極端至與漏極電位接近的電壓而誘發(fā)，也抑制了程序化干擾。此外，對任何使用第二方向電流的程序化而言，等效漏極端與等效源極端可以與相同或接近的電位耦接而抑工藝程序化干擾。一種新的與非門快閃記憶體程序化方法被提供，其因為較低操作電壓而抑工藝程序化干擾。一種新的程序化根據(jù)使用切換電位以達成熱載子注入而可使用較低的操作電壓。此較低操作電壓的結(jié)果是，此集成電路上的驅(qū)動電路可以僅使用單一MOSFET工藝來實施，而不需要額外的高電壓MOSFET工藝。此外，此程序化方法的字元線電壓也低于傳統(tǒng)與非門快閃記憶體FN程序化所需。 因此，也不需要非常高電壓的驅(qū)動裝置。此外，此通過與非門快閃記憶體中穿隧氧化層的垂直電場也小于FN程序化所需。因為所需的較低電場，裝置的可靠性也被提升。更進一步，較傳統(tǒng)FN操作本發(fā)明所需為低的程序化及導通V-PASS電壓導致字元線層間介電層的電壓降低，且因此減少了字元線層間介電層因為字元線間距縮小而產(chǎn)生的崩潰問題。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶體，其特征在于其包含多個記憶胞串聯(lián)安排于一半導體主體中；多條字元線，該多條字元線中的字元線與對應的該多個記憶胞中的記憶胞耦接；以及控制電路與多條位元線耦接，以適合利用下列步驟對一所選取字元線對應的該多個記憶胞中的一選取記憶胞進行程序化在一程序化區(qū)間時偏壓該多個記憶胞的第一及第二側(cè)之一至一漏極端電壓，且偏壓該第一及第二側(cè)的另一者至一源極端電壓；在該程序化區(qū)間時施加漏極端導通電壓至介于該所選取字元線與該第一及第二側(cè)的一者之間的字元線；在該程序化區(qū)間時施加源極端導通電壓至介于該所選取字元線與該第一及第二側(cè)的另一者之間的字元線；在該程序化區(qū)間時施加一程序化電壓至該所選取字元線；及施加一切換電壓至與該所選取字元線及其對應的選取記憶胞鄰接的字元線及其對應的記憶胞，以控制在該程序化區(qū)間時的電導。
2.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的切換電壓在該程序化區(qū)間時會變動，使得在該程序化區(qū)間的一部分時熱載子注入發(fā)生在該所選取記憶胞以設置該所選取記憶胞至一程序化臨界階級。
3.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的施加一切換電壓包括一段時間包含一系列的增加或減少大小的脈沖。
4.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的施加一切換電壓包括施加一個或多個具有一快速上升或快速下降邊緣至少一者的脈沖。
5.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的多個記憶胞安排成一與非門串列。
6.根據(jù)權(quán)利要求1所述的記憶體，其特征在于更包括一第一切換開關(guān)在一參考線與該多個記憶胞的該第一側(cè)之間，及一第二切換開關(guān)在一第一位元線與該多個記憶胞的該第二側(cè)之間，且其中該控制電路在該程序化區(qū)間開啟該第一切換開關(guān)及開啟該第二切換開關(guān)。
7.根據(jù)權(quán)利要求6所述的記憶體，其特征在于更包括第二多個記憶胞與該多條字元線耦接，一對應的第一切換開關(guān)在該參考線與該第二多個記憶胞的一第一側(cè)之間，及一對應的第二切換開關(guān)在一第二位元線與該第二多個記憶胞的一第二側(cè)之間，且其中該控制電路經(jīng)由該第一位元線施加該漏極端電壓至該第二多個記憶胞的該第二側(cè)，經(jīng)由該參考線施加該源極端電壓至該第二多個記憶胞的該第一側(cè)，且經(jīng)由該第二位元線施加一與該源極端電壓相同或接近的電壓至該第二多個記憶胞的該第二側(cè)以抑制熱載子注入。
8.根據(jù)權(quán)利要求6所述的記憶體，其特征在于更包括第二多個記憶胞與該多條字元線耦接，一對應的第一切換開關(guān)在該參考線與該第二多個記憶胞的該第一側(cè)之間，及一對應的第二切換開關(guān)在一第二位元線與該第二多個記憶胞的該第二側(cè)之間，且其中該控制電路經(jīng)由該第一位元線施加該源漏端電壓至該第二多個記憶胞的該第二側(cè)，經(jīng)由該參考線施加該漏極端電壓至該第二多個記憶胞的該第一側(cè)，且經(jīng)由該第二位元線施加一與該漏極端電壓相同或接近的電壓至該第二多個記憶胞的該第二側(cè)以抑制熱載子注入。
9.根據(jù)權(quán)利要求6所述的記憶體，其特征在于更包括第二多個記憶胞與該多條字元線耦接及一第二位元線，且其中該控制電路線施加一電壓至該第二位元線以抑制熱載子注入。
10.根據(jù)權(quán)利要求6所述的記憶體，其特征在于更包括額外的記憶胞與該多個記憶胞串聯(lián)于該半導體主體中及一額外的字元線，且放置介于該多個記憶胞與該第一及第二切換開關(guān)的一者之間，且其中該控制電路線在程序化與該額外的字元線鄰接的一目標記憶胞時施加該切換電壓至該額外的字元線。
11.根據(jù)權(quán)利要求1所述的記憶體，其特征在于更包括一第一切換開關(guān)在一參考線與該多個記憶胞的該第一側(cè)之間，及一第二切換開關(guān)在一位元線與該多個記憶胞的該第二側(cè)之間。
12.根據(jù)權(quán)利要求11所述的記憶體，其特征在于更包括第二多個記憶胞與該多條字元線及一第二位元線耦接，且其中該控制電路線在該程序化區(qū)間操作以偏壓該第二位元線使得在該選取字元線的一第一側(cè)的該第二多個記憶胞的一第一半導體主體區(qū)域及在該選取字元線的一第二側(cè)的該第二多個記憶胞的一第二半導體主體區(qū)域被偏壓至接近一給定電壓階級，例如是該源極端電壓或是該漏極端電壓，以抑制熱載子產(chǎn)生。
13.根據(jù)權(quán)利要求1所述的記憶體，其特征在于更包括多條位元線及多條共同源極線， 其中該多個記憶胞安排成一第一與非門串列與該多條位元線中的一第一位元線及該多條共同源極線中的一第一共同源極線耦接，且包括多個額外的與非門串列與該多條字元線、該多條位元線及該多條共同源極線耦接，且其中該多個額外的與非門串列中的一第二與非門串列與該第一位元線及該多條共同源極線中的一第二共同源極線耦接。
14.根據(jù)權(quán)利要求13所述的記憶體，其特征在于其中所述的第一及第二與非門串列是安排成沿著一列方向彼此鄰近。
15.根據(jù)權(quán)利要求13所述的記憶體，其特征在于其中所述的第一及第二與非門串列是安排成沿著一行方向彼此鄰近。
16.根據(jù)權(quán)利要求1所述的記憶體，其特征在于更包括多層的記憶胞、多條位元線及多條共同源極線，其中該多個記憶胞安排成一第一與非門串列在該多層中的一層與該多條位元線中的一第一位元線及該多條共同源極線中的一第一共同源極線耦接，且包括多個額外的與非門串列與該多條字元線、該多條位元線及該多條共同源極線耦接，且其中該多個額外的與非門串列中的一第二與非門串列與該多層中的另一層耦接至該第一位元線及該多條共同源極線中的一第二共同源極線，且該多個額外的與非門串列中的一第三與非門串列與該多層中的該另一層耦接至該另一位元線及該第一共同源極線。
17.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的控制電路在該程序化區(qū)間時施加該切換電壓至超過一條字元線。
18.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的多個記憶胞安排成一共同源極與非門快閃記憶體陣列中的一與非門串列。
19.根據(jù)權(quán)利要求1所述的記憶體，其特征在于其中所述的多個記憶胞安排成一虛擬接地與非門快閃記憶體陣列中的一與非門串列。
20.一種記憶體，其特征在于其包含一與非門串列包含多個記憶胞串聯(lián)安排于一半導體主體中；多條字元線，該多條字元線中的字元線與對應的該多個記憶胞中的記憶胞耦接；以及控制電路與多條位元線耦接，以適合利用下列步驟對一所選取字元線對應的該多個記憶胞中的一選取記憶胞進行程序化藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該與非門串列的電導，以誘發(fā)等效源極于該與非門串列的一選取記憶胞的一側(cè)的一第一半導體主體區(qū)域中及誘發(fā)等效漏極于該與非門串列的該選取記憶胞的另一側(cè)的一第二半導體主體區(qū)域中； 偏壓該第一半導體主體區(qū)域至一源極端電壓； 偏壓該第二半導體主體區(qū)域至一漏極端電壓；及施加一大于一熱載子注入能障階級的程序化電位至該所選取記憶胞。
21.一種與非門快閃記憶體的低電壓程序化方法，其特征在于其是誘發(fā)熱載子注入于一與非門陣列的一與非門串列中的一選取記憶胞，該方法包括以下步驟藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該與非門串列的電導，以誘發(fā)等效源極于該與非門串列的一選取記憶胞的一側(cè)的一第一半導體主體區(qū)域中及誘發(fā)等效漏極于該與非門串列的該選取記憶胞的另一側(cè)的一第二半導體主體區(qū)域中； 偏壓該等效漏極至一漏源極端電壓； 偏壓該等效源極至一漏極端參考電壓；以及施加一大于一熱載子注入能障階級的程序化電位至該所選取記憶胞。
22.根據(jù)權(quán)利要求21所述的方法，其特征在于其中所述的與非門陣列中的該與非門串列包括一第一切換開關(guān)在一位元線或參考線與該與非門串列的一第一側(cè)之間，及一第二切換開關(guān)在一位元線或參考線與該與非門串列的一第二側(cè)之間，且其中該偏壓包括開啟該與非門串列中的該第一切換開關(guān)，包括該選取記憶胞及經(jīng)由該第一切換開關(guān)施加該源極端電壓至該與非門串列的該第一側(cè)；及開啟該與非門串列中的該第二切換開關(guān)，包括該選取記憶胞及經(jīng)由該第二切換開關(guān)施加該漏極端電壓至該與非門串列的該第二側(cè)。
23.根據(jù)權(quán)利要求21所述的方法，其特征在于其中所述的與非門陣列中的該與非門串列包括一第一切換開關(guān)在一位元線或參考線與該與非門串列的一第一側(cè)之間，及一第二切換開關(guān)在一位元線或參考線與該與非門串列的一第二側(cè)之間，且其中該偏壓包括開啟該與非門串列中的該第一切換開關(guān)，包括該選取記憶胞及經(jīng)由該第一切換開關(guān)施加該漏極端電壓至該與非門串列的該第一側(cè)；以及開啟該與非門串列中的該第二切換開關(guān)，包括該選取記憶胞及經(jīng)由該第二切換開關(guān)施加該源極端電壓至該與非門串列的該第二側(cè)。
24.根據(jù)權(quán)利要求23所述的方法，其特征在于更包括關(guān)閉至少一未選取與非門串列中的該第一及第二切換開關(guān)的一者。
25.根據(jù)權(quán)利要求23所述的方法，其特征在于更包括開啟至少一未選取與非門串列中的該第一及第二切換開關(guān)。
全文摘要
本發(fā)明是有關(guān)于一種記憶體及與非門快閃記憶體的低電壓程序化方法，該記憶體，包含多個記憶胞串聯(lián)安排于一半導體主體中，例如與非門串列中，具有多條字元線。一所選取記憶胞藉由熱載子注入進行程序化。此程序化操作是基于控制介于此與非門串列中所選取記憶胞的第一側(cè)的一第一半導體主體區(qū)域與該與非門串列的該選取記憶胞的第二側(cè)的一第二半導體主體區(qū)域的載子流動。施加高于熱載子注入能障的程序化電位至所選取記憶胞，且之后通過所選取記憶胞的漏極至源極電壓及所選取記憶胞中的載子流動到達足以支持熱載子注入的階級，其是由與該選取記憶胞鄰接的切換記憶胞控制。
文檔編號G11C16/02GK102446549SQ20101055534
公開日2012年5月9日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年9月30日
發(fā)明者蔡文哲, 蔡秉宏, 黃竣祥 申請人:旺宏電子股份有限公司