專利名稱：單晶體管eeprom陣列及操作方法
技術(shù)領(lǐng)域：
本發(fā)明整體涉及集成電路器件，具體地涉及存儲單元，更具體地涉及電可擦除可 編程只讀存儲器(EEPROM)的設(shè)計和操作方法。
背景技術(shù)：
電可擦除可編程只讀存儲器(EEPROM)已經(jīng)廣泛地用作集成電路中的存儲器件。 存在多種類型的EEPROM和相應(yīng)的存儲單元。圖1示出了傳統(tǒng)EEPROM陣列100的一部分， 其包括按行和列排列的多個存儲單元。字線(標(biāo)記為CG)和輔助柵(assistance gate)AG 彼此平行并且與下面的擴(kuò)散區(qū)(包括標(biāo)記的漏極和源極)形成晶體管。同一行中的EEPROM 單元的漏極通過金屬線(未示出)互連，同時不同行的漏極彼此不連接。源極通過源極線互 連，其包括沿列方向延伸的擴(kuò)散區(qū)。整個EEPROM陣列100的源極線互連。EEPROM陣列100 中的每個存儲單元(例如，單元102)均包括兩個MOS器件，選擇器件110和存儲器件112。 因此，每個EEPROM單元均占用相當(dāng)大的芯片面積。另一方面，存在占用較小芯片面積的其他類型EEPROM單元，例如，包括分裂柵的 EEPROM單元。雖然分裂柵EEPROM單元小，但是它們通常包括兩個多晶硅(poly)，其中一個 多晶硅用作浮柵，另一個用作控制柵。這種類型的EEPROM單元也存在缺點(diǎn)。由于額外的多 晶硅，制造工藝與邏輯MOS器件的形成工藝不兼容，邏輯MOS器件為單多晶硅器件的。另外， 需要高編程電壓，例如，大約10伏，其要求另外的高壓器件來提供該高電壓。因此，在本領(lǐng)域中，需要可以使用邏輯兼容工藝形成并且能夠在低操作電壓下操 作的EEPROM單元和相應(yīng)陣列。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，集成電路結(jié)構(gòu)包括電可擦除可編程只讀存儲器(EEPROM) 陣列，其包括按行和列排列的EEPROM單元，沿列方向延伸的多條字線和多條漏極線，以及 沿行方向延伸的多條源極線。多條字線中的每條均連接到同一列中的EEPROM單元的控制 柵。多條漏極線中的每條均連接到同一列中的EEPROM單元的漏極，其中，多條漏極線都不 由EEPROM單元的相鄰列共享。多條源極線中的每條均連接到同一行中的EEPROM單元的源 極。根據(jù)本發(fā)明的又一個方面，集成電路結(jié)構(gòu)包括具有EEPROM單元的電可擦除可編 程只讀存儲器(EEPROM)陣列。第一列EEPROM單元包括連接到第一列EEPROM單元的所 有漏極的第一漏極線；以及連接到第一列EEPROM單元的所有控制柵的第一字線。第二列 EEPROM單元包括連接到第二列EEPROM單元的所有漏極的第二漏極線；以及連接到第二列
4EEPROM單元的所有控制柵的第二字線。第一列EEPROM單元和第二列EEPROM單元共享共源 極。EEI3ROM陣列的不同行中的EEI3ROM單元的源極彼此不連接。第三列EEPROM單元與第一 列EEPROM單元直接相鄰。第三列EEPROM單元包括連接到第三列EEPROM單元的所有漏極 的第三漏極線。第三漏極線與第一漏極線和第二漏極線平行并且與第一漏極線和第二漏極 線不連接。本發(fā)明的有益特征包括能夠進(jìn)行低操作電壓和減少泄漏的邏輯兼容工藝。


為了更加全面地理解本發(fā)明及其優(yōu)勢，現(xiàn)在參考以下結(jié)合附圖進(jìn)行的描述，其 中圖1示出了傳統(tǒng)的電可擦除可編程只讀存儲器(EEPROM)陣列，其中EEPROM陣列 中的每個EEPROM單元均包括兩個MOS器件；圖2A示出了 一種EEI3ROM陣列；圖2B示出了圖2A所示的EEPROM陣列的一部分的示例性布局；圖3示出了在編程操作中EEPROM單元的剖面圖；圖4示出了在擦除操作中EEPROM單元的剖面圖；以及圖5A和5B示出了在讀操作中EEPROM單元的剖面圖。
具體實(shí)施例方式以下論述本發(fā)明的實(shí)施例的制造和使用。然而，應(yīng)當(dāng)想到，實(shí)施例提供了能夠在多 種具體情況下實(shí)施的很多可應(yīng)用的發(fā)明構(gòu)思。所論述的具體的實(shí)施例僅僅是制造和使用本 發(fā)明的具體方法的示例，而不限制本發(fā)明的范圍。本發(fā)明提供了一種電可擦除可編程只讀存儲器(EEPROM)陣列。之后討論了該實(shí) 施例的改變和操作。在本發(fā)明的多種視圖和示例性實(shí)施例中，類似的標(biāo)號被用于指示類似 元件。圖2A示出了 EEPROM陣列10的電路圖，其包括按行(標(biāo)記為第1行、第2行等) 和列(標(biāo)記為第1列、第2列等)排列的多個EEPROM單元20。EEPROM陣列10包括沿列 方向延伸的多條字線WL(標(biāo)記為WL1、WL2等，也稱為控制線)，沿列方向延伸的多條漏極線 DL (標(biāo)記為DL1、DL2等)，以及沿行方向延伸的多條源極線SL (標(biāo)記為SL1、SL2等，也稱為 位線)。然而，可以認(rèn)識到，按照觀看EEPROM陣列10的方向，術(shù)語“行”和“列”是可互換的。 每個EEPROM單元20均包括連接到各自的漏極線DL的漏極，連接到各自的源極線SL的源 極，以及連接到各自的字線WL的控制柵。附圖3中詳細(xì)示出了 EEPROM單元20的結(jié)構(gòu)，其 將在下面的段落中進(jìn)行詳細(xì)描述。為了簡化論述，在本說明書中，選擇用于編程操作、擦除 操作或讀操作的EEPROM單元20被稱為選定單元，選定單元的行和列分別被稱為選定行和 選定列。剩余的單元、行和列分別被稱為未選單元、未選行和未選列。在一個實(shí)施例中，漏極線DL彼此不連接，源極線SL彼此不連接，以及字線WL彼此 不連接。漏極線DL都不被相鄰列共享。因此，在EEPROM陣列10中，漏極線DL的總數(shù)等于字 線WL的總數(shù)。當(dāng)EEPROM單元被選擇用于編程操作、擦除操作或讀操作時，選定行和選定列 中的未選單元的泄漏電流可以通過施加適當(dāng)?shù)碾妷簛頊p小。另外，由于相鄰漏極線DL(例如，漏極線DL2和DL3)彼此不連接，獨(dú)立的單元能夠在相鄰單元不被編程的情況下被編程。 在一個實(shí)施例中，每條漏極線DL延伸穿過整個列。在可選擇的實(shí)施例中，EEPROM陣列10可 以被分為多個區(qū)段，其中，每個區(qū)段都包括一些而不是全部的EEPROM 10的行。因此，每條 漏極線DL均可以被分為多個彼此不連接的部分，同時，多個部分中的每個部分連接同一列 和同一區(qū)段中的所有EEPROM單元20的漏極。圖2B示出了 EEPROM陣列10的一部分的示例性布局，其示出了包括分離的擴(kuò)散區(qū) 的漏極線DL2和DL3。直接相鄰的列中的漏極線，例如，漏極線DL2和DL3，可以通過各自襯 底中的絕緣區(qū)28彼此分離，其中，絕緣區(qū)28可以是淺溝槽隔離(STI)區(qū)。每個源極52均 被同一行中的兩個相鄰的EEPROM單元20共享。通過接觸插頭24，一個EEPROM單元20的 源極52可以(例如)通過圖2B中示出的金屬線26連接到同一行中的所有其他EEPROM單 元20的源極52(圖2B中未示出，請參考2A)?？梢杂^察到，由于每個EEPROM單元20僅占 用一個晶體管的尺寸，所以其尺寸可以非常小。表1示出了用于操作EEPROM陣列10的示例性操作電壓(伏特)。需要注意的是， 表1中列出的電壓僅僅是例子，其可以根據(jù)EEPROM陣列10的操作機(jī)制和技術(shù)時代的變化 而變化。表 1 “F”代表浮動。EEPROM單元20的操作可以參考圖3到圖5B進(jìn)行解釋。圖3示出了 EEPROM單元 20的剖面圖，其包括疊層，該疊層包括隧道層36、存儲層38、阻擋層40和控制柵42。控制 柵42連接到圖2A所示的字線WL之一。EEPROM單元20還包括漏極50和源極52，其中，漏 極50連接到漏極線DL(請參考圖2A)之一，以及源極52連接到源極線SL之一。在一個實(shí) 施例中，存儲層38由具有高陷阱密度的電介質(zhì)材料(例如，氮化硅)形成。通過使用電介 質(zhì)材料形成EEPROM單元20，僅需要形成一個多晶硅層(控制柵42)，從而EEPROM單元20的形成工藝可以與邏輯MOS晶體管的形成兼容。在一個示例性的形成工藝中，可以在形成 邏輯MOS晶體管的柵電介質(zhì)和柵電極之前形成層36、38和40。然后，柵電介質(zhì)和柵電極可 以在邏輯區(qū)域中形成，并且同時在層36、38和40之上形成，以完成邏輯MOS晶體管的柵極 堆疊(gate stack)和EEPROM單元20的形成。EEPROM單元20在P-阱34中形成，其可以通過深N-阱(DNW) 32與P-型襯底30 電絕緣。在一個實(shí)施例中，每個EEPROM單元20的P-阱34通過N-阱區(qū)域(未示出)和/ 或淺溝槽隔離(STI)區(qū)域(參考圖2B)與其他EEPROM單元20的P-阱34隔離。在可選的 實(shí)施例中，EEPROM陣列10中的所有EEI3ROM單元20的P-阱34均互連。EEI3ROM單元20的 閾值電壓Vt可以通過注入P-阱34來調(diào)整，其注入可以使用與用于形成DNff 32的相同掩 膜執(zhí)行。在該注入中，另外的P-型雜質(zhì)可以注入到P-阱區(qū)域34中以增加EEPROM單元20 的閾值電壓Vt。再參考圖3，在編程操作中，選定EEPROM單元20的控制柵42 (以及圖2A所示的各 自的字線WL)被施加約9V的電壓，漏極50 (以及各自的漏極線DL)被施加地電壓(0V)，以 及源極52 (以及各自的源極線SL)被施加約4. 5V的電壓。從而，電子從漏極50移動到源 極52。因此產(chǎn)生了熱電子(尤其是當(dāng)它們接近源極52時，如箭頭54所示)，并且這些熱電 子被編程到存儲層38。如果存儲層38由電介質(zhì)材料形成，則電子主要被編程到存儲層38 的源極側(cè)。P-阱34可以被施加0V，并且DNW 32也可以被施加0V。圖2A中示出的陣列10 中的未選EEPROM單元20可以被施加OV到各自的控制柵42、漏極50和源極52。再一次， P-阱34可以被施加0V，以及DNW 32可以被施加0V。在可選的實(shí)施例中，施加到控制柵42的高電壓可以被控制柵42和P-阱34共享。 因此，如表1所示，控制柵42被施加約6V，P-阱34被施加約-3V，同時源極52被施加約 1. 5V。結(jié)果，控制柵42和P-阱34之間的電壓差值仍為大約9V，源極52和P-阱34之間的 電壓差值仍為大約4. 5V。通過使用該方案，另外可能需要的高壓被減小為低正電壓和低負(fù) 電壓，這樣就不再需要用于提供高電壓的高壓器件。負(fù)電壓可以通過負(fù)電源53提供，其可 以被配置為提供負(fù)電壓和地電壓。圖4示出了擦除操作中的EEPROM單元20。在一個實(shí)施例中，也如表1所示，選定 EEPROM單元20的控制柵42 (以及如圖2A所示的各自的字線WL)被施加約-6V，漏極50 (以 及各自的漏極線DL)為浮動的，以及源極52 (以及各自的源極線BL)被施加約5V。P-阱34 和DNW 32被施加0V。因此，在P-阱34的源極側(cè)上產(chǎn)生電子-空穴對(由箭頭56示出)， 然后空穴被推到存儲層38中。從而，存儲層38中的電子被空穴中和。相應(yīng)的機(jī)制為帶-帶 空穴擦除。 圖5A和5B示出了讀操作中的EEPROM單元20，其中，圖5A示出了擦除狀態(tài)下的 EEPROM單元20的反應(yīng)，而圖5B示出了編程狀態(tài)下的EEPROM單元20的反應(yīng)。在讀操作中， 也如表1所示，選定EEPROM單元20的控制柵42 (以及如圖2A所示的各自的字線WL)被施 加約3V，漏極50 (以及各自的漏極線DL)被施加約1. IV，以及源極52 (以及各自的源極線 BL)被施加約0V。P-阱34和DNW 32被施加0V。因?yàn)槁O50比源極52施加更高的電壓， 由于從與電荷被編程的那側(cè)(源極側(cè))相對的側(cè)進(jìn)行讀取，從而讀操作為反向讀操作。隨 著電子從存儲層38被擦除，可以形成反型層(inversion layer) 60，并且各自的源-漏電流 很尚。
參考圖5B，如果EEPROM單元20被編程，由于存儲在存儲層38的源極側(cè)上的電子 的原因，反型層60被破壞，并且各自的源-漏電流即使有也很小。可以觀察到，由于反向讀 取和定位的存儲電荷的原因，各自的EEPROM單元20對于過擦除而導(dǎo)致的讀錯誤更有抵抗 力，因?yàn)榧词乖谠礃O側(cè)發(fā)生過擦除，存儲層38靠近漏極側(cè)的部分仍然能夠成功切斷關(guān)于未 選單元的源-漏電流。從而擴(kuò)大了讀窗口。在一個實(shí)施例中，在源極側(cè)感測源-漏電流，這 樣減小了來自于與選定單元共享共漏極的其他單元的噪聲。圖5A和5B示意性地示出了示 例性的電流感測器件55，其可以連接到源極線SL。本發(fā)明的實(shí)施例具有多個有益特征。由于EEPROM陣列10在行間具有獨(dú)立的源極， 在列間具有獨(dú)立的漏極，所以EEPROM單元不需要選擇晶體管，因此可以減小各自的EEPROM 單元的尺寸。另一方面，EEPROM單元可以包括電介質(zhì)存儲層，從而只形成一個多晶硅層，使 得EEPROM單元的形成與邏輯器件的形成兼容。電介質(zhì)存儲層的使用還使得EEPROM單元對 于過擦除更有抵抗力，從而擴(kuò)大了讀窗口。盡管詳細(xì)描述了示出的實(shí)施例本發(fā)明及其有益效果優(yōu)勢，但是應(yīng)當(dāng)理解的是，在 不脫離附加的所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以做出各種變化改 變、替代和改造變化。此外，本申請的保護(hù)范圍不限于本說明書中描述的工藝、設(shè)備、制造、 物質(zhì)的組成、裝置、方法和步驟的具體實(shí)施例。由于本領(lǐng)域的普通技術(shù)人員將很容易從本發(fā) 明所公開的內(nèi)容想到，可以根據(jù)本發(fā)明利用目前存在的或之后開發(fā)出的、與在此所描述的 相應(yīng)實(shí)施例基本相同的作用或達(dá)到基本相同的效果的工藝、機(jī)器、制造、物質(zhì)的成分、裝置、 方法或步驟(執(zhí)行與在此描述的相應(yīng)實(shí)施例基本相同的作用或達(dá)到基本相同的結(jié)果的)。 因此，所附權(quán)利要求可能把這些工藝、機(jī)器、制造、物質(zhì)的成分、裝置、方法或步驟包括在其 范圍之內(nèi)。另外，每個權(quán)利要求均構(gòu)成獨(dú)立的實(shí)施例，多種權(quán)利要求和實(shí)施例的組合包括在 本發(fā)明的范圍之內(nèi)。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括電可擦除可編程只讀存儲器(EEPROM)陣列，包括按行和列排列的EEPROM單元；沿列方向延伸的多條字線，其中，所述多條字線中的每條均連接到同一列中的所述EEPROM單元的控制柵；沿所述列方向延伸的多條漏極線，其中，所述多條漏極線中的每條均連接到同一列中的所述EEPROM單元的漏極，以及其中所述多條漏極線都不被所述EEPROM單元的相鄰列共享；以及沿行方向延伸的多條源極線，其中，所述多條源極線中的每條均連接到同一行中的所述EEPROM單元的源極。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述EEPROM單元為單晶體管單元。
3.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述多條漏極線中的每條均包括沿所 述列方向延伸并與所述EEPROM陣列的多個行相交的擴(kuò)散區(qū)。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，不同行中的所述源極線彼此不連接。
5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述EEPROM單元中的每個均包括 P-型襯底；在所述襯底之上的N-阱；在所述N-阱之上的P-阱；在所述P-阱之上的隧道層；在所述隧道層之上的電介質(zhì)存儲層；在所述電介質(zhì)存儲層之上的阻擋層；以及在所述阻擋層之上并連接到所述多條字線之一的控制柵。
6.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，還包括連接到所述P-阱的負(fù)電壓源，其中，所 述負(fù)電壓源被配置為提供負(fù)電壓和/或地電壓。
7.一種集成電路結(jié)構(gòu)，包括在電可擦除可編程只讀存儲器(EEPROM)陣列中的第一列EEPROM單元，所述第一列 EEPROM單元包括連接到所述第一列EEPROM單元的所有漏極的第一漏極線；以及 連接到所述第一列EEPROM單元的所有控制柵的第一字線； 所述EEPROM陣列中的第二列EEPROM單元，所述第二列EEPROM單元包括 連接到所述第二列EEPROM單元的所有漏極的第二漏極線；以及 連接到所述第二列EEPROM單元的所有控制柵的第二字線，其中， 所述第一列EEPROM單元和所述第二列EEPROM單元共享共源極，并且其中，所述EEPROM 陣列的不同行中的所述EEPROM單元的源極彼此不連接；以及所述EEPROM陣列中的第三列EEPROM單元，所述第三列EEPROM單元與所述第二列 EEPROM單元直接相鄰，其中，所述第三列EEPROM單元包括連接到所述第三列EEPROM單元的 所有漏極的第三漏極線，以及其中所述第三漏極線與所述第一漏極線和所述第二漏極線平 行并且與所述第一漏極線和所述第二漏極線不連接。
8.根據(jù)權(quán)利要求7所述的集成電路結(jié)構(gòu)，還包括在所述第二漏極線和所述第三漏極線之間并鄰接所述第二漏極線和所述第三漏極線的絕緣區(qū)。
9.根據(jù)權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中，所述EEPROM陣列的同一行中的所有 EEPROM單元的源極均連接到同一源極線；所述集成電路結(jié)構(gòu)還包括連接到所述源極線的電流感測器件。
10.根據(jù)權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中，所述EEPROM陣列中的漏極線的總數(shù)等 于所述EEPROM陣列中的字線的總數(shù)。
11.根據(jù)權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中，所述第一漏極線、所述第二漏極線和 所述第三漏極線延伸與所述EEPROM陣列的所有行相交；和/或所述第一漏極線、所述第二漏極線和所述第三漏極線中的每條均包括延伸穿過所述 EEPROM陣列的多行的連續(xù)擴(kuò)散區(qū)。
12.—種集成電路結(jié)構(gòu)，包括電可擦除可編程只讀存儲器(EEPROM)陣列，包括按行和列排列的EEPROM單元，其中，每個所述EEPROM單元均為單晶體管單元，所述單 晶體管單元包括由電介質(zhì)材料形成的存儲層；在所述存儲層之上并且不與所述存儲層電連接的控制柵；鄰近所述存儲層和所述控制柵的漏極；以及鄰近所述存儲層和所述控制柵的源極；沿列方向延伸的多條字線，其中，所述多條字線中的每條均連接到同一列中的所述 EEPROM單元的所述控制柵；沿所述列方向延伸的多條漏極線，其中，所述多條漏極線中的每條均連接到同一列中 的所述EEPROM單元的漏極，以及其中所述EEPROM陣列中的漏極線的總數(shù)等于所述EEPROM 陣列中的字線的總數(shù)；以及沿行方向延伸并且彼此不連接的多條源極線，其中，所述多條源極線中的每條均連接 到同一行中的所述EEPROM單元的源極。
13.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，在同一行中并且直接相鄰的兩個所 述EEPROM單元共享共源極。
14.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，每個所述EEPROM單元還包括N-阱和 在所述N-阱之上的P-阱，以及其中，所述集成電路結(jié)構(gòu)還包括連接到所述EEPROM單元的 所述源極的電源，其中，所述電源被配置為提供負(fù)電壓和地電壓。
15.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，每個所述EEPROM單元還包括電介質(zhì) 存儲層。
全文摘要
一種集成電路結(jié)構(gòu)，包括電可擦除可編程只讀存儲器(EEPROM)陣列，其包括按行和列排列的EEPROM單元，沿列方向延伸的多條字線和多條漏極線，以及沿行方向延伸的多條源極線。多條字線中的每一條均連接到同一列中的EEPROM單元的控制柵。多條漏極線中的每一條均連接到同一列中的EEPROM單元的漏極，其中沒有一條漏極線被EEPROM單元的相鄰列共享。多條源極線中的每一條均連接到同一行中的EEPROM單元的源極。
文檔編號G11C16/22GK101887755SQ20101014847
公開日2010年11月17日 申請日期2010年4月14日 優(yōu)先權(quán)日2009年5月12日
發(fā)明者吳俊沛, 洪至偉, 謝佳達(dá), 陳宏岳 申請人:臺灣積體電路制造股份有限公司