專利名稱：使用溝道隔離切換的非易失性存儲(chǔ)器的升壓的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器越來(lái)越普及地用于各種電子設(shè)備中。例如，非易失性半導(dǎo)體存儲(chǔ)器 用在蜂窩電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備和其他設(shè)備中。其 中電可擦除可編程只讀存儲(chǔ)器(EEPR0M)和閃存是最流行的非易失性半導(dǎo)體存儲(chǔ)器。利用 閃存，其也是EEPROM的一種，相比于傳統(tǒng)的、全特征的EEPROM，可以在一步(one st印)中擦 除整個(gè)存儲(chǔ)器陣列或存儲(chǔ)器的一部分的內(nèi)容。 傳統(tǒng)的EEPROM和閃存都使用位于半導(dǎo)體襯底中的溝道區(qū)之上且與溝道區(qū)隔離 (insulate)的浮置柵極。該浮置柵極位于源極和漏極區(qū)域之間。在浮置柵極上且與其隔 離地提供控制柵極。由在浮置柵極上保持的電荷量來(lái)控制如此形成的晶體管的閾值電壓 (VTH)。也就是說(shuō)，必須在導(dǎo)通晶體管以允許其源極和漏極之間導(dǎo)電之前被施加到控制柵極 的最小電壓量由在浮置柵極上的電荷水平來(lái)控制。 —些EEPROM和閃存設(shè)備具有被用于存儲(chǔ)兩種范圍的電荷的浮置柵極，因此可以 在兩個(gè)狀態(tài)、例如擦除狀態(tài)(erased)和編程狀態(tài)(programmed state)之間編程/擦除存 儲(chǔ)器元件。這種閃存設(shè)備有時(shí)被稱為二進(jìn)制閃存設(shè)備，因?yàn)槊總€(gè)存儲(chǔ)器元件可以存儲(chǔ)一比 特的數(shù)據(jù)。 多狀態(tài)(也稱為多電平)閃存設(shè)備通過(guò)標(biāo)識(shí)多個(gè)不同的允許/有效的編程的閾值 電壓范圍來(lái)實(shí)現(xiàn)。每個(gè)不同的閾值電壓范圍對(duì)應(yīng)于用于在存儲(chǔ)器設(shè)備中編碼的一組數(shù)據(jù)比 特的預(yù)定值。例如，每個(gè)存儲(chǔ)器元件當(dāng)該元件可能被放置在對(duì)應(yīng)于四個(gè)不同閾值電壓范圍 的四個(gè)離散的(discrete)電荷帶(chargeband)之一中時(shí)可以存儲(chǔ)兩比特的數(shù)據(jù)。
典型地，在編程操作期間被施加到控制柵極的編程電壓VreM被施加作為隨時(shí)間幅 度增加的一系列脈沖。在一個(gè)可能的方法中，脈沖的幅度隨每個(gè)連續(xù)的脈沖以預(yù)定的步長(zhǎng)， 例如0. 2-0. 4V增加。V皿可以被施加到閃存元件的控制柵極。在編程脈沖之間的期間中， 進(jìn)行驗(yàn)證(verify)操作。也就是說(shuō)，在連續(xù)的編程脈沖之間讀取被并行編程的一組元件中 的每個(gè)元件的編程電平，以確定其是否等于或大于驗(yàn)證電平，其中該元件正被編程到該驗(yàn) 證電平。對(duì)于多狀態(tài)閃存元件的陣列，可以對(duì)于元件的每個(gè)狀態(tài)進(jìn)行驗(yàn)證步驟來(lái)確定該元 件是否到達(dá)了其數(shù)據(jù)相關(guān)的驗(yàn)證電平。例如，能夠在四個(gè)狀態(tài)下存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器 元件可能需要進(jìn)行三個(gè)比較點(diǎn)的驗(yàn)證操作。 另夕卜，當(dāng)編程EEPROM或閃存設(shè)備、諸如在NAND串(string)中的NAND閃存設(shè)備 時(shí)，典型地VreM被施加到控制柵極，且位線接地，使得電子從單元或例如存儲(chǔ)(storage)元 件的存儲(chǔ)器元件的溝道注入該浮置柵極。當(dāng)電子在浮置柵極中累積時(shí)，浮置柵極變?yōu)槌湄?fù) 電，且存儲(chǔ)器元件的閾值電壓被升高從而存儲(chǔ)器元件被視為處于編程狀態(tài)。關(guān)于這種編程 的更多信息可以在美國(guó)專利6859397，題為"Source Side Self Boosting Technique For Non-VolatileMemory"和在2005年2月3日公開(kāi)的美國(guó)專利申請(qǐng)公開(kāi)2005/0024939，題為弓l用其全部被并于此。 但是，仍然是問(wèn)題的一個(gè)難題是編程干擾。編程干擾可能在其他NAND串的編程期
間發(fā)生在禁止的NAND串處，有時(shí)發(fā)生在被編程的NAND串本身。當(dāng)未選擇的非易失性存儲(chǔ)
元件的閾值電壓由于其他非易失性存儲(chǔ)元件的編程而偏移時(shí)發(fā)生編程干擾。編程干擾可能
發(fā)生在先前編程的存儲(chǔ)元件上以及還沒(méi)有被編程的擦除的存儲(chǔ)元件上。

發(fā)明內(nèi)容
本發(fā)明通過(guò)提供減少在非易失性存儲(chǔ)器中的編程干擾的方法來(lái)解決上述和其他 問(wèn)題。 在一個(gè)實(shí)施例中，一種用于操作非易失性存儲(chǔ)器的方法包括在升壓第二字線的 漏極側(cè)上的至少一個(gè)NAND串之前，對(duì)第一字線的源極側(cè)上的至少一個(gè)NAND串進(jìn)行第一升 壓，其中該第二字線位于該第一字線的漏極側(cè)上。包括了第一和第二字線的多個(gè)字線與至 少一個(gè)NAND串相關(guān)，且至少一個(gè)NAND串具有多個(gè)非易失性存儲(chǔ)元件。該方法還包括在第 一升壓期間，向第一字線施加電壓，用于使得與第一字線相關(guān)的第一非易失性存儲(chǔ)元件處 于導(dǎo)電狀態(tài)，且向第二字線施加電壓，用于使得與第二字線相關(guān)的第二非易失性存儲(chǔ)元件 處于導(dǎo)電狀態(tài)。該方法還包括在第一升壓之后，對(duì)第二字線的漏極側(cè)上的至少一個(gè)NAND串 進(jìn)行第二升壓，同時(shí)向第一字線施加電壓，用于使得第一非易失性存儲(chǔ)元件處于非導(dǎo)電狀 態(tài)，且同時(shí)向第二字線施加編程電壓。如此，在施加編程脈沖之前發(fā)生了源極側(cè)升壓。
在另一實(shí)施例中，一種用于操作非易失性存儲(chǔ)器的方法包括對(duì)位于在至少一個(gè) NAND串中的第一非易失性存儲(chǔ)元件的在編程順序上在第一非易失性存儲(chǔ)元件之前的側(cè)上 的至少一個(gè)NAND串進(jìn)行第一升壓。該方法還包括，在第一升壓期間，使得在至少一個(gè)NAND 串中的第一非易失性存儲(chǔ)元件和第二非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)，該第二非易失性存 儲(chǔ)元件位于第一非易失性存儲(chǔ)元件的在編程順序上在第一非易失性存儲(chǔ)元件之后的側(cè)上。 該方法還包括在第一升壓之后，對(duì)位于第二非易失性存儲(chǔ)元件的在編程順序上在第二非易 失性存儲(chǔ)元件之后的側(cè)上的至少一個(gè)NAND串進(jìn)行第二升壓，同時(shí)使得第一存儲(chǔ)元件處于 非導(dǎo)電狀態(tài)。 在另一實(shí)施例中，一種用于操作非易失性存儲(chǔ)器的方法包括在第一時(shí)間段中 (i)向一組字線中的特定字線的源極側(cè)上的第一組字線施加電壓，用于升壓至少一個(gè)NAND 串的第一溝道區(qū)域，(ii)向包括該特定字線的第二組字線施加電壓，以使得與第二組字線 相關(guān)的至少一個(gè)NAND串中的非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)，其中該第二組字線位于該 第一組字線的漏極側(cè)，以及(iii)向第二組字線的漏極側(cè)上的第三組字線施加電壓，以避 免升壓至少一個(gè)NAND串的第二溝道區(qū)域。該方法還包括(b)在第一時(shí)間段之后的第二時(shí) 間段中(i)向第三組字線施加電壓用于升壓該至少一個(gè)NAND串的第二溝道區(qū)域，(ii)向 第二組字線中的字線施加編程電壓，以及(iii)向該特定字線施加電壓以把第一溝道區(qū)域 與第二溝道區(qū)域隔離。


圖1是NAND串的俯視圖。 圖2是圖1的NAND串的等效電路圖。
圖3是NAND閃存元件的陣列的方塊圖。 圖4描述了示出編程干擾機(jī)制的NAND串的剖面圖。 圖5a-h描述了自升壓(self-boosting)模式的不同例子。 圖6描述了基于圖5a的自升壓模式的字線和其他電壓的時(shí)間線(timeline)。 圖7描述了基于圖5b的自升壓模式的字線和其他電壓的時(shí)間線。 圖8描述了基于圖5c的自升壓模式的字線和其他電壓的時(shí)間線。 圖9描述了作為圖8的時(shí)間線的替換的、字線和其他電壓的時(shí)間線。 圖10描述了其中在NAND串的漏極側(cè)之前升壓NAND串的源極側(cè)的編程處理。 圖11是NAND閃存元件的陣列的方塊圖。 圖12是使用單個(gè)行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的方塊圖。 圖13是使用雙行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的方塊圖。 圖14是描述感測(cè)塊的一個(gè)實(shí)施例的方塊圖。 圖15圖示了針對(duì)全位線存儲(chǔ)器結(jié)構(gòu)或奇偶存儲(chǔ)器結(jié)構(gòu)將存儲(chǔ)器陣列組織為塊的 例子。 圖16描述了閾值電壓分布和一遍(one-pass)編程的例子組。 圖17描述了閾值電壓分布和二遍(two-pass)編程的例子組。 圖18a-c示出了各種閾值電壓分布并描述了用于編程非易失性存儲(chǔ)器的處理。 圖19是描述用于編程非易失性存儲(chǔ)器的處理的一個(gè)實(shí)施例的流程圖。 圖20是描述在編程期間被施加到非易失性存儲(chǔ)元件的控制柵極的例子脈沖串
(train)。
具體實(shí)施例方式
本發(fā)明提供一種用于減少在非易失性存儲(chǔ)器中的編程干擾的方法。
適用于實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)例子使用NAND閃存結(jié)構(gòu)，其包括在兩個(gè) 選擇柵極之間串聯(lián)排列多個(gè)晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串。圖l是示 出一個(gè)NAND串的俯視圖。圖2是其等效電路。圖1和2中描述的NAND串包括串聯(lián)且在第 一選擇柵極120和第二選擇柵極122之間夾著的四個(gè)晶體管100、102、104、和106。選擇柵 極120選通NAND串到位線126的連接。選擇柵極122選通NAND串到源極線128的連接。 通過(guò)將適當(dāng)?shù)碾妷菏┘拥娇刂茤艠O120CG來(lái)控制選擇柵極120。通過(guò)將適當(dāng)?shù)碾妷菏┘拥?控制柵極122CG來(lái)控制選擇柵極122。晶體管100、 102、 104和106中的每個(gè)具有控制柵極 和浮置柵極。晶體管100具有控制柵極IOOCG和浮置柵極IOOFG。晶體管102包括控制柵 極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。晶體管 106包括控制柵極106CG和浮置柵極106FG。控制柵極100CG被連接到(或是)字線WL3， 控制柵極102CG被連接到字線WL2，控制柵極104CG被連接到字線WL1，且控制柵極106CG 被連接到字線WLO。在一個(gè)實(shí)施例中，晶體管100、102、104、106每個(gè)是存儲(chǔ)元件，也稱為存 儲(chǔ)器單元。在其他實(shí)施例中，存儲(chǔ)元件可以包括多個(gè)晶體管，或可以是不同于圖l和2中所 示的。選擇柵極120被連接到選擇線SGD。選擇柵極122被連接到選擇線SGS。
圖3是描述三個(gè)NAND串的電路圖。用于使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型結(jié)構(gòu) 將包括若干NAND串。例如，在具有更多個(gè)NAND串的存儲(chǔ)器陣列中示出了三個(gè)串320、340、360。這些NAND串的每個(gè)包括兩個(gè)選擇柵極和四個(gè)存儲(chǔ)元件。雖然，為簡(jiǎn)化起見(jiàn)示出了四 個(gè)存儲(chǔ)元件，但現(xiàn)代的NAND串可以具有多達(dá)例如32或64個(gè)存儲(chǔ)元件。
例如，NAND串320包括選擇柵極322和327和存儲(chǔ)元件323-326， NAND串340包 括選擇柵極342和347和存儲(chǔ)元件343-346， NAND串360包括選擇柵極362和367和存儲(chǔ) 元件363-366。每個(gè)NAND串被其選擇柵極(例如，選擇柵極327、347或367)連接到源極 線。選擇線SGS被用于控制源極側(cè)選擇柵極。各種NAND串320、340、360通過(guò)在選擇柵極 322、342、362等中的選擇晶體管而連接到各個(gè)位線321、341和361。這些選擇晶體管由漏 極選擇線SGD控制。在其他實(shí)施例中，選擇線不一定需要在NAND串之間都是共同的；也就 是說(shuō)，可以對(duì)不同的NAND串提供不同的選擇線。字線WL3被連接到存儲(chǔ)元件323、343、363 的控制柵極。字線WL2被連接到存儲(chǔ)元件324、344、364的控制柵極。字線WL1被連接到存 儲(chǔ)元件325、345、365的控制柵極。字線WL0被連接到存儲(chǔ)元件326、346、366的控制柵極。 如可以看出的，每個(gè)位線和相應(yīng)AND串構(gòu)成了 (comprise)存儲(chǔ)元件的陣列或組的列。字 線(WL3、WL2、WL1和WLO)構(gòu)成(comprise)該陣列或組的行。每個(gè)字線連接在行中的每個(gè) 存儲(chǔ)元件的控制柵極。或者，可以由字線本身提供控制柵極。例如，在線WL2提供存儲(chǔ)源極 324、344、364的控制柵極。實(shí)際上，在一條字線上可以存在上千個(gè)存儲(chǔ)元件。
每個(gè)存儲(chǔ)元件可以存儲(chǔ)數(shù)據(jù)。例如，當(dāng)存儲(chǔ)一比特的數(shù)字?jǐn)?shù)據(jù)時(shí)，存儲(chǔ)元件的可能 的閾值電壓(VTH)的范圍被劃分為被分配了邏輯數(shù)據(jù)"1"和"0"的兩個(gè)范圍。在NAND型閃 存的一個(gè)例子中，在擦除了存儲(chǔ)元件之后VTH是負(fù)的，且被定義為邏輯"1"。在編程操作之 后VTH是正的，且被定義為邏輯"O"。當(dāng)V^是負(fù)的且嘗試讀時(shí)，存儲(chǔ)元件將導(dǎo)通以指示正存 儲(chǔ)邏輯"1"。當(dāng)V^是正的，且嘗試讀操作時(shí)，存儲(chǔ)元件將不導(dǎo)通，這指示存儲(chǔ)邏輯"0"。存 儲(chǔ)元件還可以存儲(chǔ)多層級(jí)(level)信息，例如多比特的數(shù)字?jǐn)?shù)據(jù)。在這種情況下，^值的 范圍被劃分成數(shù)據(jù)層級(jí)的數(shù)目。例如，如果存儲(chǔ)了四個(gè)層級(jí)的信息，則將有被分配給數(shù)據(jù)值 "11"、"10"、"01"和"00"的四個(gè)VTH范圍。在NAND型存儲(chǔ)器的一個(gè)例子中，在擦除操作之 后的VTH是負(fù)的，且被定義為"11"。正的VTH值用于"10"、"01"和"00"的狀態(tài)。在被編程 到存儲(chǔ)元件中的數(shù)據(jù)和該元件的閾值電壓范圍之間的具體關(guān)系依賴于該存儲(chǔ)元件所采用 的數(shù)據(jù)編碼機(jī)制(scheme)。例如，通過(guò)引用全部而并入此的美國(guó)專利No. 6222762和美國(guó)專 利申請(qǐng)公開(kāi)2004/0255090描述了用于多狀態(tài)閃存元件的各種數(shù)據(jù)編碼機(jī)制。
在美國(guó)專利5386422、5522580、5570315、5774397、6046935、6456528和6522580中 提供了 NAND型閃存和其操作的相關(guān)例子，通過(guò)引用把這些專利并于本文。
當(dāng)編程閃存元件時(shí)，編程電壓被施加到存儲(chǔ)元件的控制柵極，且與該存儲(chǔ)元件相 關(guān)的位線接地。來(lái)自溝道的電子被注入浮置柵極。當(dāng)電子在浮置柵極中積累時(shí)，浮置柵極變 為充負(fù)電的，且存儲(chǔ)元件的V^升高。為了將編程電壓施加到正被編程的存儲(chǔ)元件的控制柵 極，在適當(dāng)?shù)淖志€上施加該編程電壓。如上所述，在NAND串的每個(gè)中的一個(gè)存儲(chǔ)元件共享 相同的字線。例如，當(dāng)編程圖3的存儲(chǔ)元件324時(shí)，該編程電壓還將被施加到存儲(chǔ)元件344 和364的控制柵極。 但是，在其他NAND串的編程期間在禁止的NAND串處且有時(shí)在被編程的NAND串本 身處可能發(fā)生編程干擾。當(dāng)未選擇的非易失性存儲(chǔ)元件的閾值電壓由于其他非易失性存儲(chǔ) 元件的編程而偏移時(shí)發(fā)生編程干擾。編程干擾可能發(fā)生在先前編程的存儲(chǔ)元件上以及還沒(méi) 有被編程的擦除的存儲(chǔ)元件上。各種編程干擾機(jī)制可能限制諸如NAND閃存的非易失性存
8儲(chǔ)設(shè)備的可用操作窗口。 例如，如果NAND串320被禁止(例如，其是未選擇的NAND串，其不包含當(dāng)前正被編 程的存儲(chǔ)元件)，且正編程N(yùn)AND串340 (例如，其是選擇的NAND串，其包含當(dāng)前正被編程的 存儲(chǔ)元件)，則可能在NAND串320處發(fā)生編程干擾。例如，如果流通(pass)電壓，VPASS低， 則不會(huì)很好地對(duì)禁止的NAND串的溝道升壓，且可能意外地編程未選擇的NAND串的所選字 線。在另一可能的場(chǎng)景下，可以由柵極感應(yīng)漏極泄漏(Gate Induced Drain Leakage,GIDL) 或其他泄漏機(jī)制來(lái)降低升壓的電壓，導(dǎo)致了相同的問(wèn)題。其他效應(yīng)、諸如由于與后面被編程 的其他相鄰存儲(chǔ)元件的電容耦合而導(dǎo)致的在電荷存儲(chǔ)元件的V^中的偏移，也可能引起編 程干擾。 圖4描述了示出編程干擾機(jī)制的NAND串的剖面圖。在此，使用諸如圖5c中描述 的修正的擦除的區(qū)域自升壓(revised erased area self-boosting) (REASB)模式。該示 圖是簡(jiǎn)化圖，而不是符合比例的。該NAND串400包括在襯底490上形成的源極側(cè)選擇柵極 406、漏極側(cè)選擇柵極424、和八個(gè)存儲(chǔ)元件408、410、412、414、416、418、420、和422?？梢?在本身在該襯底的n-井(well)區(qū)域上形成的p-井區(qū)域上形成這些組件?？梢苑催^(guò)來(lái)在 P襯底中形成n-井。除了具有V的電勢(shì)的位線426以外，提供具有、。，的電勢(shì)的源極電 源線404。在編程期間，在與所選存儲(chǔ)元件418相關(guān)的所選擇字線、在這種情況下的WL5上 提供V皿。另外，回憶起存儲(chǔ)元件的控制柵極可以被提供為字線的一部分。例如，WL0、WL1、 WL2、WL3、WL4、WL5、WL6和WL7可以分別由(via)存儲(chǔ)元件408、410、412、414、416、418、420、 422的控制柵極延伸。 在一個(gè)示例升壓模式中，當(dāng)存儲(chǔ)元件418是所選的存儲(chǔ)元件時(shí)，對(duì)相鄰的源極側(cè) 字線(WL3)施加相對(duì)低的電壓，例如2-6V，而向被稱為隔離字線的另一源極側(cè)字線(WL2)施 加隔離電壓、V，例如0-4V，且向與NAND串400相關(guān)的剩余字線(即，WLO、 WL1、 WL4、 WL6 和WL7)施加Vp脇。雖然V，和V^的絕對(duì)值可能在相對(duì)大且部分重疊的范圍上變化，但在 一個(gè)可能的實(shí)施方式中，VIS。的值總是低于Vww。 Vses被施加到選擇柵極406，且VseD被施加 到選擇柵極424。字線或非易失性存儲(chǔ)元件的源極側(cè)指的是面向NAND的源極端、例如在電 源線404的側(cè)，而字線或非易失性存儲(chǔ)元件的漏極側(cè)指的是面向NAND串的漏極端、例如在 位線426處的側(cè)。 圖5a-h描述了自升壓模式的不同例子。注意，所描述的電壓指示在于源極側(cè)升壓 之后發(fā)生的漏極側(cè)升壓期間使用的電壓。還請(qǐng)參見(jiàn)圖6-9。還可以使用各種其他方法。通 常，已經(jīng)開(kāi)發(fā)了各種升壓模式來(lái)對(duì)抗編程干擾。在對(duì)所選字線上的存儲(chǔ)元件進(jìn)行編程期間， 可以通過(guò)向與當(dāng)前不被編程的存儲(chǔ)元件通信的未選擇字線施加一組電壓來(lái)實(shí)現(xiàn)升壓模式。 正被編程的存儲(chǔ)元件與所選NAND串相關(guān)，而其他存儲(chǔ)元件與未選擇的NAND串相關(guān)。
在所提供的例子中，這些字線是WLO到WLi，所選的字線是WLn，源極側(cè)選擇柵極控 制線是SGS，且漏極側(cè)選擇柵極控制線是SGD。還描述了被施加到控制線的一組電壓?？梢?按從NAND串的源極側(cè)到漏極側(cè)、一次一條字線的編程順序，進(jìn)行編程。但是，也可以使用 其他編程順序。例如，在兩步編程技術(shù)中，可以在從NAND串的源極側(cè)到漏極側(cè)一次一條字 線地前進(jìn)的第一遍中部分編程N(yùn)AND串的存儲(chǔ)元件。然后，在同樣從NAND串的源極側(cè)到漏 極側(cè)一次一條字線地前進(jìn)的第二遍中完成編程。在另一選擇中，在二上、一下(two up，one down)處理中，例如按順序:WLO (部分編程)、WL1 (部分編程)、WLO (編程完成)、WL2 (部分編程)、WL1 (完成編程)、WL3 (部分編程)等來(lái)編程存儲(chǔ)元件。 在圖5a所示的例子中，施加的電壓包括施加到源極側(cè)選擇柵極控制線SGS的Vses、 施加到未選擇的字線WL0到WLn-2和WLn+l到WLi的每個(gè)的Vp鵬、施加到所選字線WLn的 編程電壓V皿、施加到在源極側(cè)上與所選字線相鄰的字線WLn-l的隔離電壓V，、經(jīng)由漏極 側(cè)選擇柵極控制線SGD施加的V^。典型地，V^是OV，從而源極側(cè)選擇柵極截止，可以施 加在0. 5-1. 5V范圍內(nèi)的另外的源極偏壓VS。UKE以進(jìn)一步改進(jìn)源極側(cè)選擇柵極的截止行為。 VseD大約是1. 5-3V，從而由于施加了對(duì)應(yīng)的低位線電壓諸如O-IV，漏極側(cè)選擇柵極對(duì)于 所選的NAND串導(dǎo)通。由于施加了對(duì)應(yīng)的較高V肌，諸如1. 5-3V，漏極側(cè)選擇柵極對(duì)于未選擇 /禁止的NAND串而截止。在圖5a的例子中，在0-4V的典型范圍內(nèi)的低隔離電壓VIS。被施 加到在源極側(cè)上相鄰于所選字線的字線。 另外，VpAss可以是大約7-10V，且VpGM可以在大約12-25V的范圍上變化。在一個(gè)編 程機(jī)制中，編程電壓的脈沖鏈被施加到所選字線。見(jiàn)圖20。脈沖鏈中的每個(gè)連續(xù)編程脈沖 的幅度以樓梯方式、典型地以每個(gè)脈沖大約0. 3-0. 5V而增加。另外，驗(yàn)證脈沖可以被施加 在編程脈沖之間，以驗(yàn)證所選的存儲(chǔ)元件是否達(dá)到了目標(biāo)編程狀況。還注意，每個(gè)個(gè)別的編 程脈沖可以具有固定的幅度，或可以具有變化的幅度。例如，一些編程機(jī)制施加具有類似于 斜坡或樓梯變化的幅度的脈沖?？梢允褂萌魏晤愋偷木幊堂}沖。 以WLn作為正被編程的字線，和從每個(gè)NAND串的源極側(cè)到漏極側(cè)進(jìn)行編程，當(dāng)正 編程在WLn上的存儲(chǔ)元件時(shí)，由于上次的擦除操作，與WLO到WLn-l相關(guān)的存儲(chǔ)元件將已經(jīng) 被至少部分地編程，以及與WLn+l到WLi相關(guān)的存儲(chǔ)元件將被擦除或至少還沒(méi)被完全編程。 在未選擇字線上的流通電壓(pass voltage)耦合于與未選擇的NAND串相關(guān)的溝道，導(dǎo)致 在未選擇NAND串的溝道中存在電壓，這趨于通過(guò)降低跨越存儲(chǔ)元件的隧道氧化物的電壓 來(lái)減少編程干擾。 圖5b描述了修正的擦除的區(qū)域自升壓模式。在該情況下，隔離電壓V，被施加到 WLn-2，且在VIS。和VPASS之間的低電壓VL。W被施加到WLn-l 。 VL。W也可以被視為隔離電壓，但 是，在一個(gè)可能的實(shí)施方式中，Vww總是高于VIS。，且低于VPASS。在該方法中，VOT用作中間電 壓，以便在所選字線(WLn)和相鄰源極側(cè)字線(WLn-l和WLn_2)之間的溝道中存在較少的 突發(fā)電壓變化。例如，、。 可以是例如2-6V，且V，可以是例如0-4V。在溝道電壓中的較少 突發(fā)變化導(dǎo)致了在溝道區(qū)中的較低電場(chǎng)和較低溝道電勢(shì)，特別在與V，字線相關(guān)的存儲(chǔ)元 件處尤其如此。在與VIS。字線(如在圖5a中)相關(guān)的存儲(chǔ)元件的漏極或源極側(cè)處的高溝 道電壓可能導(dǎo)致由柵極感應(yīng)漏極泄漏(GIDL)生成電荷載流子(電子和空穴)。由GIDL生 成的電子可能隨后在所選字線和V，字線之間的區(qū)域中的強(qiáng)電場(chǎng)中被加速，且可能隨后被 注入(經(jīng)由熱電子注入)到與所選字線相關(guān)的存儲(chǔ)元件中的一些中，且因此導(dǎo)致編程干擾。 可以通過(guò)降低電場(chǎng)，諸如通過(guò)增加用處于所選字線的電壓和VIS。之間的中間電壓而偏壓的 一個(gè)(或更多)字線，來(lái)避免或減少該編程干擾機(jī)制。 剩余的未選擇字線接收VPASS。具體地，VPASS被施加到與WLO到WLn-3相關(guān)的第一 組存儲(chǔ)元件，其中，該第一組相鄰于源極側(cè)選擇柵極，且在隔離字線WLn-2的源極側(cè)上。而 且，Vp^被施加到與WLn+l到WLi相關(guān)的第二組存儲(chǔ)元件，其中，該第二組相鄰于漏極側(cè)選 擇柵極，且在所選字線WLn的漏極側(cè)上。 圖5c描述了另一修正的擦除的區(qū)域自升壓模式。在該情況下，與所選字線(WLn)相鄰的源極側(cè)字線(WLn-1)接收Vp鵬，下一字線(WLn-2)接收、。 ，且在該(WLn_3)之后的 下一字線接收V，。剩余的未選擇字線接收Vp^。還結(jié)合圖4來(lái)討論該升壓模式。具體地， VPASS被施加到與WL0到WLn-4相關(guān)的第一組存儲(chǔ)元件，其中該第一組相鄰于源極側(cè)選擇柵 極，且在隔離字線WLn-3的源極側(cè)上。而且，VPASS被施加于與WLn+1到WLi相關(guān)的第二組存 儲(chǔ)元件，其中，該第二組相鄰于漏極側(cè)選擇柵極，且在所選字線WLn的漏極側(cè)上。該方法的 優(yōu)勢(shì)在于，由于被施加到該字線的高編程電壓VreM因此對(duì)編程干擾最敏感的所選字線進(jìn)一 步遠(yuǎn)離VIS。和VOT字線。由于負(fù)責(zé)產(chǎn)生熱載流子的該電場(chǎng)進(jìn)一步遠(yuǎn)離所選字線，所以與所選 字線相關(guān)的存儲(chǔ)元件較不可能被熱電子注入所干擾。 圖5d描述了另一修正的擦除的區(qū)域自升壓模式。在該情況下，相鄰于所選字線 (WLn)的源極側(cè)字線(WLn-1)接收VPASS，且下一字線(WLn_2)接收、。 ，下一字線(WLn-3) 接收V，，且下一字線接收VL。w。剩余的未選字線接收Vp鵬。具體地，Vp鵬被施加到與WLO 到WLn-5相關(guān)的第一組存儲(chǔ)元件，其中，該第一組相鄰于源極側(cè)選擇柵極，且在隔離字線 WLn-3的源極側(cè)上。而且，VPASS被施加于與WLn+1到WLi相關(guān)的第二組存儲(chǔ)元件，其中，該 第二組相鄰于漏極側(cè)選擇柵極，且在所選字線WLn的漏極側(cè)上。在隔離字線的兩側(cè)處都提 供、 可以降低由于在例如與WLO到WL5相關(guān)的溝道的一部分處的高升壓的源極側(cè)而在隔 離字線處發(fā)生GIDL的可能性。 圖5e描述了另一修正的擦除的區(qū)域自升壓模式。在該情況下，相鄰于所選字線 (WLn)的源極側(cè)字線(WLn-1)接收VPASS—HIGH，且下一字線(WLn-2)接收VPASS—鵬皿，下一字線 (WLn-3)接收Vp脇—L。w，且下一字線(WLn-4)接收VL。w，且下一字線(WLn_5)接收V湖，且下一 字線(WLn-6)接收、。w。剩余的未選字線接收Vp脇。具體地，V，被施加到與WLO至IJWLn-7 相關(guān)的第一組存儲(chǔ)元件，其中，該第一組相鄰于源極側(cè)選擇柵極，且在隔離字線WLn-5的源 極側(cè)上。而且，VPASS被施加于與WLn+1到WLi相關(guān)的第二組存儲(chǔ)元件，其中，該第二組相鄰 于漏極側(cè)選擇柵極，且在所選字線WLn的漏極側(cè)上。 因此，可以同時(shí)使用多個(gè)VPASS電壓。例如，可以對(duì)NAND處的漏極和源極側(cè)使用不 同的Vp^值。另外，可以在漏極和源極側(cè)兩者上均使用多個(gè)Vp^電壓。例如，如所示，可以 在所選字線的旁邊使用較高Vp^，Vp^—HIOT。對(duì)于在所選位線和隔離位線之間的字線，我們可 以具有被偏壓到不同的VPASS值，例如VPASS—L。W、VPASS—腿麗和VPASS—HIGH的多個(gè)字線。在一個(gè)實(shí)施 方式中，VPGM > VPASS—HIGH > VPASS—鵬皿> VPASS—L0W > VL0W > VIS0。注意VL0W和VIS0的多個(gè)值也是 可能的。通常，所有V，電壓都小于所有V皿電壓，該V^電壓進(jìn)而小于所有V，電壓。通 過(guò)增加在所選字線和VIS。字線之間的字線的數(shù)量，且通過(guò)逐漸地減少在這些字線上的偏壓， 可以減少在所選字線和V，字線之間的電場(chǎng)，且因此可以減少編程干擾。
圖5f描述了另一修正的擦除的區(qū)域自升壓模式。在該情況下，相鄰于所選字 線(WLn)的源極字線(WLn-1)接收VPASS—HIGH，下一字線(WLn-2)接收VPASS—腿麗，下一字線 (WLn-3)接收Vp脇—L,且下一字線(WLn-4)接收VL。w，且下一字線(WLn_5)接收V湖，且下一 字線(WLn-6)接收V，且下一字線(WLn-7)接收Vp鵬—OT。剩余的未選字線接收VPASS。具體 地，Vp^被施加到與WL0到WLn-8相關(guān)的第一組存儲(chǔ)元件，其中，該第一組相鄰于源極側(cè)選 擇柵極，且在隔離字線WLn-5的源極側(cè)上。而且，VPASS被施加于與WLn+l到WLi相關(guān)的第二 組存儲(chǔ)元件，其中，該第二組相鄰于漏極側(cè)選擇柵極，且在所選字線WLn的漏極側(cè)上。
圖5g描述了另一修正的擦除的區(qū)域自升壓模式。該情況與圖5f的不同在于，相鄰于所選字線(WLn)的漏極側(cè)字線(WLn+1)接收VPASS—HreH而不是VPASS。
圖5h描述了另一修正的擦除的區(qū)域自升壓模式。在該情況下，在被編程的字線的 漏極側(cè)上提供另外的隔離字線。例如，在一個(gè)可能的實(shí)施方式中，相比于圖5c的升壓模式， WLn+1接收VPASS—誦，且WLn+3接收VIS。。 WLn+2接收VPASS，其中VPASS—HIGH > VPASS。由于施加了 升壓電壓和兩個(gè)隔離電壓，因此在NAND串中提供三個(gè)升壓的溝道區(qū)。例如，第一升壓的溝 道區(qū)處于WL0到WLn-4的區(qū)域中，第二升壓的溝道區(qū)處于WLn-1到WLn+2的區(qū)域中，且第三 升壓溝道區(qū)處于WLn+4到WLi的區(qū)域中。VPASS—HKH的使用消除了諸如當(dāng)WLn+1可以被較低 頁(yè)面數(shù)據(jù)部分地編程(見(jiàn)，例如，圖18b的B'狀態(tài))時(shí)對(duì)WLn+1的數(shù)據(jù)依賴?？梢灶愃频?修改圖5d-g的升壓模式。 各種其他實(shí)施方式是可能的。例如，不同的升壓的溝道區(qū)可以被升壓到不同的電 平。而且，在所選字線和另外的漏極側(cè)隔離字線之間的字線的數(shù)量可以改變，如被施加到在 不同升壓的溝道區(qū)中的未選字線的電壓可能改變一樣。還可以提供多于兩個(gè)隔離電壓和三 個(gè)升壓的溝道區(qū)的實(shí)施方式。進(jìn)一步細(xì)節(jié)，參考在2006年9月27日提交的題為"Reducing Program Disturb InNon-Volatile Storage"的美國(guó)專利申請(qǐng)no. 11/535268，其律所編號(hào) 為no. SAND-1120/SDK-0868，通過(guò)引用附于此。 關(guān)于不同溝道區(qū)的升壓的定時(shí)，可以采用各種實(shí)施方式?？紤]在WL0和WLn-4之間 的第一溝道區(qū)、在WLn-1和WLn+2之間的第二溝道區(qū)和在WLn+4和WLi之間的第三溝道區(qū)。 在一個(gè)方法中， 一起升壓第一和第三溝道區(qū)，此后，升壓第二溝道區(qū)。在一個(gè)方法中，升壓第 一溝道區(qū)，此后一起升壓第二和第三溝道區(qū)。在一個(gè)方法中，升壓第一溝道區(qū)，此后升壓第 三溝道區(qū)，此后升壓第二溝道區(qū)。通常，第二溝道區(qū)應(yīng)該優(yōu)選地不在第三溝道區(qū)之前升壓， 因?yàn)閬?lái)自第三溝道區(qū)的電子將被吸引到升壓的第二溝道區(qū)，如此降低了在第二溝道區(qū)中的 升壓的溝道電勢(shì)，同時(shí)輕微地升壓了第三溝道區(qū)。這是不期望的效果，因?yàn)闇p少的升壓可能 造成編程干擾。 注意，所有的上述例子僅用于例示，而其他偏壓情況和偏壓情況的不同組合是可 能的。 再次參考圖4，假設(shè)沿著NAND串400對(duì)存儲(chǔ)元件編程按從存儲(chǔ)元件408到存儲(chǔ)元 件422的編程順序進(jìn)行，存儲(chǔ)元件408-416將已經(jīng)被至少部分地編程了 ，且存儲(chǔ)元件420和 422將還沒(méi)有完全被編程。因此，存儲(chǔ)元件408-416中的所有或一些將使電子被編程到并被 存儲(chǔ)到其各自的浮置柵極中，且取決于編程模式，存儲(chǔ)元件420和422可能被擦除或部分地 編程。例如，當(dāng)存儲(chǔ)元件420和422已經(jīng)先前在兩步編程技術(shù)中的第一步中被編程時(shí)，存儲(chǔ) 元件420和422可以被部分地編程。 通過(guò)EASB或REASB升壓模式，在開(kāi)始升壓之后的某時(shí)間點(diǎn)將VIS。施加到所選字線 的一個(gè)或多個(gè)源極側(cè)鄰居(neighbor)，且該VIS。足夠低以至于隔離在襯底中的被編程且被 擦除的溝道區(qū)。也就是說(shuō)，在隔離字線412的源極側(cè)上的襯底490的溝道區(qū)與在隔離字線 412的漏極側(cè)上的襯底的溝道區(qū)隔離。由于相關(guān)的存儲(chǔ)元件中的大多數(shù)或所有已經(jīng)被編程， 因此該源極側(cè)還可以被視為被編程的側(cè)，而由于相關(guān)的存儲(chǔ)元件還沒(méi)有被編程，因此該漏 極側(cè)可以被視為未編程的側(cè)。另外，源極側(cè)上的溝道區(qū)是通過(guò)在WL0和WLI上施加VPASS而 升壓的、襯底490的第一升壓區(qū)域，而在漏極側(cè)上的溝道區(qū)是主要通過(guò)在WL5上施加V皿、在 WL4、 WL6和WL7上施加VPASS而升壓的、襯底490的第二升壓區(qū)域。
被編程的區(qū)域通常較少地被升壓，這是因?yàn)樵诒痪幊痰拇鎯?chǔ)元件下面的溝道電勢(shì) 可以僅在VPASS到達(dá)足夠高的電平以導(dǎo)通被編程的存儲(chǔ)元件之后才開(kāi)始增加(S卩，升壓)。另 一方面，由于即使當(dāng)被施加到其對(duì)應(yīng)的字線的Vp^電壓仍然很低(在Vp^電壓的斜坡上升 期間)時(shí)大部分(如果不是所有)被擦除的存儲(chǔ)元件也將處于導(dǎo)通狀態(tài)，因此在被擦除的 狀況下的存儲(chǔ)元件的溝道電勢(shì)將在施加Vp^之后(幾乎)立即開(kāi)始增加。因此，在隔離字 線的漏極側(cè)上的溝道區(qū)將被升壓到比在隔離字線的源極側(cè)處的溝道區(qū)更高的電勢(shì)，這是由 于兩個(gè)區(qū)域彼此隔離。在一些實(shí)施例中，在兩個(gè)溝道區(qū)均被足夠升壓之后，被施加到所選字 線的編程電壓VreM將被施加。 雖然上述實(shí)施例可以減少特定編程干擾機(jī)制，但是其他編程干擾機(jī)制確實(shí)存在。 一個(gè)另外的編程干擾故障模式區(qū)域傾向于當(dāng)Vp^相對(duì)高時(shí)發(fā)生在較高字線上。該故障模式 發(fā)生在正被編程的NAND串(例如，所選NAND串)上，且由在所選NAND串溝道中來(lái)自漏極 側(cè)的熱載流子注入而引起。該熱載流子注入是由當(dāng)Vp^到達(dá)特定電平時(shí)在源極側(cè)溝道中的 高升壓電勢(shì)而引起的(induce)。具體地，通過(guò)所討論的EASB和REASB，NAND串通過(guò)在所選 字線下面的字線上施加隔離電壓V，而被分離為源極側(cè)和漏極側(cè)。在所選NAND串中，漏極 側(cè)溝道電勢(shì)在升壓期間將停留在例如0-lV。但是，在源極側(cè)，由于接收V，的存儲(chǔ)元件被截 止，例如處于非導(dǎo)電狀態(tài)，假設(shè)VIS。 < V,其中VTH是存儲(chǔ)元件的閾值電壓，因此該溝道仍然
被升壓。當(dāng)源極側(cè)升壓電勢(shì)變?yōu)楦?，且漏極側(cè)溝道電勢(shì)仍然在o-iv時(shí)，創(chuàng)建大的橫向電場(chǎng)，
這可以引起熱載流子注入到源極側(cè)上的存儲(chǔ)元件，并導(dǎo)致編程干擾故障。在圖4中描述了 這個(gè)情況，其中箭頭描述了電子跨越隔離存儲(chǔ)元件412下方的該溝道而移動(dòng)并進(jìn)入存儲(chǔ)元 件410的浮置柵極，升高了存儲(chǔ)元件的閾值電壓。 為了防止在所選NAND串中的這種編程干擾，最好不在升壓期間將源極側(cè)溝道與 漏極側(cè)溝道隔離。但是，沒(méi)有隔離，在禁止的NAND串溝道中，漏極側(cè)升壓將被源極側(cè)編程的 存儲(chǔ)元件明顯地降低。尤其是，當(dāng)高字線正被編程且漏極側(cè)溝道電容比變大時(shí)，漏極側(cè)升壓 效率的降低可能變得嚴(yán)重。為了克服這種局面，基于源極側(cè)早升壓機(jī)制提出了溝道隔離切 換方法。通過(guò)該方法，隔離字線停留在相對(duì)高的電壓，V^D，諸如4V，其足夠用于導(dǎo)通即使處 于最高編程狀態(tài)的該隔離存儲(chǔ)元件，從而在源極側(cè)升壓期間連接源極和漏極側(cè)溝道。為了 進(jìn)一步保證在所選NAND串中的源極和漏極側(cè)溝通的連接，VOTD還可以被施加到在隔離存儲(chǔ) 元件的漏極側(cè)上的字線一直到所選字線，以導(dǎo)通(open)該相關(guān)的存儲(chǔ)元件，例如因此它們 處于導(dǎo)電狀態(tài)或?qū)?。另外，如果使用如下編程技術(shù)其中，在所選存儲(chǔ)元件的漏極側(cè)上的 存儲(chǔ)元件可以被至少部分地編程，則同樣可以被施加到這些存儲(chǔ)元件，以在源極側(cè)升 壓期間保持它們導(dǎo)通。 由于源極和漏極側(cè)溝道被連接，因此在所選NAND串中，該溝道電勢(shì)將停留在 O-IV，且源極側(cè)將不被升壓。因此，將消除或減少熱電子從漏極側(cè)到源極側(cè)的轉(zhuǎn)移以及漏極 側(cè)注入型干擾。為了保證當(dāng)源極側(cè)升壓時(shí)源極側(cè)溝道與漏極側(cè)溝道連接，應(yīng)該不晚于VPASS 地施加V^。為了提供安全余量(margin)，可以在Vp^開(kāi)始在源極側(cè)上向上斜之前就施加
V, 在源極側(cè)升壓結(jié)束之后，在漏極側(cè)升壓開(kāi)始之前隔離字線電壓應(yīng)該被降低到V，。 以此方式，禁止的溝道的漏極側(cè)升壓(在未選NAND串中)仍然與源極側(cè)隔離。另外，由于 在源極側(cè)升壓期間，在漏極側(cè)溝道中的許多電子將流入源極側(cè)，有效地導(dǎo)致了在VPASS被
13施加到漏極側(cè)字線之前的漏極側(cè)溝道的某些升壓，因此增加了禁止的溝道的升壓效率。另 一方面，在所選NAND串中，在源極和漏極側(cè)上的溝道電勢(shì)仍然停留在O-IV，且在此防止或
減少了漏極側(cè)注入型干擾。 圖6描述了基于圖5a的自升壓模式的字線和其他電壓的時(shí)間線。所示的時(shí)段描述 了使用單一編程脈沖的升壓和編程的單個(gè)循環(huán)。該循環(huán)之后典型地跟著一系列驗(yàn)證脈沖， 以確定存儲(chǔ)元件是否已經(jīng)到達(dá)了期望的編程狀態(tài)。然后使用另一編程脈沖，典型地以逐步 增加的幅度，重復(fù)升壓和編程的循環(huán)。見(jiàn)圖20。還注意，可以在所示的時(shí)間段之前具有可選 的預(yù)充電時(shí)間段，在該可選的預(yù)充電時(shí)間段中，由通過(guò)導(dǎo)通(在導(dǎo)電狀態(tài))漏極選擇柵極而 被轉(zhuǎn)移到該溝道的例如1. 5-3V的位線電壓來(lái)部分地充電(預(yù)充電)漏極側(cè)溝道。典型地， 在預(yù)充電期間向字線施加OV。另外，所選NAND串的位線電壓不總是必須為OV。例如，用于 所選NAND串的可以是例如0-lV。對(duì)于禁止的NAND串，在預(yù)充電該溝道的情況下，在升 壓開(kāi)始之前，VCH—D皿，可以高于0V，但不一定等于1. 5-3V，這是由于預(yù)充電的量取決于存儲(chǔ) 元件的擦除的VTH。如果很深度地擦除了存儲(chǔ)元件，則預(yù)充電可以實(shí)際地到達(dá)1. 5-3V電平。 典型的預(yù)充電電平在l-2V的范圍內(nèi)。 波形800以簡(jiǎn)化的表示描述了用于禁止(未選擇)NAND串的V作為對(duì)于一組 NAND串共同的漏極選擇柵極電壓V,、和對(duì)于一組NAND串共同的源極電壓VS。UKCE。實(shí)際上， V 不需要等于VseD和V^，且還可以在這些波形之間存在定時(shí)差。波形805描述了用于所 選NAND串的位線電壓V^，和對(duì)于一組NAND串共同的源極選擇柵極電壓Vses。在一個(gè)替換實(shí) 施方式中，所選位線的V^可以具有不止一個(gè)電平。例如，在快速通過(guò)寫(xiě)(quickpass write) 實(shí)施例中，典型地使用兩個(gè)電平，諸如OV和較高電平，典型地為O. 3-lV。首先使用0V來(lái)允 許快速編程，而接下來(lái)使用較高電平以提供對(duì)已經(jīng)幾乎達(dá)到其目標(biāo)閾值電壓的正被編程的 存儲(chǔ)元件的閾值電壓的更精細(xì)控制。 波形810描述了被施加到所選字線的漏極側(cè)上的字線的電壓。WLi表示第i或最高 字線，且WLn+l表示漏極側(cè)上相鄰于所選字線(WLn)的字線。波形815描述被施加到所選字 線(WLn)的電壓。波形820描述被施加到在源極側(cè)上相鄰于所選字線的隔離字線(WLn-l) 的電壓。波形825描述了被施加到位于隔離字線WLn-l的源極側(cè)上的字線(WL0到WLn-2) 的電壓。波形830和835描述了分別用于禁止和所選NAND串的、存在于隔離字線的源極側(cè) 上的襯底的溝道中的溝道電勢(shì)(VCH—S。UKCE)。波形840和845描述了分別用于禁止和所選NAND 串的、存在于隔離字線的漏極側(cè)上的襯底的溝道中的溝道電勢(shì)(Vra—DEAIN)。注意V^—皿^(波 形840)如何跟蹤漏極側(cè)升壓電壓(波形810)和編程電壓(波形815)。編程電壓對(duì)漏極側(cè) 升壓的貢獻(xiàn)程度取決于在漏極側(cè)處的存儲(chǔ)元件的數(shù)量。在漏極側(cè)處的存儲(chǔ)元件越少，編程 電壓對(duì)漏極側(cè)升壓的影響越大。 另外，注意，在源極側(cè)升壓期間，由于在漏極側(cè)溝道中的電子流入源極側(cè)，因此 VCH-DKAIN(波形840)在tl處略微增加，有效地導(dǎo)致了在VPASS被施加到漏極側(cè)字線之前的漏極 側(cè)溝道的某些升壓，如之前討論的。 沿著時(shí)間線的底部的是時(shí)間點(diǎn)t0-t9。具體地，在t0處，如波形800所示，用于 禁止(未選)NAND串的VBL和VSGD從0V增加到例如1. 5-3V。而且，V，腦從例如0. 5-1. 5V 增加。通過(guò)V^位于0V(波形805)，這保證了用于所有NAND串的源極選擇柵極保持截止 (closed)。對(duì)于選擇的NAND串，= 0 (或?qū)τ诳焖偻ㄟ^(guò)寫(xiě)實(shí)施例來(lái)說(shuō)略高)，以便，通過(guò)VseD= 1.5-3V，漏極選擇柵極導(dǎo)通(open)以允許發(fā)生編程。雖然，所提供的例子對(duì)應(yīng)于圖 5a的升壓模式，但實(shí)質(zhì)上，在所選字線的源極側(cè)上利用一個(gè)或多個(gè)隔離字線的任何類型的 升壓機(jī)制均可被采用。例如，可以結(jié)合本地自升壓(local self-boosting, LSB)和/或修 正的LSB(revised LSB， RLSB)升壓模式來(lái)使用該例子。在類似于LSB的模式中，可能在漏 極側(cè)上也存在一個(gè)或多個(gè)隔離字線，以便相鄰于所選字線的字線處于0V或其他隔離電壓， 且剩余未選字線被供應(yīng)以在此描述的Vp^或其他電壓。RLSB類似于REASB。隔離字線的 緊相鄰的漏極和源極側(cè)字線被供應(yīng)了中間電壓、 ，而剩余未選字線被供應(yīng)了在此描述的 VPASS或其他電壓。 在tl處，VCOND被施加到WLn和WLn_l，以便相關(guān)的存儲(chǔ)元件導(dǎo)通(例如，在導(dǎo)電 狀態(tài))。這允許在隔離字線(WLn-1)的源極側(cè)和所選字線(WLn)的漏極側(cè)之間的NAND串中 的電荷轉(zhuǎn)移。 在t2處，通過(guò)向WL0到WLn-2施加VPASS來(lái)開(kāi)始源極側(cè)溝道的升壓(波形825)。如 所示的，VPASS可以相對(duì)于VOTD而延遲，以保證當(dāng)源極側(cè)升壓時(shí)源極側(cè)溝道連接到漏極側(cè)溝 道。該流通電壓升壓在隔離字線的源極側(cè)上的NAND串的溝道。注意在V^—^^中的對(duì)應(yīng)增 加(波形830)。在所選字線的漏極側(cè)上(其在編程順序上位于所選字線之后)的與WLn+l 到WLi相關(guān)的溝道區(qū)域中，由于所施加的諸如0V的電壓而避免了升壓。雖然，可能由于從 漏極側(cè)流向升壓的源極側(cè)的電子而已經(jīng)發(fā)生某些升壓。在t2和t3之間，發(fā)生源極側(cè)溝道 的升壓。在t3之后，施加V，以截止隔離字線(WLn-l)的相關(guān)存儲(chǔ)元件，從而阻礙在隔離 字線(WLn-l)的源極側(cè)和所選字線(WLn)的漏極側(cè)之間的在NAND串中的電荷轉(zhuǎn)移。
在為保證WLn-l已經(jīng)達(dá)到VIS。電平所需的延遲之后，且在t4處開(kāi)始，通過(guò)施加VPASS 來(lái)開(kāi)始漏極側(cè)溝道的升壓(波形810)。注意，在V^—皿^中的相應(yīng)增加(波形840)。源極 和漏極側(cè)溝道的升壓繼續(xù)直到t8。另外，在t5， VreM1被施加到WLn，且在t6， VreM2被施加到 WLn。因此，可以初始地以第一電平施加編程電壓，而隨后以較高的第二電平施加編程電壓。 該方法避免了可能由VreM的突發(fā)變化而引起的VCH—DKAIN的突發(fā)變化。但是，可以替換地使用 單個(gè)階梯狀的(st印ped)VPGM脈沖。注意，另外，在一些實(shí)施例中，Vp^可以等于V啦s，且在 一些實(shí)施例中，在t4和t5之間的時(shí)間可以等于0，以便VreM1和VPASS基本上同時(shí)向上斜。 在t7，移除編程電壓，在t8，移除升壓電壓，且在t9，結(jié)束升壓和編程循環(huán)。因此，在tl和 t8之間發(fā)生源極側(cè)升壓，且在t4和t8之間發(fā)生漏極側(cè)升壓。 由于源極側(cè)升壓和在tl和t3之間的用于導(dǎo)通與WLn和WLn-l相關(guān)的存儲(chǔ)元件的 電壓的施加，在該時(shí)間段期間，在源極側(cè)和漏極側(cè)溝道之間可以發(fā)生電荷轉(zhuǎn)移。例如，在漏 極側(cè)溝道中的許多電子將流入源極側(cè)，有效地導(dǎo)致了在VPASS被施加到漏極側(cè)字線之前的漏 極側(cè)溝道的某種升壓。另外，在漏極側(cè)升壓開(kāi)始之前，在t3處移除V，D，用于將禁止的溝道 的后續(xù)漏極側(cè)升壓與源極側(cè)隔離。 圖7描述了基于圖5b的自升壓模式的字線和其他電壓的時(shí)間線。圖7的時(shí)間線 與圖6的不同在于，在所選字線WLn的漏極側(cè)上且相鄰于所選字線的字線WLn+l在tl和t3 之間接收VOTD而不是0V(波形812)。例如當(dāng)與WLn+l相關(guān)的非易失性存儲(chǔ)元件可以被部分 地編程時(shí)可以使用該方法。另外，在所選字線WLn和隔離字線WLn-2之間的字線WLn-l在 t4和t8之間接收、。 ，其中Vww > VIS。(波形817)。這提供了在一個(gè)或多個(gè)中間字線上從 V腦到VIS0的逐漸轉(zhuǎn)變。然后對(duì)WLn+2到WLi施加波形810，對(duì)WLn—2施加波形820，且對(duì)WLO到WLn-3施加波形825。 V^的電平還可能針對(duì)其所施加到的不同字線而改變。例如，可以基于對(duì)應(yīng)的非 易失性存儲(chǔ)元件的編程狀態(tài)來(lái)設(shè)置Ve。m。當(dāng)相關(guān)的非易失性存儲(chǔ)元件具有較高編程狀態(tài)時(shí) 可以更高，且當(dāng)相關(guān)的非易失性存儲(chǔ)元件具有較低的編程狀態(tài)時(shí)可以更低。VTOND僅需 要足夠高以至于在源極側(cè)和漏極側(cè)溝道區(qū)之間產(chǎn)生導(dǎo)電路徑。提供不同電平的Ve。m允許 解決數(shù)據(jù)圖案依賴性的靈活性。取決于背后圖案(back pattern)，例如數(shù)據(jù)圖案，作為例 子，WLn+l可以處于較低的中間狀態(tài)B'(圖18a)，而WLn和在WLn下面的字線可以處于狀 態(tài)C (圖18c)，最高編程狀態(tài)。在這種情況下，VOTD—OT可以被施加到WLn+l，且VTOND—HreH可以 被施加到WLn-2到WLn，其中VC。ND—HIGH > V畫(huà)—OT。 圖8描述了基于圖5c的自升壓模式的字線和其他電壓的時(shí)間線。圖8的時(shí)間線 與圖7的不同在于，在所選字線WLn的源極側(cè)上且相鄰于所選字線的字線WLn-1在t4和 t8之間接收VPASS而不是Vww(波形816)。然后，對(duì)WLn-2施加波形817，對(duì)WLn_3施加波形 820，且對(duì)WLO到WLn-4施加波形825。這提供了在一個(gè)或多個(gè)中間字線上從PeM2到VIS。的
mn鄉(xiāng)fitj逐漸轉(zhuǎn)變。 作為例如當(dāng)與WLn+l相關(guān)的非易失性存儲(chǔ)元件不被編程時(shí)可以使用的另一替換 方法，可以在tl和t3之間對(duì)WLn+l施加OV，而不是VOTD。 圖9描述了作為圖8的時(shí)間線的替換方法的字線和其他電壓的時(shí)間線。圖9的時(shí) 間線與圖8的不同在于，使得從Vc。wD到隨后的電壓，例如在WLn+l(波形912)和WLn-1 (波 形916)上從V畫(huà)到Vpass、在WLn (波形915)上從V畫(huà)到VreM1和/或在WLn (波形917)上 從V畫(huà)到VOT進(jìn)行電壓的逐漸轉(zhuǎn)變(gradual transition)。因此，這些電壓可以在t3和 t4之間的時(shí)間段中，在源極和漏極側(cè)升壓轉(zhuǎn)變之間，從直接向上斜或向下斜到VPASS或 該方法的一個(gè)優(yōu)點(diǎn)是，可以防止或減少在V，和/或V^字線處的GIDL。在圖7 和8的上述例子中，在施加電壓V^之前，V^字線被下拉到OV。尤其是結(jié)合一些升壓模式， 這可以導(dǎo)致GIDL的增加。施加、 的目的是為了減少在升壓期間的電場(chǎng)。但是，當(dāng)在、。
字線上的電壓從VOTD降低到0V時(shí)，在該字線的相鄰處的電場(chǎng)由于升壓的源極側(cè)而增加，因 而GIDL可能發(fā)生。可以通過(guò)將在VOT字線上的信號(hào)直接從斜到VOT來(lái)防止該電場(chǎng)的 增加。 另外，如果、 > Vc可以有利地通過(guò)例如圖5d的升壓機(jī)制對(duì)字線施加、 而不
是VOTD，其中，在圖5d的升壓機(jī)制中，對(duì)WLn-4和WLn-2施加VOT，且對(duì)WLn_3施加VIS。。在
這種情況下，為了減少在WLn-3上(當(dāng)字線電壓從VOTD轉(zhuǎn)變到VIS。時(shí))或在WLn-4上(由
于VOTD)出現(xiàn)GIDL的可能性，可以優(yōu)選地從起始起保持WLn-4偏壓到VOT。 可以使用如在此討論的類似的時(shí)間線來(lái)類似地實(shí)現(xiàn)圖5a-5h的剩余升壓模式以
及其他升壓模式。例如，通過(guò)圖5h的升壓模式，如討論的，可以升壓三個(gè)或多個(gè)不同的溝道
區(qū)域。對(duì)于一起升壓第一和第三溝道區(qū)域、此后升壓第二溝道區(qū)域的情況，可以在被稱為圖
6-9中的源極側(cè)升壓中升壓第一和第三溝道區(qū)域，而可以在被稱為漏極側(cè)升壓中升壓第二
溝道區(qū)域。對(duì)于升壓了第一溝道區(qū)域、此后一起升壓第二和第三溝道區(qū)域的情況，可以在被
稱為源極側(cè)升壓中升壓第一溝道區(qū)域，而可以在被稱為漏極側(cè)升壓中升壓第二和第三溝道
區(qū)域。對(duì)于升壓第一溝道區(qū)域、此后升壓第三溝道區(qū)域、此后升壓第二溝道區(qū)域的情況，可以在被稱為源極側(cè)升壓中升壓第一溝道區(qū)域，可以在被稱為源極側(cè)升壓之后且在被稱為漏 極側(cè)升壓之前的時(shí)間段中升壓第三溝道區(qū)域，且可以在被稱為漏極側(cè)升壓中升壓第二溝道 區(qū)域。 圖10描述了其中在NAND串的漏極側(cè)之前升壓NAND串的源極側(cè)的編程處理。結(jié)合 圖8的升壓機(jī)制來(lái)圖示了該處理，雖然許多變化是可能的。編程在步驟1000開(kāi)始，且在步驟 1005選擇用于編程的字線。在步驟1010開(kāi)始源極側(cè)升壓。在步驟1015，在字線(WLn-3)到 在已經(jīng)被用于編程的隔離字線的漏極側(cè)上的最遠(yuǎn)字線(WLn+1)上設(shè)置VC0ND。在步驟1020， 在隔離字線的源極側(cè)上的字線上設(shè)置VPASS。在步驟1025，在剩余漏極側(cè)字線，例如WLn+2到 WLi上設(shè)置0V，且在步驟1030，源極側(cè)升壓結(jié)束。也就是說(shuō)，通常，維持而不進(jìn)一步升壓該 已被升壓的源極側(cè)電平。在步驟1035，沿著編程的漏極側(cè)升壓開(kāi)始?？梢匀缦惹皥D示地在 編程之前開(kāi)始漏極側(cè)升壓。在步驟1040，根據(jù)所選升壓模式對(duì)未選字線施加電壓。在步驟 1045，對(duì)所選字線施加編程脈沖。在步驟1050漏極側(cè)升壓和編程脈沖結(jié)束。
在步驟1055進(jìn)行驗(yàn)證操作以確定所選存儲(chǔ)元件是否已經(jīng)編程到期望的目標(biāo)閾值 電壓電平、例如Vva、Vvb或Vvc(圖16)。在決定塊1060，如果用于當(dāng)前字線的編程未完成， 則在步驟1010開(kāi)始，重復(fù)源極側(cè)升壓繼之以漏極側(cè)升壓和編程的附加循環(huán)。如果在決定步 驟1065用于當(dāng)前字線的編程完成但未完成用于所有字線的編程，則在步驟1075選擇用于 編程的下一字線。如果用于當(dāng)前字線和所有字線的編程都完成，則在步驟1070編程結(jié)束。
注意，在替換的實(shí)施方式中，可以使用字線依賴性，其中，不使用源極側(cè)升壓繼之 以漏極側(cè)升壓的升壓機(jī)制被用于較低字線，諸如在32字線NAND串中的WL0-WL22。然后，使 用源極側(cè)升壓繼之以漏極側(cè)升壓的升壓機(jī)制可以被用于較高字線、諸如WL23-WL31，其中所 解決的編程干擾更成為問(wèn)題。 圖11示出了諸如圖1和2所示的NAND存儲(chǔ)元件的陣列1100的例子。沿著每列， 位線1106被耦合于NAND串1150的漏極選擇柵極的漏極端1126。沿著NAND串的每行，源 極線1104可以連接NAND串的源極選擇柵極的所有源極端1128。在美國(guó)專利no. 5570315、 5774397、和6046935中找到作為存儲(chǔ)器系統(tǒng)的一部分的NAND結(jié)構(gòu)陣列和其操作的例子。
存儲(chǔ)元件的陣列被劃分為大量存儲(chǔ)元件塊。如對(duì)于閃速EEPROM系統(tǒng)共同的，該塊 是擦除的單位。也就是說(shuō)，每個(gè)塊包含了一起被擦除的最小數(shù)量的存儲(chǔ)元件。每個(gè)塊典型 地被劃分為多個(gè)頁(yè)。頁(yè)是編程的單位。在一個(gè)實(shí)施例中，各個(gè)頁(yè)可以被劃分為段，且這些段 可以包含作為基本編程操作的一次被寫(xiě)的最小數(shù)量的存儲(chǔ)元件。 一頁(yè)或多頁(yè)數(shù)據(jù)典型地被 存儲(chǔ)在一行存儲(chǔ)元件中。 一頁(yè)可以存儲(chǔ)一個(gè)或多個(gè)扇區(qū)(sector)。扇區(qū)包括用戶數(shù)據(jù)和負(fù) 荷數(shù)據(jù)。負(fù)荷數(shù)據(jù)典型地包括以已經(jīng)從扇區(qū)的用戶數(shù)據(jù)計(jì)算的錯(cuò)誤校正碼(ECC)?？刂破?的一部分(以下描述)當(dāng)將數(shù)據(jù)編程到陣列中時(shí)計(jì)算ECC，且還當(dāng)從陣列讀出數(shù)據(jù)時(shí)檢查 它。或者，ECC和/或其他負(fù)荷數(shù)據(jù)被存儲(chǔ)在與它們相關(guān)的用戶數(shù)據(jù)不同的頁(yè)中，或甚至不 同的塊中。 —個(gè)扇區(qū)的用戶數(shù)據(jù)典型地是512字節(jié)，對(duì)應(yīng)于在磁盤(pán)驅(qū)動(dòng)中的扇區(qū)的大小。負(fù) 荷數(shù)據(jù)典型地是另外的16-20字節(jié)。大量頁(yè)形成塊，從例如8頁(yè)到32、64、128頁(yè)或更多。在 一些實(shí)施例中，一行NAND串組成(comprise) —塊。 在一個(gè)實(shí)施例中通過(guò)將p井升高到擦除電壓(例如14-22V)持續(xù)足夠的時(shí)間段并 將所選塊的字線接地同時(shí)源極和位線浮置，來(lái)擦除存儲(chǔ)器存儲(chǔ)元件。由于電容耦合，未選字線、位線、選擇線和c-源極也被升高到擦除電壓的顯著部分(significant fraction)。因 此對(duì)所選存儲(chǔ)元件的隧道氧化物層施加強(qiáng)的電場(chǎng)，且隨著典型地通過(guò)Fowler-Nordheim隧 道機(jī)制將浮置柵極的電子射入襯底側(cè)，而擦除所選存儲(chǔ)元件的數(shù)據(jù)。隨著電子從浮置柵極 轉(zhuǎn)移到P井區(qū)域，所選存儲(chǔ)元件的閾值電壓降低?？梢栽谡麄€(gè)存儲(chǔ)器陣列、分離的塊、或存 儲(chǔ)元件的另一單位上進(jìn)行擦除。 圖12是使用單行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的方塊圖。該
圖示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、具有用于并行讀取和編程一頁(yè)存儲(chǔ)元件的讀/寫(xiě)電 路的存儲(chǔ)器設(shè)備1296。存儲(chǔ)器設(shè)備1296可以包括一個(gè)或多個(gè)存儲(chǔ)器模(die) 1298。存儲(chǔ) 器模1298包括二維存儲(chǔ)元件陣列1100、控制電路1210、和讀/寫(xiě)電路1265。在一些實(shí)施 例中，存儲(chǔ)元件的陣列可以是三維的。存儲(chǔ)器陣列1100可以經(jīng)由行解碼器1230由字線且 經(jīng)由列解碼器1260由位線來(lái)尋址。讀/寫(xiě)電路1265包括多個(gè)感測(cè)塊1200，且允許并行地 讀取或編程一頁(yè)的存儲(chǔ)元件。典型地，在作為一個(gè)或多個(gè)存儲(chǔ)器模1298的相同存儲(chǔ)器設(shè)備 1296(例如可移動(dòng)存儲(chǔ)卡)中包括控制器1250。經(jīng)由線1220在主機(jī)和控制器1250之間且 經(jīng)由線1218在控制器和一個(gè)或多個(gè)存儲(chǔ)器模1298之間傳輸命令和數(shù)據(jù)。
控制電路1210與讀/寫(xiě)電路1265協(xié)同以對(duì)存儲(chǔ)器陣列1100進(jìn)行存儲(chǔ)器操作。 控制電路1210包括狀態(tài)機(jī)1212、芯片上(on-chip)地址解碼器1214、升壓控制1215、和電 源控制模塊1216。該狀態(tài)機(jī)1212提供存儲(chǔ)器操作的芯片級(jí)控制。芯片上地址解碼器1214 提供由主機(jī)或存儲(chǔ)器控制器使用的到由解碼器1230和1260使用的硬件地址之間的地址接 口。升壓控制1215可以被用于設(shè)置升壓模式，包括確定用于開(kāi)始源極側(cè)和漏極側(cè)升壓的定 時(shí)，如在此討論的。電源控制模塊1216控制在存儲(chǔ)器操作期間被供應(yīng)給字線和位線的電源 和電壓。 在一些實(shí)施例中，可以組合圖12的一些組件。在各種設(shè)計(jì)中，除了存儲(chǔ)元件陣列 1100以外的一個(gè)或多個(gè)組件(單獨(dú)或組合)可以被視為管理電路。例如，一個(gè)或多個(gè)管理 電路可以包括控制電路1210、狀態(tài)機(jī)1212、解碼器1214/1260、電源控制1216、感測(cè)塊1200、 讀/寫(xiě)電路1265、控制器1250等中的任一個(gè)或組合。 圖13是使用雙行/列解碼器和讀/寫(xiě)電路的非易失性存儲(chǔ)器系統(tǒng)的方塊圖。在 此，提供了圖12所示的存儲(chǔ)器設(shè)備1296的另一布置。以對(duì)稱的方式，在存儲(chǔ)器陣列1100 的相對(duì)側(cè)，來(lái)實(shí)現(xiàn)由各種外圍電路對(duì)存儲(chǔ)器陣列1100的訪問(wèn)，以便在每側(cè)上的存取線和電 路的密度被減半。因此，行解碼器被分裂為行解碼器1230A和1230B，且列解碼器被分裂為 列解碼器1260A和1260B。類似地，讀/寫(xiě)電路被分裂為連接到來(lái)自底部的位線的讀/寫(xiě)電 路1265A和連接到來(lái)自陣列1100的頂部的位線的讀/寫(xiě)電路1265B。以此方式，讀/寫(xiě)模 塊的密度基本上被減半。圖13的設(shè)備還可以包括控制器、如關(guān)于圖12的該設(shè)備所述的。
圖14是描述感測(cè)塊的一個(gè)實(shí)施例的方塊圖。單個(gè)感測(cè)塊1200被分區(qū)為稱為感測(cè) 模塊的核心部分1280、和公共部分1290。在一個(gè)實(shí)施例中，將存在用于每個(gè)位線的分離的 感測(cè)模塊1280和用于一組多個(gè)感測(cè)模塊1280的一個(gè)公共部分1290。在一個(gè)例子中，感測(cè)塊 將包括一個(gè)公共部分1290和八個(gè)感測(cè)模塊1280。在一組中的感測(cè)模塊的每個(gè)將經(jīng)由數(shù)據(jù) 總線1272與相關(guān)的公共部分通信。進(jìn)一步細(xì)節(jié)參考美國(guó)專利申請(qǐng)公開(kāi)N0. 2006/0140007， 題為"Non_Volatile Memory and Method with Shared Processing for an Aggregate ofSense Amplifiers",在2006年6月29日公布，且全文被引用附于此。
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感測(cè)模塊1280包括確定在連接的位線中的導(dǎo)電電流是在預(yù)定閾值水平以上還是 以下的感測(cè)電路1270。感測(cè)模塊1280還包括位線鎖存器1282，被用于在連接的位線上設(shè) 置電壓狀況。例如，在位線鎖存器1282中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉到指定 編程禁止的狀態(tài)(例如1. 5-3V)。 公共部分1290包括處理器1292、一組數(shù)據(jù)鎖存器1294和在這組數(shù)據(jù)鎖存器1294 和數(shù)據(jù)總線1220之間的I/O接口 1296。處理器1292進(jìn)行計(jì)算。例如，其功能之一是確定 被存儲(chǔ)在感測(cè)的存儲(chǔ)元件中的數(shù)據(jù)，并將所確定的數(shù)據(jù)存儲(chǔ)在這組數(shù)據(jù)鎖存器中。這組數(shù) 據(jù)鎖存器1294被用于在讀操作期間存儲(chǔ)由處理器1292確定的數(shù)據(jù)比特。其還被用于在編 程操作期間存儲(chǔ)從數(shù)據(jù)總線1220輸入的數(shù)據(jù)比特。所輸入的數(shù)據(jù)比特表示要被編程到該 存儲(chǔ)器中的寫(xiě)數(shù)據(jù)。1/0接口 1296提供在數(shù)據(jù)鎖存器1294和數(shù)據(jù)總線1220之間的接口。
在讀或感測(cè)期間，系統(tǒng)的操作在狀態(tài)機(jī)1212的控制下，狀態(tài)機(jī)1212控制不同的控 制柵極電壓向所尋址的存儲(chǔ)元件的供應(yīng)。當(dāng)其步進(jìn)(st印through)與由該存儲(chǔ)器支持的 各種存儲(chǔ)器狀態(tài)對(duì)應(yīng)的各種預(yù)定控制柵極電壓時(shí)，感測(cè)模塊1280可以觸發(fā)于(trip at)這 些電壓中的一個(gè)，且將經(jīng)由總線1272從感測(cè)模塊1280向處理器1292提供輸出。此時(shí)，處 理器1292通過(guò)考慮感測(cè)模塊的觸發(fā)(tri卯ing)事件和經(jīng)由輸入線1293來(lái)自狀態(tài)機(jī)的所 施加的控制柵極電壓的信息來(lái)確定得到的存儲(chǔ)器狀態(tài)。然后，其計(jì)算存儲(chǔ)器狀態(tài)的二進(jìn)制 編碼，并將得到的數(shù)據(jù)比特存儲(chǔ)到數(shù)據(jù)鎖存器1294中。在核心部分的另一實(shí)施例中，位線 鎖存器1282用于雙重用途，既作為用于鎖存感測(cè)模塊1280的輸出的鎖存器也用作如上述 的位線鎖存器。 可預(yù)見(jiàn)到，一些實(shí)施方式將包括多個(gè)處理器1292。在一個(gè)實(shí)施例中，每個(gè)處理器 1292將包括輸出線(未示出)以便各個(gè)輸出線一起被配線邏輯或(wired-0R)。在一些實(shí) 施例中，在被連接到配線OR線輸之前反轉(zhuǎn)輸出線。由于接收配線0R的狀態(tài)機(jī)可以確定被 編程的所有位何時(shí)達(dá)到了期望的電平，該配置使能在編程驗(yàn)證處理期間快速確定何時(shí)完成 了編程處理。例如，當(dāng)每個(gè)位都達(dá)到了其期望的電平時(shí)，對(duì)于該位的邏輯O將被發(fā)送到配線 0R線(或數(shù)據(jù)l被反轉(zhuǎn))。當(dāng)所有位輸出數(shù)據(jù)0(或反轉(zhuǎn)的數(shù)據(jù)1)時(shí)，則狀態(tài)機(jī)知道終止編 程處理。由于每個(gè)處理器與八個(gè)感測(cè)模塊通信，因此狀態(tài)機(jī)需要讀取配線0R線八次，或向 處理器1292添加邏輯以積累相關(guān)位線的結(jié)果，以便狀態(tài)機(jī)僅需要讀取配線0R線一次。類 似地，通過(guò)正確地選擇邏輯電平，全局狀態(tài)機(jī)可以檢測(cè)第一位何時(shí)改變其狀態(tài)且響應(yīng)地改 變算法。 在編程或驗(yàn)證期間，要被編程的數(shù)據(jù)從數(shù)據(jù)總線1220被存儲(chǔ)在這組數(shù)據(jù)鎖存器 1294中。在狀態(tài)機(jī)的控制下，編程操作包括被施加到所尋址的存儲(chǔ)元件的控制柵極的一系 列編程電壓脈沖。每個(gè)編程脈沖之后跟隨了讀回(readback)(驗(yàn)證)來(lái)確定是否已經(jīng)將存 儲(chǔ)元件編程為期望的存儲(chǔ)器狀態(tài)。處理器1292相對(duì)于期望的存儲(chǔ)器狀態(tài)監(jiān)視讀回的存儲(chǔ) 器狀態(tài)。當(dāng)兩者一致時(shí)，處理器1292設(shè)置位線鎖存器1282，以便使得位線被拉到指定編程 禁止的狀態(tài)。這禁止了耦合于該位線的存儲(chǔ)元件進(jìn)一步編程，即使在其控制柵極上出現(xiàn)了 編程脈沖的情況下也如此。在其他實(shí)施例中，該處理器初始地裝載了位線鎖存器1282，且感 測(cè)電路在驗(yàn)證處理期間將其設(shè)置為禁止值。 數(shù)據(jù)鎖存堆棧1294包含對(duì)應(yīng)于感測(cè)模塊的數(shù)據(jù)鎖存器的堆棧。在一個(gè)實(shí)施例中， 每個(gè)感測(cè)模塊1280存在三個(gè)數(shù)據(jù)鎖存器。在一些實(shí)施方式中(但不要求)，數(shù)據(jù)鎖存器被實(shí)現(xiàn)為移位寄存器，以便在其中存儲(chǔ)的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線1220的串行數(shù)據(jù)， 且反之亦然。在優(yōu)選實(shí)施例中，對(duì)應(yīng)于m個(gè)存儲(chǔ)元件的讀/寫(xiě)塊的所有數(shù)據(jù)鎖存器可以被 鏈接到一起，以形成塊移位寄存器，以便可以通過(guò)串行傳輸來(lái)輸入或輸出數(shù)據(jù)塊。具體地， 適配(ad即t)r個(gè)讀/寫(xiě)模塊的模塊堆(bank)，以便這組數(shù)據(jù)鎖存器的每個(gè)將按順序偏移數(shù) 據(jù)輸入到數(shù)據(jù)總線或從數(shù)據(jù)總線偏移出數(shù)據(jù)，好像它們是整個(gè)讀/寫(xiě)塊的移位寄存器的部 分那樣。 關(guān)于非易失性存儲(chǔ)設(shè)備的各種實(shí)施例的結(jié)構(gòu)和/或操作的另外的信息可以在(1) 美國(guó)專利7196931，于2007年3月27日授權(quán)的題為"Non-VolatileMemory And Method With Reduced Source Line Bias Errors" ; (2)美國(guó)專利7023736， 2006年4月4日授權(quán)的題 為"Non_Volatile Memory And Method withlmproved Sensing" ; (3)美國(guó)專禾U 7046568， 2006年5月16日授權(quán)的題為"Improved Memory Sensing Circuit And Method For Low Voltage Operation"; (4)美國(guó)專利申請(qǐng)公開(kāi)No. 2006/0221692， 2006年8月5日公布的題 為"Compensating for Coupling During Read Operations of Non-VolatileMemory，，；以 及(5)美國(guó)專利申請(qǐng)公開(kāi)No. 20060158947， 2006年7月20日公布的題為"Reference Sense Amplifier For Non-Volatile Memory"中找到。就在上面列出的所有五個(gè)專利文獻(xiàn)全部被 引用附于此。 圖15示出了針對(duì)所有位線存儲(chǔ)器結(jié)構(gòu)或用于奇偶存儲(chǔ)器結(jié)構(gòu)將存儲(chǔ)器陣列組織 為塊的例子。描述了存儲(chǔ)器陣列1100的示例結(jié)構(gòu)。作為一個(gè)例子，描述了被分區(qū)為1024塊 的NAND閃速EEPR0M。每個(gè)塊中存儲(chǔ)的數(shù)據(jù)可以同時(shí)擦除。在一個(gè)實(shí)施例中，塊是同時(shí)被擦 除的存儲(chǔ)元件的最小單位。在每個(gè)塊中，在該例子中，存在對(duì)應(yīng)于位線BL0、BL1……BL8511 的8512列。在被稱為所有位線(all bit line, ABL)結(jié)構(gòu)(結(jié)構(gòu)1510)的一個(gè)實(shí)施例中， 在讀和編程操作期間可以同時(shí)選擇塊的所有位線。沿著共同字線且被連接到任意位線的存 儲(chǔ)元件可以同時(shí)被編程。 在提供的例子中，串聯(lián)連接四個(gè)存儲(chǔ)元件以形成NAND串。雖然示出了在每個(gè)NAND 串中包括了四個(gè)存儲(chǔ)元件，但是可以使用多于或少于四個(gè)(例如，16、32、64或另一數(shù)目)。 NAND串的一端經(jīng)由漏極選擇柵極(連接到選擇柵極漏極線SGD)被連接到對(duì)應(yīng)的位線，且另 一端經(jīng)由源極選擇柵極(連接到選擇柵極源極線SGS)連接到c-源極。
在稱為奇偶結(jié)構(gòu)(結(jié)構(gòu)1500)的另一實(shí)施例中，位線被劃分為偶數(shù)位線(Ble)和 奇數(shù)位線(Blo)。在奇數(shù)/偶數(shù)位線結(jié)構(gòu)中，一次編程沿著共同字線且被連接到奇數(shù)位線 的存儲(chǔ)元件，而另一次編程沿著共同字線且被連接到偶數(shù)位線的存儲(chǔ)元件。在每個(gè)塊中，在 該例子中，存在被劃分為偶數(shù)列和奇數(shù)列的8512列。在該例子中，示出了串聯(lián)連接以形成 NAND串的四個(gè)存儲(chǔ)元件。雖然示出了四個(gè)存儲(chǔ)元件被包括在每個(gè)NAND串中，但可以使用多 于或少于四個(gè)存儲(chǔ)元件。 在讀和編程操作的一個(gè)配置中，同時(shí)選擇4256個(gè)存儲(chǔ)元件。所選的存儲(chǔ)元件具有 相同字線和同種位線(例如，偶數(shù)或奇數(shù))。因此，形成邏輯頁(yè)的532字節(jié)的數(shù)據(jù)可以被同 時(shí)讀取和編程，且存儲(chǔ)器的一個(gè)塊可以存儲(chǔ)至少八個(gè)邏輯頁(yè)(四個(gè)字線，每個(gè)具有奇數(shù)和 偶數(shù)頁(yè))。對(duì)于多狀態(tài)存儲(chǔ)元件，當(dāng)每個(gè)存儲(chǔ)元件存儲(chǔ)兩位的數(shù)據(jù)時(shí)，其中在不同頁(yè)中存儲(chǔ) 這兩個(gè)位中的每個(gè)，一個(gè)塊存儲(chǔ)16個(gè)邏輯頁(yè)。還可以使用其他尺寸的塊和頁(yè)。
對(duì)于ABL或奇偶結(jié)構(gòu)，可以通過(guò)升高p井到擦除電壓(例如20V)并將所選塊的字線接地來(lái)擦除存儲(chǔ)元件。源極和位線浮置?？梢詫?duì)整個(gè)存儲(chǔ)器陣列、分離的塊、或作為存儲(chǔ) 設(shè)備的一部分的存儲(chǔ)元件的另一單位進(jìn)行擦除。電子從存儲(chǔ)元件的浮置柵極轉(zhuǎn)移到P井區(qū) 域，使得存儲(chǔ)元件的VTH變?yōu)樨?fù)。 在讀取和驗(yàn)證操作中，選擇柵極(SGD和SGS)被連接到在2. 5_4. 5V的范圍內(nèi)的 電壓，且未選字線(例如，WL0、 WL1、和WL3，當(dāng)WL2是所選字線時(shí))升壓到讀取流通電壓， VK，(典型地，在4.5-6V的范圍內(nèi)的電壓)，以使得晶體管用作流通門(mén)(pass gate)。所選 字線WL2被連接到電壓，對(duì)于每個(gè)讀和驗(yàn)證操作指定其電平，以便確定所關(guān)心的存儲(chǔ)元件 的VTH高于還是低于這種電平。例如，在兩層級(jí)存儲(chǔ)元件的讀取操作中，所選字線WL2可以 接地，以便檢測(cè)VTH是否高于0V。在用于兩級(jí)別存儲(chǔ)元件的驗(yàn)證操作中，所選字線WL2被連 接到例如0.8V，以便驗(yàn)證VTH是否已經(jīng)到達(dá)了至少0.8V。源極和p井位于OV。假設(shè)為偶數(shù) 位線(Ble)的所選位線被預(yù)充電到例如O. 7V的電平。如果VTH高于在字線上的讀或驗(yàn)證電 平，則與感興趣的存儲(chǔ)元件相關(guān)的位線(Ble)的電勢(shì)電平由于非導(dǎo)電存儲(chǔ)元件而維持在高 電平。另一方面，如果VTH低于讀或驗(yàn)證電平，由于導(dǎo)電存儲(chǔ)元件對(duì)位線放電，因此所關(guān)心的 位線(Ble)的電勢(shì)電平降低到低電平，例如小于0.5V。由此可以通過(guò)連接到位線的電壓比 較器感測(cè)放大器來(lái)檢測(cè)存儲(chǔ)元件的狀態(tài)。 根據(jù)現(xiàn)有技術(shù)中已知的技術(shù)進(jìn)行上述擦除、讀取和驗(yàn)證操作。因此，可以由本領(lǐng)域 技術(shù)人員改變所述的許多細(xì)節(jié)。還可以使用現(xiàn)有技術(shù)中已知的其他擦除、讀取和驗(yàn)證技術(shù)。
圖16描述了閾值電壓分布和一遍編程的例子組。對(duì)每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù) 的情況提供用于該存儲(chǔ)元件陣列的示例VTH分布。對(duì)于擦除的存儲(chǔ)元件提供第一閾值電壓 分布E。還描述了用于編程的存儲(chǔ)元件的三個(gè)閾值電壓分布A、B、C。在一個(gè)實(shí)施例中，在E 分布中的閾值電壓是負(fù)的，且在A、B、C分布中的閾值電壓是正的。 每個(gè)不同的閾值電壓范圍對(duì)應(yīng)于用于這組數(shù)據(jù)位的預(yù)定值。在被編程到存儲(chǔ)元件 中的數(shù)據(jù)與該存儲(chǔ)元件的閾值電壓電平之間的具體關(guān)系取決于對(duì)于該存儲(chǔ)元件采用的數(shù) 據(jù)編碼機(jī)制。例如，美國(guó)專利No. 6222762和在2004年12月16日公布的美國(guó)專利申請(qǐng)公 開(kāi)No. 2004/0255090，其兩者全部被引用附于此，描述了用于多狀態(tài)閃存元件的各種數(shù)據(jù)編 碼機(jī)制。在一個(gè)實(shí)施例中，使用格林(Gray)碼分配來(lái)將數(shù)據(jù)值分配到閾值電壓范圍，以便 如果浮置柵極的閾值電壓錯(cuò)誤地偏移到其相鄰的物理狀態(tài)，僅將影響一個(gè)位。 一個(gè)例子將 "11"分配給閾值電壓范圍E(狀態(tài)E)，將"10"分配給閾值電壓范圍A(狀態(tài)A)，將"00"分 配給閾值電壓范圍B(狀態(tài)B)，且將"01"分配給閾值電壓范圍C(狀態(tài)C)。但是，在其他實(shí) 施例中，不使用Gray碼。雖然示出了四個(gè)狀態(tài)，但還可以使用具有包括那些包括多于或少 于四個(gè)狀態(tài)的其他多狀態(tài)結(jié)構(gòu)的本發(fā)明。 還提供三個(gè)讀取參考電壓Vra、Vrb和Vrc用于從存儲(chǔ)元件讀取數(shù)據(jù)。通過(guò)測(cè)試給 定存儲(chǔ)元件的閾值電壓高于還是低于Vra、 Vrb和Vrc，該系統(tǒng)可以確定該存儲(chǔ)元件所處的 例如編程情況的狀態(tài)。 另外，提供三個(gè)驗(yàn)證參考電壓Vva、Vvb和Vvc。當(dāng)將存儲(chǔ)元件編程為狀態(tài)A時(shí)，系 統(tǒng)將測(cè)試那些存儲(chǔ)元件是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲(chǔ)元件編程為狀態(tài)B 時(shí)，系統(tǒng)將測(cè)試那些存儲(chǔ)元件是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲(chǔ)元件編程為 狀態(tài)C時(shí)，系統(tǒng)將確定那些存儲(chǔ)元件是否具有大于或等于Vvc的閾值電壓。
在一個(gè)實(shí)施例中，已知為全順序編程，可以將存儲(chǔ)元件從擦除狀態(tài)E直接編程到編程狀態(tài)A、B或C中的任一個(gè)。例如，可以首先擦除要被編程的存儲(chǔ)元件群，以便在該群中 的所有存儲(chǔ)元件都處于擦除狀態(tài)E。將使用諸如由圖20的控制柵極電壓序列描述的一系 列編程脈沖來(lái)將存儲(chǔ)元件直接編程為狀態(tài)A、B或C。雖然一些存儲(chǔ)元件從狀態(tài)E被編程到 狀態(tài)A，其他存儲(chǔ)元件從狀態(tài)E被編程到狀態(tài)B，和/或從狀態(tài)E被編程到狀態(tài)C。當(dāng)在WLn 上從狀態(tài)E編程到狀態(tài)C時(shí)，在WLn-l下的與相鄰的浮置柵極的寄生耦合的量到達(dá)最大，這 是因?yàn)樵赪Ln下的浮置柵極上的電荷量的改變與當(dāng)從狀態(tài)E編程到狀態(tài)A或從狀態(tài)E編程 到狀態(tài)B時(shí)的電荷的改變相比最大。當(dāng)從狀態(tài)E編程到狀態(tài)B時(shí)，與相鄰的浮置柵極的耦 合的量較小。當(dāng)從狀態(tài)E編程到狀態(tài)A時(shí)，耦合的量進(jìn)一步減少。 圖17圖示了編程存儲(chǔ)了用于兩個(gè)不同頁(yè)即較低頁(yè)和較高頁(yè)的數(shù)據(jù)的多狀態(tài)存儲(chǔ) 元件的兩通技術(shù)的例子。描述了四個(gè)狀態(tài)狀態(tài)E(11)、狀態(tài)A(10)、狀態(tài)B(00)、狀態(tài)C(01)。 對(duì)于狀態(tài)E，兩頁(yè)都存儲(chǔ)"1"。對(duì)于狀態(tài)A，較低頁(yè)存儲(chǔ)"0"且較高頁(yè)存儲(chǔ)"1"。對(duì)于狀態(tài)B， 兩頁(yè)都存儲(chǔ)"O"。對(duì)于狀態(tài)C，較低頁(yè)存儲(chǔ)"1"且較高頁(yè)存儲(chǔ)"0"。注意，雖然已經(jīng)將具體位 圖案分配給每個(gè)狀態(tài)，但是還可以分配不同的位圖案(pattern)。 在第一遍編程中，根據(jù)被編程為較低邏輯頁(yè)的位來(lái)設(shè)置存儲(chǔ)元件的閾值電壓電 平。如果該位是邏輯"l"，則不改變閾值電壓，因?yàn)樗捎谠缜氨徊脸幱谶m當(dāng)?shù)臓顟B(tài)。 但是，如果要編程的位是邏輯"O"，存儲(chǔ)元件的閾值電平被增加為狀態(tài)A，如箭頭1700所示。
這終止了第一遍編程。 在第二遍編程中，根據(jù)被編程為較高邏輯頁(yè)的位來(lái)設(shè)置存儲(chǔ)元件的閾值電壓電 平。如果較高邏輯頁(yè)位要存儲(chǔ)邏輯"1 "，則不發(fā)生編程，這是因?yàn)槿Q于較低頁(yè)位的編程，該 存儲(chǔ)元件處于狀態(tài)E或A之一，兩者都攜帶較高頁(yè)位"1 "。如果較高頁(yè)位要為邏輯"0"，則 偏移該閾值電壓。如果在該存儲(chǔ)元件中得到的第一遍仍然處于擦除狀態(tài)E，則在第二階段， 編程該存儲(chǔ)元件以便將閾值電壓增加到狀態(tài)C內(nèi)，如箭頭1720所示。如果該存儲(chǔ)元件已經(jīng) 由于第一遍編程而被編程為狀態(tài)A，則在第二遍中進(jìn)一步編程該存儲(chǔ)元件以便將閾值電壓 增加到狀態(tài)B內(nèi)，如箭頭1710所示。該第二遍的結(jié)果是要將該存儲(chǔ)元件編程為被指定為對(duì) 于較高頁(yè)存儲(chǔ)邏輯"O"的狀態(tài)，而不改變用于較低頁(yè)的數(shù)據(jù)。在圖16和圖17兩者中，與在 相鄰的字線上的浮置柵極的耦合的量取決于最終狀態(tài)。 在一個(gè)實(shí)施例中，如果寫(xiě)足夠的數(shù)據(jù)以填充整個(gè)頁(yè)面，則可以設(shè)置系統(tǒng)以進(jìn)行 全順序?qū)?。如果?shù)據(jù)不夠?qū)懙饺宽?yè)面，則編程處理可以用接收到的數(shù)據(jù)來(lái)編程較低頁(yè) 面編程。當(dāng)接收到隨后的數(shù)據(jù)時(shí)，該系統(tǒng)將編程較高頁(yè)面。在另一實(shí)施例中，該系統(tǒng)可 以以編程較低頁(yè)的模式開(kāi)始寫(xiě)并如果隨后接收到足夠的數(shù)據(jù)以填充整個(gè)(或大多數(shù)) 字線的存儲(chǔ)元件則轉(zhuǎn)換為全順序編程模式。這種實(shí)施例的更多細(xì)節(jié)在美國(guó)專利申請(qǐng)公 開(kāi)No. 2006/0126390，在2006年6月15日公布的題為"Pipelined Programming of Non-Volatile MemoriesUsing Early Data"中公開(kāi)，其全部?jī)?nèi)容被引用附于此。
圖18a-c公開(kāi)了用于編程非易失性存儲(chǔ)器的另一處理，其通過(guò)對(duì)于任意具體存儲(chǔ) 元件，在繼寫(xiě)入前些頁(yè)的相鄰存儲(chǔ)元件之后相對(duì)于具體頁(yè)寫(xiě)入該具體存儲(chǔ)元件來(lái)減少浮置 柵極對(duì)浮置柵極耦合效應(yīng)。在一個(gè)示例實(shí)施方式中，非易失性存儲(chǔ)元件使用四個(gè)數(shù)據(jù)狀態(tài)， 每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)。例如，假設(shè)狀態(tài)E是擦除狀態(tài)，且狀態(tài)A、B、C是編程狀態(tài)。狀 態(tài)E存儲(chǔ)數(shù)據(jù)ll。狀態(tài)A存儲(chǔ)數(shù)據(jù)01。狀態(tài)B存儲(chǔ)數(shù)據(jù)10。狀態(tài)C存儲(chǔ)數(shù)據(jù)00。這是非 Gray編碼的例子，因?yàn)樵趦蓚€(gè)相鄰狀態(tài)A和B之間兩個(gè)位均改變。還可以使用將數(shù)據(jù)編碼
22為物理數(shù)據(jù)狀態(tài)的其他編碼。每個(gè)存儲(chǔ)元件存儲(chǔ)兩頁(yè)數(shù)據(jù)。為了引用目的，這些頁(yè)數(shù)據(jù)被 稱為較高頁(yè)和較低頁(yè)；但是，可以給它們其他標(biāo)簽。參考狀態(tài)A，較高頁(yè)存儲(chǔ)位O，且較低頁(yè) 存儲(chǔ)位l。參考狀態(tài)B，較高頁(yè)存儲(chǔ)位1，且較低頁(yè)存儲(chǔ)位0。參考狀態(tài)C，兩頁(yè)都存儲(chǔ)位數(shù)據(jù) 0。 編程處理是兩步處理。在第一步，編程較低頁(yè)。如果較低頁(yè)要維持?jǐn)?shù)據(jù)l，則該存 儲(chǔ)元件狀態(tài)維持在狀態(tài)E。如果數(shù)據(jù)要被編程為O，則提升該存儲(chǔ)元件的電壓的閾值，以便 該存儲(chǔ)元件被編程為狀態(tài)B'。因此，圖18a示出了將存儲(chǔ)元件從狀態(tài)E編程到狀態(tài)B'。狀 態(tài)B'是臨時(shí)(interim)狀態(tài)B ;因此，驗(yàn)證點(diǎn)被描述為Vvb'，其低于Vvb。
在一個(gè)實(shí)施例中，在將存儲(chǔ)元件從狀態(tài)E編程為狀態(tài)B'之后，在NAND串中的其相 鄰存儲(chǔ)元件(WLn+1)相對(duì)于其較低頁(yè)而被編程。例如，返回看圖2，在編程了存儲(chǔ)元件106的 較低頁(yè)之后，將編程存儲(chǔ)元件104的較低頁(yè)。在編程存儲(chǔ)元件104之后，如果存儲(chǔ)元件106 具有從狀態(tài)E提升到狀態(tài)B'的閾值電壓，浮置柵極對(duì)浮置柵極耦合效應(yīng)(effect)將增加 存儲(chǔ)元件106的表觀閾值電壓。這將具有將狀態(tài)B'的閾值電壓分布擴(kuò)大為圖18b的閾值 電壓分布1850所示的那樣的影響。當(dāng)編程較高頁(yè)時(shí)將補(bǔ)救該閾值電壓分布的表觀擴(kuò)大。
圖18c描述了編程較高頁(yè)的處理。如果該存儲(chǔ)元件處于擦除狀態(tài)E，且較高頁(yè)仍要 為l，則該存儲(chǔ)元件將仍然維持在狀態(tài)E。如果該存儲(chǔ)元件處于狀態(tài)E且其較高頁(yè)數(shù)據(jù)要被 編程為O，則該存儲(chǔ)元件的閾值電壓將被提升以便該存儲(chǔ)元件處于狀態(tài)A。如果該存儲(chǔ)元件 處于中間閾值電壓分布1850且該較高頁(yè)數(shù)據(jù)仍然要為l，則該存儲(chǔ)元件將被編程為最終狀 態(tài)B。如果該存儲(chǔ)元件處于中間閾值電壓分布1850且該較高頁(yè)數(shù)據(jù)要變?yōu)閿?shù)據(jù)O，則該存 儲(chǔ)元件的閾值電壓將被提升以便該存儲(chǔ)元件處于狀態(tài)C。由圖18a-c描述的處理減少了浮 置柵極對(duì)浮置柵極耦合效應(yīng)，因?yàn)閮H相鄰存儲(chǔ)元件的較高頁(yè)面編程將對(duì)給定存儲(chǔ)元件的表 觀閾值電壓產(chǎn)生影響。替換的狀態(tài)編碼的例子是當(dāng)較高頁(yè)數(shù)據(jù)為1時(shí)要從分布1850移動(dòng) 到狀態(tài)C，且當(dāng)較高頁(yè)數(shù)據(jù)為0時(shí)移動(dòng)到狀態(tài)B。 雖然圖18a-c提供了相對(duì)于四個(gè)數(shù)據(jù)狀態(tài)和兩頁(yè)數(shù)據(jù)的例子，但該概念教導(dǎo)可以 被應(yīng)用于具有多于或少于四個(gè)狀態(tài)和多于或少于兩頁(yè)的其他實(shí)施方式。
圖19是描述用于編程非易失性存儲(chǔ)器的方法的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí) 施例中，存儲(chǔ)元件在編程之前(以塊或其他單位)被擦除。在步驟1900中，通過(guò)控制器發(fā) 出并由控制電路1210接收"數(shù)據(jù)負(fù)荷"命令。在步驟1905中，指定頁(yè)地址的地址數(shù)據(jù)從控 制器或主機(jī)被輸入到解碼器1214。在步驟1910中，用于被尋址的頁(yè)的編程數(shù)據(jù)的頁(yè)被輸入 到數(shù)據(jù)緩沖器用于編程。在適當(dāng)?shù)逆i存器組中鎖存該數(shù)據(jù)。在步驟1915中，由控制器向狀 態(tài)機(jī)1212發(fā)出"編程"命令。 由"編程"命令觸發(fā)，在步驟1910中鎖存的數(shù)據(jù)將被編程到由狀態(tài)機(jī)1212使用被 施加到適當(dāng)?shù)乃x字線的圖20的脈沖鏈2000的階梯編程脈沖控制的所選存儲(chǔ)元件中。在 步驟1920中，編程電壓V皿被初始化為開(kāi)始脈沖(例如12V或其他值)且由狀態(tài)機(jī)1212維 持的編程計(jì)數(shù)器(PC)被初始化為0。在步驟1925中，如之前討論的施加了源極升壓。在步 驟1930中，第一 V皿脈沖被施加到所選字線以開(kāi)始編程與所選字線相關(guān)的存儲(chǔ)元件，且漏 極側(cè)升壓發(fā)生，如先前討論的。如果在具體數(shù)據(jù)鎖存器中存儲(chǔ)邏輯"O"指示對(duì)應(yīng)的存儲(chǔ)元 件應(yīng)該被編程，則對(duì)應(yīng)的位線接地。另一方面，如果在具體鎖存器中存儲(chǔ)邏輯"1 "，指示對(duì)應(yīng) 的存儲(chǔ)元件應(yīng)該仍然處于其當(dāng)前數(shù)據(jù)狀態(tài)，則對(duì)應(yīng)的位線被連接到1. 5-3V以禁止編程。
在步驟1935中，驗(yàn)證所選存儲(chǔ)元件的狀態(tài)。如果檢測(cè)到所選存儲(chǔ)元件的目標(biāo)閾值 電壓已經(jīng)到達(dá)了適當(dāng)?shù)碾娖?，則在對(duì)應(yīng)的數(shù)據(jù)鎖存器中存儲(chǔ)的數(shù)據(jù)被改變?yōu)檫壿?1"。如果 檢測(cè)到該閾值電壓還沒(méi)有到達(dá)適當(dāng)?shù)碾娖?，則在對(duì)應(yīng)的數(shù)據(jù)鎖存器中存儲(chǔ)的數(shù)據(jù)不改變。 以此方式，具有被存儲(chǔ)在其對(duì)應(yīng)的數(shù)據(jù)鎖存器中的邏輯"l"的位線不需要被編程。當(dāng)所有 數(shù)據(jù)鎖存器都正存儲(chǔ)邏輯"l"時(shí)，狀態(tài)機(jī)(經(jīng)由上述配線OR型機(jī)制)知道已經(jīng)編程了所有 所選存儲(chǔ)元件。在步驟1940中，檢查所有數(shù)據(jù)鎖存器是否正存儲(chǔ)邏輯"1"。如果所有數(shù)據(jù) 鎖存器正存儲(chǔ)邏輯"1 "，則由于所有所選存儲(chǔ)元件都被編程和驗(yàn)證了 ，編程處理結(jié)束，且成 功了。在步驟1945中報(bào)告狀態(tài)"PASS(通過(guò))"。在一些實(shí)施例中，即使不是所有所選存儲(chǔ) 元件都被驗(yàn)證為正被編程，也將編程處理視為結(jié)束且成功。在這種情況下，由于不足的編程 的存儲(chǔ)元件而可能發(fā)生隨后讀操作期間的錯(cuò)誤。但是，可以由ECC來(lái)校正這些錯(cuò)誤。
如果在步驟1940中，確定不是所有數(shù)據(jù)鎖存器都正存儲(chǔ)邏輯"l"，則編程處理繼 續(xù)。在一些實(shí)施例中，即使不是所有數(shù)據(jù)鎖存器都正存儲(chǔ)邏輯"l"該編程處理也停止。在 步驟1950中，針對(duì)編程限制值PCmax檢查編程計(jì)數(shù)器PC。編程限制值的一個(gè)例子是20，但 是還可以使用其他數(shù)目。如果編程計(jì)數(shù)器PC不小于PCmax，則編程處理失敗了，且在步驟 1955中報(bào)告狀態(tài)"FAIL (失敗)"。如果編程計(jì)數(shù)器PC小于PCmax，則VreM以步長(zhǎng)增加，且在 步驟1960中遞增該編程計(jì)數(shù)器PC。然后，該處理循環(huán)回到步驟1930以施加下一 V皿脈沖。
圖20描述了在編程期間被施加到非易失性存儲(chǔ)元件的控制柵極的示例脈沖鏈 2000，和在脈沖鏈期間發(fā)生的升壓模式的切換。脈沖鏈2000包括被施加到所選擇用于編程
的字線的一系列編程脈沖2005、2010、2015、2025、2030、2040、2045、2050......。在一個(gè)實(shí)施
例中，編程脈沖具有電壓V皿，其開(kāi)始于12V，并對(duì)于每個(gè)連續(xù)的編程脈沖由例如0. 5V的增 量遞增，直到到達(dá)例如20-25V的最大值。在編程脈沖之間的是驗(yàn)證脈沖。例如，驗(yàn)證脈沖 組2006包括三個(gè)驗(yàn)證脈沖。在一些實(shí)施例中，可以存在用于數(shù)據(jù)正被編程到的每個(gè)狀態(tài)例 如狀態(tài)A、B和C的驗(yàn)證脈沖。在其他實(shí)施例中，可以存在更多或更少的驗(yàn)證脈沖。例如，在 每組中的驗(yàn)證脈沖可以具有幅度Vva、 Vvb和Vvc (圖17)或Vvb'(圖18a)。
如所提到的，當(dāng)編程發(fā)生時(shí)，例如在編程脈沖之前和期間，施加被施加到字線以實(shí) 現(xiàn)升壓模式的電壓。另一方面，在例如發(fā)生在編程脈沖之間的驗(yàn)證處理期間，可以不施加升 壓電壓。相反，典型地小于升壓電壓的讀電壓被施加到未選字線。讀電壓具有當(dāng)當(dāng)前編程 的存儲(chǔ)元件的閾值電壓與驗(yàn)證電平相比較時(shí)足夠用于導(dǎo)通在NAND串中的先前編程的存儲(chǔ) 元件的幅度。 已經(jīng)為了例示和描述目的呈現(xiàn)了本發(fā)明的前述詳細(xì)描述。不意圖窮舉或限制本發(fā) 明為所公開(kāi)的精確形式。在上述教導(dǎo)下，可以進(jìn)行許多修改和變化。選擇所描述的實(shí)施例 以便最好地說(shuō)明本發(fā)和其實(shí)際應(yīng)用的原理，從而使得本領(lǐng)域技術(shù)人員最好地在各種實(shí)施例 中且用適合于具體使用構(gòu)思的各種修改來(lái)利用本發(fā)明。意圖由在此附上的權(quán)利要求來(lái)限定 本發(fā)明的范圍。
權(quán)利要求
一種用于操作非易失性存儲(chǔ)器的方法，包括在升壓在第二字線的漏極側(cè)上的至少一個(gè)NAND串之前，對(duì)在第一字線的源極側(cè)上的該至少一個(gè)NAND串進(jìn)行第一升壓，該第二字線位于該第一字線的漏極側(cè)上，包括了第一和第二字線的多個(gè)字線與該至少一個(gè)NAND串相關(guān)，且該至少一個(gè)NAND串具有多個(gè)非易失性存儲(chǔ)元件；在第一升壓期間，向第一字線施加電壓，用于使得該多個(gè)非易失性存儲(chǔ)元件中與第一字線相關(guān)的第一非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)，且向第二字線施加電壓，用于使得該多個(gè)非易失性存儲(chǔ)元件中與第二字線相關(guān)的第二非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)；以及在第一升壓之后，對(duì)第二字線的漏極側(cè)上的該至少一個(gè)NAND串進(jìn)行第二升壓，同時(shí)向第一字線施加電壓，用于使得該第一非易失性存儲(chǔ)元件處于非導(dǎo)電狀態(tài)，且同時(shí)向第二字線施加編程電壓。
2. 根據(jù)權(quán)利要求l的方法，其中在第二升壓期間，處于第一電平的電壓被施加到在第二字線的漏極側(cè)上的多個(gè)字線中 的字線，被施加到第一字線的電壓處于小于第一電平的第二電平，且處于大于第二電平的 電平的電壓被施加到在第一字線和第二字線之間的至少一個(gè)中間字線。
3. 根據(jù)權(quán)利要求1的方法，還包括在第一升壓期間，向在第一和第二字線之間的多個(gè)字線中的至少一個(gè)字線施加電壓， 用于使得在第一和第二字線之間的多個(gè)非易失性存儲(chǔ)元件中的至少一個(gè)非易失性存儲(chǔ)元 件處于導(dǎo)電狀態(tài)，以便使得該至少一個(gè)NAND串中的在第一和第二非易失性存儲(chǔ)元件之間 的每個(gè)非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)。
4. 根據(jù)權(quán)利要求1的方法，還包括在第一升壓期間，向相鄰于第二字線、在第二字線的漏極側(cè)上的多個(gè)字線中的至少一 個(gè)字線施加電壓，用于使得相鄰于第二字線、在第二字線的漏極側(cè)上的多個(gè)非易失性存儲(chǔ) 元件中的至少一個(gè)非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)。
5. 根據(jù)權(quán)利要求1的方法，還包括在第一升壓期間，向在第二字線的漏極側(cè)上的多個(gè)字線中的一組字線施加電壓，用于 避免在第二字線的漏極側(cè)上的該至少一個(gè)NAND串的升壓。
6. 根據(jù)權(quán)利要求1的方法，還包括在第一升壓期間，向在第二字線的漏極側(cè)上的多個(gè)字線中的至少一個(gè)字線施加電壓， 用于使得在第二字線的漏極側(cè)上的多個(gè)非易失性存儲(chǔ)元件中的至少第三非易失性存儲(chǔ)元 件處于導(dǎo)電狀態(tài)，且向在該至少第三非易失性存儲(chǔ)元件的漏極側(cè)上的多個(gè)字線中的一組字 線施加電壓，用于避免在該至少第三非易失性存儲(chǔ)元件的漏極側(cè)上的該至少一個(gè)NAND串 的升壓。
7. 根據(jù)權(quán)利要求1的方法，還包括在第二升壓期間，向在第一字線和第二字線之間的多個(gè)字線中的至少一個(gè)字線施加電 壓，用于升壓在第一字線和第二字線之間的該至少一個(gè)NAND串。
8. 根據(jù)權(quán)利要求1的方法，還包括，在第二升壓期間向另外的字線施加電壓用于使得另外的非易失性存儲(chǔ)元件處于非導(dǎo)電狀態(tài)，該另外的 字線位于第二字線的漏極側(cè)上，對(duì)在第二字線和該另外的字線之間的至少一個(gè)NAND串的一部分進(jìn)行第二升壓；以及對(duì)在該另外的字線的漏極側(cè)上的至少一個(gè)NAND串進(jìn)行第三升壓。
9. 一種非易失性存儲(chǔ)系統(tǒng)，包括 具有多個(gè)非易失性存儲(chǔ)元件的至少一個(gè)NAND串； 與該至少一個(gè)NAND串通信的多個(gè)字線；以及與該多個(gè)字線通信的一個(gè)或多個(gè)控制電路，所述一個(gè)或多個(gè)控制電路(a)在升壓在 第二字線的漏極側(cè)上的該至少一個(gè)NAND串之前，對(duì)在第一字線的源極側(cè)上的該至少一個(gè) NAND串進(jìn)行第一升壓，該第二字線位于該第一字線的漏極側(cè)上，(b)在第一升壓期間，向第 一字線施加電壓，用于使得該多個(gè)非易失性存儲(chǔ)元件中的與第一字線相關(guān)的第一非易失性 存儲(chǔ)元件處于導(dǎo)電狀態(tài)，且向第二字線施加電壓，用于使得該多個(gè)非易失性存儲(chǔ)元件中與 第二字線相關(guān)的第二非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)；以及(c)在第一升壓之后，對(duì)第二 字線的漏極側(cè)上的該至少一個(gè)NAND串進(jìn)行第二升壓，同時(shí)向第一字線施加電壓，用于使得 第一非易失性存儲(chǔ)元件處于非導(dǎo)電狀態(tài)，且同時(shí)向第二字線施加編程電壓。
10. 根據(jù)權(quán)利要求9的非易失性存儲(chǔ)系統(tǒng)，其中在第二升壓期間，處于第一電平的電壓被施加到在第二字線的漏極側(cè)上的多個(gè)字線中 的字線，被施加到第一字線的電壓處于小于第一電平的第二電平，且處于大于第二電平的 電平的電壓被施加到在第一字線和第二字線之間的至少一個(gè)中間字線。
11. 根據(jù)權(quán)利要求9的非易失性存儲(chǔ)系統(tǒng)，其中在第一升壓期間，所述一個(gè)或多個(gè)控制電路向位于第二字線的漏極側(cè)上的多個(gè)字線中 的一組字線施加電壓，用于避免在第二字線的漏極側(cè)上的該至少一個(gè)NAND串的升壓。
12. 根據(jù)權(quán)利要求9的非易失性存儲(chǔ)系統(tǒng)，其中被施加到第二字線以使得第二非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)的電壓處于第一 電平；以及所述一個(gè)或多個(gè)控制電路通過(guò)向位于第一字線的源極側(cè)上的多個(gè)字線中的一組字線 施加處于大于第一電平的第二電平的電壓來(lái)進(jìn)行第一升壓。
13. 根據(jù)權(quán)利要求9的非易失性存儲(chǔ)系統(tǒng)，其中被施加到第一字線以使得第一非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)的電壓處于第一 電平；以及所述一個(gè)或多個(gè)控制電路通過(guò)向第一非易失性存儲(chǔ)元件的源極側(cè)上的至少一個(gè)NAND 串中的一組非易失性存儲(chǔ)元件施加處于大于第一電平的第二電平的電壓來(lái)進(jìn)行第一升壓。
14. 根據(jù)權(quán)利要求13的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或多個(gè)控制電路向第二非易失性存儲(chǔ)元件的漏極側(cè)上的多個(gè)非易失性存儲(chǔ) 元件中的一組非易失性存儲(chǔ)元件施加處于小于第一電平的第三電平的電壓，同時(shí)進(jìn)行第一 升壓。
15. 根據(jù)權(quán)利要求14的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或多個(gè)控制電路向在第二非易失性存儲(chǔ)元件的漏極側(cè)上的至少一個(gè)NAND串 中的該組非易失性存儲(chǔ)元件施加處于第二電平的電壓，同時(shí)進(jìn)行第二升壓。
16. —種非易失性存儲(chǔ)系統(tǒng)，包括用于在升壓第二字線的漏極側(cè)上的至少一個(gè)NAND串之前，對(duì)第一字線的源極側(cè)上的該至少一個(gè)NAND串進(jìn)行第一升壓的裝置，該第二字線位于該第一字線的漏極側(cè)上，包括了 第一和第二字線的多個(gè)字線與該至少一個(gè)NAND串相關(guān)，且該至少一個(gè)NAND串具有多個(gè)非 易失性存儲(chǔ)元件；用于在第一升壓期間，向第一字線施加電壓，用于使得該多個(gè)非易失性存儲(chǔ)元件中與 第一字線相關(guān)的第一非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)，且向第二字線施加電壓，用于使得 該多個(gè)非易失性存儲(chǔ)元件中與第二字線相關(guān)的第二非易失性存儲(chǔ)元件處于導(dǎo)電狀態(tài)的裝 置；以及用于在第一升壓之后，對(duì)第二字線的漏極側(cè)上的該至少一個(gè)NAND串進(jìn)行第二升壓，同 時(shí)向第一字線施加電壓，用于使得第一非易失性存儲(chǔ)元件處于非導(dǎo)電狀態(tài)，且同時(shí)向第二 字線施加編程電壓的裝置。
全文摘要
通過(guò)防止在所選NAND串中的源極側(cè)升壓來(lái)在非易失性存儲(chǔ)器中降低編程干擾。使用包括隔離字線的自升壓模式。在對(duì)隔離字線的漏極側(cè)上的溝道升壓之前，對(duì)隔離字線的源極側(cè)上的禁止的NAND串的溝道區(qū)升壓。另外，在源極側(cè)升壓期間，把靠近隔離字線的存儲(chǔ)元件保持在導(dǎo)電狀態(tài)，以便源極側(cè)溝道被連接到漏極側(cè)溝道。以此方式，在所選NAND串中，不能發(fā)生源極側(cè)升壓，且因此可以防止由于源極側(cè)而導(dǎo)致的編程干擾。在源極側(cè)升壓之后，把源極側(cè)溝道與漏極側(cè)溝道隔離，且進(jìn)行漏極側(cè)升壓。
文檔編號(hào)G11C16/04GK101715596SQ200880015285
公開(kāi)日2010年5月26日 申請(qǐng)日期2008年5月2日 優(yōu)先權(quán)日2007年5月7日
發(fā)明者大和田健, 李世俊, 杰弗里·W·盧茨, 格里特·J·赫明克, 董穎達(dá) 申請(qǐng)人:桑迪士克公司