專(zhuān)利名稱(chēng)：半導(dǎo)體架構(gòu)及靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別涉及存儲(chǔ)單元，且還涉及靜態(tài)隨機(jī)存取存儲(chǔ)單元的布局設(shè)計(jì)與制造。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)通常使用在集成電路中。SRAM存儲(chǔ)單元具有維持?jǐn)?shù)據(jù)而不需更新的優(yōu)點(diǎn)。圖1表示已知六-MOS裝置的SRAM存儲(chǔ)單元的電路圖。圖1的SRAM存儲(chǔ)單元包括通柵MOS裝置10及24、上拉MOS裝置12及16、以及下拉MOS裝置14及18。通柵MOS裝置10及24各自的柵極2及4由字線WL所控制，其中，字線WL決定當(dāng)前的SRAM存儲(chǔ)單元是否被選擇。由上拉MOS裝置12及16以及下拉MOS裝置14及18所形成的鎖存器用來(lái)儲(chǔ)存狀態(tài)。被儲(chǔ)存的狀態(tài)可通過(guò)位線BL及BLB所讀取。
隨著集成電路的大小，SRAM存儲(chǔ)單元的讀取及寫(xiě)入邊限(margin)減小。當(dāng)讀取及寫(xiě)入操作受到靜態(tài)噪聲影響時(shí)，減小的讀取與寫(xiě)入邊限在各自的讀取及寫(xiě)入操作中造成錯(cuò)誤。照慣例，為了改善讀取及寫(xiě)入邊限，提供動(dòng)態(tài)功率。舉例來(lái)說(shuō)，寫(xiě)入邊限可通過(guò)在寫(xiě)入操作期間內(nèi)增加位線電壓及/或降低供應(yīng)電壓VDD來(lái)改善，而讀取邊限可通過(guò)在讀取操作期間內(nèi)降低位線電壓及/或增加供應(yīng)電壓VDD來(lái)改善。然而，此解決方法遭遇到一些障礙。必須設(shè)計(jì)復(fù)雜的電路來(lái)提供動(dòng)態(tài)功率給讀取及寫(xiě)入操作。此外，需花費(fèi)時(shí)間來(lái)產(chǎn)生動(dòng)態(tài)功率，且因此讀取及寫(xiě)入操作變慢。
因此，將需要新的SRAM裝置，其具有改善的讀取及寫(xiě)入邊限，且同時(shí)可克服已知技術(shù)的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體架構(gòu)，其包括靜態(tài)隨機(jī)存取存儲(chǔ)器(static randomaccess memory，SRAM)存儲(chǔ)單元。SRAM存儲(chǔ)單元包括上拉MOS裝置、下拉MOS裝置、以及通柵MOS裝置。上拉MOS裝置具有第一驅(qū)動(dòng)電流。下拉MOS裝置耦接上拉MOS裝置，且具有第二驅(qū)動(dòng)電流。通柵MOS裝置，耦接上拉MOS裝置及下拉MOS裝置，且具有第三驅(qū)動(dòng)電流。第一驅(qū)動(dòng)電流與第三驅(qū)動(dòng)電流具有介于大約0.5至大約1之間的α比例，且第二驅(qū)動(dòng)電流與第三驅(qū)動(dòng)電流具有介于大約1.45與大約5之間的β比例。
本發(fā)明還提供一種靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)存儲(chǔ)單元，包括第一上拉PMOS裝置、第一下拉NMOS裝置、第二上拉PMOS裝置、以及第二下拉NMOS裝置。第一上拉PMOS裝置的源極耦接第一下拉NMOS裝置的源極。第二上拉PMOS裝置耦接第一上拉PMOS裝置與第一下拉NMOS裝置。第二上拉PMOS裝置的源極耦接第二下拉NMOS裝置的源極。第一及第二上拉PMOS裝置與第一及第二下拉NMOS裝置形成鎖存器。SRAM存儲(chǔ)單元還包括通柵MOS裝置，其耦接第一上拉PMOS裝置的源極。第一及第二上拉PMOS裝置對(duì)與第一及第二下拉NMOS裝置對(duì)中至少一對(duì)具有非對(duì)稱(chēng)注入?yún)^(qū)域。
本發(fā)明又提供一種靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)存儲(chǔ)單元，包括至少兩個(gè)上拉MOS裝置、至少兩個(gè)下拉MOS裝置、以及至少兩個(gè)通柵MOS裝置。至少兩個(gè)下拉MOS裝置耦接至少兩個(gè)上拉MOS裝置。至少兩個(gè)通柵MOS裝置耦接至少兩個(gè)上拉MOS裝置及至少兩個(gè)下拉MOS裝置。SRAM存儲(chǔ)單元具有靜態(tài)讀取邊限及靜態(tài)寫(xiě)入邊限，且靜態(tài)讀取邊限實(shí)質(zhì)上大于靜態(tài)寫(xiě)入邊限。
本發(fā)明提供一種操作靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)存儲(chǔ)單元的方法，首先，形成SRAM存儲(chǔ)單元，其中，此SRAM存儲(chǔ)單元具有靜態(tài)讀取邊限及靜態(tài)寫(xiě)入邊限，且靜態(tài)讀取邊限實(shí)質(zhì)上大于靜態(tài)寫(xiě)入邊限。接著，提供動(dòng)態(tài)功率給SRAM存儲(chǔ)單元的寫(xiě)入操作，且提供靜態(tài)功率給SRAM存儲(chǔ)單元的讀取操作。
本發(fā)明的有利特征包括改善的讀取邊限、低復(fù)雜性的動(dòng)態(tài)功率電路，以及較快速的SRAM處理速度。
為使本發(fā)明之上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一個(gè)較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下。


圖1表示已知六-MOS裝置的SRAM存儲(chǔ)單元；圖2表示八-MOS裝置的SRAM存儲(chǔ)單元，其中，上拉及下拉MOS裝置具有非對(duì)稱(chēng)架構(gòu)；圖3表示形成非對(duì)稱(chēng)MOS裝置的示范實(shí)施例；圖4表示八-MOS裝置的SRAM存儲(chǔ)單元，其中，只有上拉MOS裝置具有非對(duì)稱(chēng)架構(gòu)；以及圖5表示六-MOS裝置的SRAM存儲(chǔ)單元，其中，上拉及下拉MOS裝置具有非對(duì)稱(chēng)架構(gòu)。
其中，附圖標(biāo)記說(shuō)明如下2、4～柵極；10、24～通柵MOS裝置；12、16～上拉MOS裝置；14、18～下拉MOS裝置；BL、BLB～位線；VDD～供應(yīng)電壓；WL～字線；20～SRAM存儲(chǔ)單元；BA、BA’～第一位線；BB、BB’～第二位線；PD1、PD2～下拉NMOS裝置；PGA、PGA’、PGB、PGB’～通柵MOS裝置；PU1、PU2～上拉PMOS裝置；VDD、VSS～電壓供應(yīng)節(jié)點(diǎn)；WA、WA’、WB、WB’～字線；XB、XT～節(jié)點(diǎn)；30～非對(duì)稱(chēng)MOS裝置；32～柵極電極；33～柵極介電層；34～LDD區(qū)；35～柵極室；36、38、40、42～袋區(qū)域；44～基底；48、50、52～箭頭；γ1、γ2～斜角。
具體實(shí)施例方式
已知影響讀取邊限與寫(xiě)入邊限的靜態(tài)噪聲邊限(static-noise margin，SNM)與在靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)存儲(chǔ)單元內(nèi)的NMOS與PMOS裝置的閾值電壓相關(guān)。一般而言，為了增加SNM，NMOS與PMOS裝置的閾值電壓需要增加。然而，NMOS與PMOS裝置的閾值電壓的增加受到限制。是因?yàn)?，很難操作內(nèi)含具有過(guò)高閾值電壓的MOS裝置的SRAM存儲(chǔ)單元，如同較難去轉(zhuǎn)換MOS裝置的操作。此外，在讀取邊限與寫(xiě)入邊限的改善要求為抵觸沖突的。寫(xiě)入邊限的改善一般將造成寫(xiě)入邊限的降低；反之亦然。
在本發(fā)明的實(shí)施例中，提供具有高讀取邊限的SRAM存儲(chǔ)單元。每一SRAM存儲(chǔ)單元因此分別視為讀取優(yōu)先(read-preferred)的SRAM存儲(chǔ)單元。然而，讀取邊限的改善傾向于造成寫(xiě)入邊限的降低。因此僅提供動(dòng)態(tài)功率給寫(xiě)入操作，以改善寫(xiě)入邊限。
圖2表示根據(jù)本發(fā)明實(shí)施例的SRAM存儲(chǔ)單元。參閱圖2，SRAM存儲(chǔ)單元20包括兩上拉PMOS裝置PU1及PU2、以及兩下拉NMOS裝置PD1及PD2。上拉PMOS裝置PU1及PU2與兩下拉NMOS裝置PD1及PD2耦接電壓供應(yīng)節(jié)點(diǎn)VDD及VSS。連接至MOS裝置PU1及PD1的源極的節(jié)點(diǎn)XT，也通過(guò)通柵MOS裝置PGA而連接至第一位線BA，并通過(guò)通柵MOS裝置PGB而連接至第二位線BB，其中，位線BA及BB提供相異的位線電壓(因此為動(dòng)態(tài)的)給寫(xiě)入及讀取操作。同樣地，連接至MOS裝置PU2及PD2的源極的節(jié)點(diǎn)XB，也通過(guò)通柵MOS裝置PGA’而連接至第一位線BA’，并通過(guò)通柵MOS裝置PGB’而連接至第二位線BB’，其中，位線BA’及BB’提供相異的位線電壓給寫(xiě)入及讀取操作。在整個(gè)說(shuō)明中，符號(hào)『’』附加于導(dǎo)線/節(jié)點(diǎn)的數(shù)字尾，以指示在導(dǎo)線/節(jié)點(diǎn)上的信號(hào)/電壓具有實(shí)質(zhì)上與未為標(biāo)示符號(hào)『’』的導(dǎo)線/節(jié)點(diǎn)互為相反的相位。
動(dòng)態(tài)功率電路連接至位線BA、BB、BA’、及BB’。在寫(xiě)入操作期間，動(dòng)態(tài)功率電路提供動(dòng)態(tài)功率，以改善寫(xiě)入邊限。在讀取操作期間，此動(dòng)態(tài)功率電路提供靜態(tài)功率，其最好相同于提供給在相同晶片上其他電路的操作電壓供應(yīng)。相異位線電壓的選擇不是通過(guò)將字線WA及WA’設(shè)定至高電平及將字線WB及WB’設(shè)定至低電平來(lái)執(zhí)行，就是通過(guò)將字線WB及WB’設(shè)定至高電平及將字線WA及WA’設(shè)定至低電平來(lái)執(zhí)行。舉例來(lái)說(shuō)，在寫(xiě)入操作期間，位線WA與WA’具有高電平電壓，因此通柵MOS裝置PGA及PGA’導(dǎo)通，且在位線BA及BA’的電壓則使用于寫(xiě)入操作。對(duì)于讀取操作，字線WB及WB’具有高電平電壓，因此通柵MOS裝置PGB及PGB’導(dǎo)通，且在位線BB及BB’的電壓則使用于讀取操作。在此例子中，通過(guò)位線BA及BA’而提供的電壓的大小最好增加至超過(guò)提供于位線BB及BB’的電壓。雖然沒(méi)有圖示說(shuō)明，此動(dòng)態(tài)功率電路還可提供動(dòng)態(tài)功率電壓，且以使用由字線WA、WA’、WB、及WB’所控制的MOS裝置為最佳。與位線電壓相反，給寫(xiě)入操作的功率供應(yīng)電壓最好低于給讀取操作的功率供應(yīng)電壓。
SRAM存儲(chǔ)單元20最好通過(guò)增加α比例及/或β比例來(lái)被設(shè)計(jì)為讀取優(yōu)先(read-preferred)。α比例定義為上拉MOS裝置PU1或PU2的驅(qū)動(dòng)電流Idsat對(duì)通柵MOS裝置PGA、PGB、PGA’、或PGB’的驅(qū)動(dòng)電流Idsat的比例。β比例定義為下拉MOS裝置PD1或PD2的驅(qū)動(dòng)電流Idsat對(duì)通柵MOS裝置PGA、PGB、PGA’、或PGB’的驅(qū)動(dòng)電流Idsat的比例。α比例介于大約0.5至1之間，且以介于大約0.5至0.8之間為較佳，甚至更好介于大約0.6至0.7之間。此外，α比例甚至可大于大約1，例如，介于大約1至2之間。β比例介于大約1.45至5之間，且以介于大約1.6至3之間為較佳，甚至更好介于大約1.8至2.5之間。此外，β比例甚至可大于大約5，例如，介于大約1至8之間。
在第一實(shí)施例中，α比例及/或β比例的增加通過(guò)分別增加下拉及/或上拉MOS裝置的物理寬-長(zhǎng)比(稱(chēng)為W/L比)來(lái)達(dá)成。在一個(gè)例子中，下拉MOS裝置PD1及PD2的W/L比與通柵MOS裝置PGA、PGB、PGA’、及/或PGB’的W/L比具有介于1.8至5之間的比例。在使用90nm技術(shù)的另一例子中，下拉MOS裝置PD1及PD2具有大約180nm的柵極寬度以及大約100nm的柵極長(zhǎng)度，而通柵MOS裝置PGA、PGB、PGA’、及PGB’具有大約120nm的柵極寬度以及大約115nm的柵極長(zhǎng)度。因此，下拉MOS裝置PD1及PD2的W/L比與通柵MOS裝置PGA、PGB、PGA’、及/或PGB’的W/L比具有1.725的比例。
在第二實(shí)施例中，α比例及/或β比例的增加，通過(guò)減弱通柵MOS裝置PGA、PGB、PGA’、及/或PGB’且因此降低其裝置驅(qū)動(dòng)電流來(lái)達(dá)成。其可通過(guò)減少各自通柵MOS裝置的W/L比來(lái)達(dá)成。此外，減弱通柵MOS裝置要么可通過(guò)略過(guò)一般使用來(lái)改善MOS裝置的處理步驟來(lái)達(dá)成，要么可通過(guò)采取一些方法來(lái)達(dá)成，例如形成通柵NMOS裝置的壓力ILD層。
在第三實(shí)施例中，α比例及/或β比例的增加，通過(guò)形成不對(duì)稱(chēng)上拉MOS裝置PU1及PU2及/或下拉MOS裝置PD1及PD2來(lái)完成?；仡^參閱圖2，在上拉及下拉MOS裝置的源極區(qū)域旁以斜線矩形標(biāo)示，其表示MOS裝置分別為非對(duì)稱(chēng)的MOS裝置。
圖3表示非對(duì)稱(chēng)MOS裝置30的實(shí)施例。MOS裝置30包括在柵極介電層33上的柵極電極32、在柵極電極32與柵極介電層33側(cè)邊的柵極室35、微摻雜源/漏極(lightly-doped source/drain，LDD)區(qū)34、以及在基底44上的袋區(qū)域36、38、40、及42。圖示的MOS裝置30在源極側(cè)與漏極側(cè)具有非對(duì)稱(chēng)架構(gòu)。下面將說(shuō)明形成程序的例子。
首先，提供半導(dǎo)體基底44。包括柵極電極32與柵極介電層22的柵極架構(gòu)形成在半導(dǎo)體基底44上，接著注入LDD區(qū)34。以箭頭48表所示的LDD注入，最好以大約0°的斜角(因此為垂直)來(lái)執(zhí)行。且接著注入袋區(qū)域36、38、40、及42，這些袋區(qū)域具有與LDD區(qū)域34相反的導(dǎo)電型態(tài)。以箭頭50表示的第一袋區(qū)域注入，形成了袋區(qū)域36及38。在一個(gè)實(shí)施例中，斜角γ1大約為10°，扭角(未表示)大約為0°。此偏斜由源極側(cè)朝向漏極側(cè)。由于柵極電極的光罩，形成的源極袋區(qū)域36在柵極電極32下延伸，而漏極袋區(qū)域38則沒(méi)有在柵極電極32下延伸，且與柵極電極32的邊緣留有間隔。以箭頭52表示的第二袋區(qū)域注入，執(zhí)行來(lái)形成袋區(qū)域40及42。第二袋區(qū)域注入以大約40°的斜角γ2與大約45°的扭角(未表示)來(lái)執(zhí)行。接下來(lái)，形成柵極室35，且也形成源/漏極區(qū)(未表示)。非對(duì)稱(chēng)MOS裝置具有較高的裝置驅(qū)動(dòng)電流。因此，通過(guò)行程非對(duì)稱(chēng)下拉/上拉MOS裝置，α比例及/或β比例則增加。對(duì)于程序便利而言，下拉MOS裝置也可具有非對(duì)稱(chēng)架構(gòu)。
請(qǐng)注意，上述形成非對(duì)稱(chēng)MOS裝置的方法僅為一個(gè)例子，可采用不同的方法來(lái)形成不同的非對(duì)稱(chēng)MOS裝置，以改善驅(qū)動(dòng)電流。
圖4表示根據(jù)本發(fā)明的另一實(shí)施例，其中，除了只有上拉MOS裝置PU1及PU2為非對(duì)稱(chēng)，而下拉MOS裝置PD1及PD2為對(duì)稱(chēng)外，圖4的SRAM存儲(chǔ)單元相似于圖2的SRAM存儲(chǔ)單元。在交替的實(shí)施例(未表示)中，只有下拉MOS裝置PD1及PD2為非對(duì)稱(chēng)，而上拉MOS裝置PU1及PU2為對(duì)稱(chēng)。
在其他的實(shí)施例中，α比例及/或β比例的增加，可通過(guò)使用改善裝置驅(qū)動(dòng)電流的一般使用方法來(lái)達(dá)成，舉例來(lái)說(shuō)，SiGe壓力源(stressor)可為了上拉MOS裝置PU1及PU2而形成，以改善其驅(qū)動(dòng)電流；而SiC壓力源可為了下拉MOS裝置PD1及PD2而形成，以改善其驅(qū)動(dòng)電流。改善α比例及/或β比例的額外方法包括形成MOS裝置的壓力接觸孔蝕刻停止層。
使用本發(fā)明實(shí)施例所形成的SRAM存儲(chǔ)單元為讀取優(yōu)先，部分是因?yàn)榧偈箾](méi)有提供動(dòng)態(tài)功率，SRAM存儲(chǔ)單元具有高于寫(xiě)入邊限的讀取邊限。遍及整個(gè)說(shuō)明，名詞“靜態(tài)讀取邊限”與“靜態(tài)寫(xiě)入邊限”使用來(lái)參照在沒(méi)有提供動(dòng)態(tài)功率的假設(shè)下SRAM存儲(chǔ)單元的讀取邊線及寫(xiě)入邊線。在一個(gè)實(shí)施例中，靜態(tài)讀取邊限以大于靜態(tài)寫(xiě)入邊限大約10mV至大約200mV為較佳，更好是大于大約50mV。在另一些實(shí)施例中，靜態(tài)寫(xiě)入邊限小于大約靜態(tài)讀取邊限的50％，且以低于大約靜態(tài)讀取邊限的20％為較佳。在另一些實(shí)施例中，靜態(tài)寫(xiě)入邊限接近于0，這表示，沒(méi)有靜態(tài)寫(xiě)入邊限。由于靜態(tài)讀取邊限的改善傾向于導(dǎo)致靜態(tài)寫(xiě)入邊限的減少，在一個(gè)例子中，靜態(tài)讀取邊限可大于大約300mV，而靜態(tài)寫(xiě)入邊限小于大約100mV。通過(guò)提供動(dòng)態(tài)功率給寫(xiě)入操作，操作在動(dòng)態(tài)功率下的SRAM存儲(chǔ)單元的寫(xiě)入邊限(以下稱(chēng)作動(dòng)態(tài)寫(xiě)入邊限)可被改善至期望電平，以相當(dāng)于與靜態(tài)讀取邊限為較佳。
如在此技術(shù)領(lǐng)域中的一般已知知識(shí)，SRAM存儲(chǔ)單元具有多種變化，例如，六-MOS裝置(6T)、八-MOS裝置(8T)、十二-MOS裝置(12T)、及十四MOS裝置(14T)為一般使用的SRAM架構(gòu)。前面提供的說(shuō)明可容易地利用于具有相異數(shù)量MOS裝置的SRAM存儲(chǔ)單元。圖5表示6T的實(shí)施例，其中，只有兩個(gè)通柵MOS裝置包含于SRAM存儲(chǔ)單元。根據(jù)執(zhí)行的操作，關(guān)于寫(xiě)入操作的動(dòng)態(tài)功率與關(guān)于讀取操作的靜態(tài)功率通過(guò)相同的位線BL及BL’及電壓供應(yīng)節(jié)點(diǎn)VDD來(lái)提供。
本發(fā)明的實(shí)施例具有數(shù)個(gè)優(yōu)點(diǎn)。首先，改善SRAM存儲(chǔ)單元的SNM。實(shí)驗(yàn)結(jié)果已顯示，通過(guò)形成非對(duì)稱(chēng)上拉MOS裝置PU1及PU2以及下拉裝置PD1及PD2，在讀取操作的SNM已改善大約7％。在典型的SRAM操作中，讀取操作的數(shù)量超過(guò)寫(xiě)入操作的數(shù)量。在沒(méi)有提供動(dòng)態(tài)功率的需要下，讀取操作較快速，且SRAM存儲(chǔ)單元的整體速度增加。本發(fā)明實(shí)施例的其他優(yōu)點(diǎn)為，由于只有讀取操作需要?jiǎng)討B(tài)功率，因此提供動(dòng)態(tài)功率的電路較不復(fù)雜。
本發(fā)明雖以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體架構(gòu)，包括靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，包括上拉MOS裝置，具有第一驅(qū)動(dòng)電流；下拉MOS裝置，耦接該上拉MOS裝置，且具有第二驅(qū)動(dòng)電流；以及通柵MOS裝置，耦接該上拉MOS裝置及該下拉MOS裝置，且具有第三驅(qū)動(dòng)電流；其中，該第一驅(qū)動(dòng)電流與該第三驅(qū)動(dòng)電流具有介于大約0.5至大約1之間的α比例，且該第二驅(qū)動(dòng)電流與該第三驅(qū)動(dòng)電流具有介于大約1.45與大約5之間的β比例。
2.如權(quán)利要求1所述的半導(dǎo)體架構(gòu)，還包括動(dòng)態(tài)功率電路，耦接該SRAM存儲(chǔ)單元。
3.如權(quán)利要求1所述的半導(dǎo)體架構(gòu)，其中，該α比例介于大約0.6至大約0.7之間。
4.如權(quán)利要求1所述的半導(dǎo)體架構(gòu)，其中，該β比例介于大約1.8至大約2.5之間。
5.如權(quán)利要求1所述的半導(dǎo)體架構(gòu)，其中，該上拉MOS裝置與該下拉MOS裝置中至少一個(gè)具有非對(duì)稱(chēng)架構(gòu)。
6.如權(quán)利要求1所述的半導(dǎo)體架構(gòu)，其中，該下拉MOS裝置具有第一寬-長(zhǎng)比，該通柵MOS裝置具有第二寬-長(zhǎng)比，且該第一寬-長(zhǎng)比與該第二寬-長(zhǎng)比具有介于大約1.8至大約5之間的比例。
7.一種靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，包括第一上拉PMOS裝置；第一下拉NMOS裝置，其中，該第一上拉PMOS裝置的源極耦接該第一下拉NMOS裝置的源極；第二上拉PMOS裝置，耦接該第一上拉PMOS裝置與該第一下拉NMOS裝置；第二下拉NMOS裝置，其中，該第二上拉PMOS裝置的源極耦接該第二下拉NMOS裝置的源極，且該第一及第二上拉PMOS裝置與該第一及第二下拉NMOS裝置形成鎖存器；以及通柵MOS裝置，耦接該第一上拉PMOS裝置的源極；其中，該第一及第二上拉PMOS裝置對(duì)與該第一及第二下拉NMOS裝置對(duì)中至少一對(duì)具有非對(duì)稱(chēng)注入?yún)^(qū)域。
8.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該SRAM存儲(chǔ)單元于寫(xiě)入操作時(shí)操作在動(dòng)態(tài)功率下，且于讀取操作時(shí)操作在靜態(tài)功率下。
9.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該SRAM存儲(chǔ)單元的α比例介于大約0.5至大約1之間，且該SRAM存儲(chǔ)單元的β比例介于大約1.45至大約5之間。
10.一種靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，包括至少兩個(gè)上拉MOS裝置；至少兩個(gè)下拉MOS裝置，耦接所述至少兩個(gè)上拉MOS裝置；以及至少兩個(gè)通柵MOS裝置，耦接所述至少兩個(gè)上拉MOS裝置及所述至少兩個(gè)下拉MOS裝置；其中，該SRAM存儲(chǔ)單元具有靜態(tài)讀取邊限及靜態(tài)寫(xiě)入邊限，且該靜態(tài)讀取邊限實(shí)質(zhì)上大于該靜態(tài)寫(xiě)入邊限。
11.如權(quán)利要求10所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該靜態(tài)讀取邊限大于該靜態(tài)寫(xiě)入邊限大約50mV。
12.如權(quán)利要求10所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該靜態(tài)寫(xiě)入邊限小于大約該靜態(tài)讀取邊限的50％。
13.如權(quán)利要求10所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該靜態(tài)寫(xiě)入邊限小于大約100mV，且該靜態(tài)讀取邊限大于大約300mV。
14.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，該靜態(tài)寫(xiě)入邊限小于大約0。
15.如權(quán)利要求10所述的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，當(dāng)該SRAM存儲(chǔ)單元操作在動(dòng)態(tài)功率下時(shí)，該靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元具有實(shí)質(zhì)上接近該靜態(tài)讀取邊限的動(dòng)態(tài)邊限。
全文摘要
一種靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)存儲(chǔ)單元，包括上拉MOS裝置、下拉MOS裝置、以及通柵MOS裝置。上拉MOS裝置具有第一驅(qū)動(dòng)電流。下拉MOS裝置耦接上拉MOS裝置，且具有第二驅(qū)動(dòng)電流。通柵MOS裝置，耦接上拉MOS裝置及下拉MOS裝置，且具有第三驅(qū)動(dòng)電流。第一驅(qū)動(dòng)電流與第三驅(qū)動(dòng)電流具有介于大約0.5至大約1之間的α比例，且第二驅(qū)動(dòng)電流與第三驅(qū)動(dòng)電流具有介于大約1.45與大約5之間的β比例。
文檔編號(hào)G11C11/41GK101064188SQ20071010269
公開(kāi)日2007年10月31日 申請(qǐng)日期2007年4月28日 優(yōu)先權(quán)日2006年4月28日
發(fā)明者王屏薇, 米玉杰, 廖宏仁 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司