專利名稱：用于數(shù)據(jù)接口的讀出側(cè)校準的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速數(shù)據(jù)接口，尤其涉及降低在高速數(shù)據(jù)接口處提供的輸入之間的扭斜。
背景技術(shù)：
在過去幾年里對高速數(shù)據(jù)接口的需求大幅增加，并且此種增加毫無降低之勢。例如，大量的數(shù)據(jù)必須從存儲器設(shè)備傳送至其他集成電路，以用于諸如音樂和視頻回放、圖像處理、圖形等的應(yīng)用。所需應(yīng)用中有許多涉及高級現(xiàn)場可編程門陣列(FPGA)，諸如由加利福尼亞州圣何塞市的Altera公司研發(fā)的那些FPGA。
已經(jīng)研發(fā)出諸如雙倍數(shù)據(jù)速率(DDR)等的新型接口技術(shù)來支持這些數(shù)據(jù)速率。在DDR接口中，在選通或時鐘信號的每一邊沿(上升沿和下降沿)上讀出數(shù)據(jù)。例如，典型的DDR存儲器接口可包括與一組數(shù)據(jù)信號(DQ)并行傳送給接收器的數(shù)據(jù)選通信號(DQS)。接收器利用這些DQS信號的特性使其自身與DQ信號同步。因為接收器(而不是存儲器)通常處理這一同步，所以該DQS在讀操作期間與DQ數(shù)據(jù)信號邊沿對齊而在寫操作期間與DQ數(shù)據(jù)信號中央對齊。
當(dāng)DDR接口速度增加時，用于通信的定時余量變得更小并且更容易出現(xiàn)差錯。扭斜是被同時發(fā)送的DQS信號與一個或多個DQ數(shù)據(jù)信號的對應(yīng)部分之間的到達時間的差異。這一扭斜可由DQS和DQ信號線路之間的信號路徑長度的差異、以及會隨著工作電壓、溫度和制造工藝變量而變化的其他因數(shù)所引起。于是，在其中接口能夠捕獲并鎖存數(shù)據(jù)信號的有效采樣時間窗的尺寸被縮小。
之前用于降低扭斜的方法包括使用帶有DQ和DQS信號的可編程延遲鏈以選擇性地延遲一個或多個信號來補償扭斜。這種方法通常在設(shè)計或制造時測量扭斜，因此成本較高。這些延遲隨后被永久性地編程到可編程延遲鏈中。然而，因為這些延遲值在制造的早期就被固定，所以此種技術(shù)無法對某些制造變量(諸如，工藝和電壓)以及工作期間的實際工作條件(諸如，溫度、濕度和壓力)進行補償。
另一種現(xiàn)有技術(shù)使用扭斜鎖定環(huán)，用以持續(xù)監(jiān)視DQ和DQS信號路徑之間的扭斜并相應(yīng)地調(diào)整延遲鏈以補償這些路徑之間的扭斜。雖然該扭斜鎖定環(huán)能夠持續(xù)更新延遲值以補償扭斜中的電壓和溫度變量，但是它們通常需要添加一個專用的模仿信號路徑來測量該扭斜。添加一專用的模仿信號路徑會由于模仿路徑的管腳的增加而極大地增加了設(shè)備成本，并且由于電路板復(fù)雜度的增加而極大地增加了系統(tǒng)成本。此外，單個扭斜鎖定環(huán)僅能跟蹤一個DQ數(shù)據(jù)信號路徑和DQS數(shù)據(jù)路徑之間的扭斜。于是，扭斜鎖定環(huán)無法為每個DQ數(shù)據(jù)信號獨立地確定延遲值，因而無法為每個DQ數(shù)據(jù)信號本身獨立地補償其相對于DQS信號路徑的扭斜。
因此，期望以最小的成本降低來自多個源的以及在所有DQ和DQS信號之間的扭斜。

發(fā)明內(nèi)容
因此，本發(fā)明的實施例提供降低正由數(shù)據(jù)接口接收的信號之間的扭斜的電路、方法和裝置。改變信號路徑延遲以使得在存儲器接口處接收到的數(shù)據(jù)和選通信號沿著上升和/或下降沿彼此校準或?qū)R。在一個方面，自校準電路通過基于測試信號的相對定時確定每條輸入信號路徑內(nèi)的一個或多個延遲來提供每條數(shù)據(jù)信號路徑(通道)的扭斜調(diào)整。上升或下降沿可用于這一對齊。
根據(jù)一個示意性實施例，一種電路包括將數(shù)據(jù)測試信號發(fā)送給一條或多條數(shù)據(jù)通道并將選通測試信號發(fā)送給至少一個選通通道的控制電路。每條數(shù)據(jù)通道都包括從輸入端衰減器(input pad)中接收數(shù)據(jù)信號的數(shù)據(jù)輸入緩沖器以及接收數(shù)據(jù)測試信號的數(shù)據(jù)校準定時設(shè)備。數(shù)據(jù)延遲具有同時耦合至數(shù)據(jù)輸入緩沖器和數(shù)據(jù)校準定時設(shè)備的輸入。輸入定時設(shè)備耦合至該數(shù)據(jù)延遲并將一信號輸出給控制電路。
選通通道包括從輸入端衰減器中接收選通信號的選通輸入緩沖器以及接收選通測試信號的選通校準定時設(shè)備。選通延遲具有同時耦合至選通輸入緩沖器和選通校準定時設(shè)備的輸入。選通延遲的輸出與每個輸入定時設(shè)備的時鐘輸入相耦合。
對于每條數(shù)據(jù)通道而言，控制電路通過基于輸入定時設(shè)備的輸出來確定輸入定時設(shè)備處數(shù)據(jù)測試信號和選通測試信號之間的相對定時而執(zhí)行扭斜調(diào)整。使用該相對定時信息，通過調(diào)整至少一個延遲(即，數(shù)據(jù)或選通延遲中的任一個)就能對齊數(shù)據(jù)測試信號和選通測試信號的第一邊沿。
在一個實施例中，數(shù)據(jù)信號選擇設(shè)備選擇來自數(shù)據(jù)輸入緩沖器或數(shù)據(jù)校準設(shè)備中的任一個的信號并將其發(fā)送至數(shù)據(jù)延遲。同樣地，選通信號選擇設(shè)備選擇來自選通輸入緩沖器或選通校準設(shè)備中的任一個的信號并將其發(fā)送至數(shù)據(jù)延遲。在另一個實施例中，校準設(shè)備位于存儲器設(shè)備內(nèi)并且將存儲在存儲器內(nèi)的測試信號發(fā)送給輸入緩沖器。在又一個實施例中，相移延遲電路被置于選通通道內(nèi)，例如在選通輸入緩沖器和選通延遲之間。在一個方面，該相移延遲電路可由控制電路編程以對選通信號施加一固定相移或不對其施加相移。
在一個實施例中，通過遞增選通延遲直到輸入定時設(shè)備的所有輸出都具有同一邏輯值，例如“1”或高邏輯值，來對齊第一邊沿。隨后，為每條數(shù)據(jù)通道遞增數(shù)據(jù)延遲直到用于該輸出通道的輸入定時設(shè)備的輸出改變一邏輯值。在另一個實施例中，在每條數(shù)據(jù)通道內(nèi)的一個或多個額外數(shù)據(jù)延遲可由控制電路編程以在輸入定時設(shè)備處對齊數(shù)據(jù)測試信號和選通測試信號的占空因數(shù)和第二邊沿。
根據(jù)本發(fā)明的另一示意性實施例，提供了一種校準數(shù)據(jù)接口的方法。例如可將與數(shù)據(jù)信號路徑和選通信號路徑相關(guān)聯(lián)的延遲單元初始化為零。生成用于檢測數(shù)據(jù)和選通信號路徑的一部分的信號路徑扭斜的測試模式。經(jīng)由數(shù)據(jù)信號路徑接收該測試模式。響應(yīng)于經(jīng)由選通信號路徑攜帶的選通信號，對該測試模式進行采樣。隨后，對被采樣的測試模式值進行分析。選通信號路徑的延遲單元響應(yīng)于確定至少一個數(shù)據(jù)信號路徑的被采樣測試模式與第一值相等而被改變。數(shù)據(jù)信號路徑的延遲單元響應(yīng)于確定被采樣測試模式與第二值相等而被校準。
在一個實施例中，對于每條數(shù)據(jù)信號路徑而言，校準包括改變延遲單元的設(shè)置、分析被采樣的測試模式值、當(dāng)被采樣的測試模式值等于第二值時重復(fù)上述改變和分析、以及當(dāng)被采樣的測試模式值等于第三值時保留以上對延遲單元的設(shè)置。第三值與第一值相同。
在某些實施例中，生成測試模式包括將測試模式發(fā)送給與數(shù)據(jù)信號路徑相耦合的校準定時設(shè)備，并將該測試模式從校準定時設(shè)備輸出至與其相關(guān)聯(lián)的數(shù)據(jù)信號路徑。在其它實施例中，生成測試模式包括在存儲器設(shè)備中存儲測試模式，并經(jīng)由數(shù)據(jù)信號路徑從該存儲器設(shè)備中檢索測試模式。
參考隨后的詳細描述和附圖將能夠更好地理解本發(fā)明的特性和優(yōu)點。


圖1是根據(jù)本發(fā)明的一個實施例的用于讀出數(shù)據(jù)信號的數(shù)據(jù)接口的框圖。
圖2是根據(jù)本發(fā)明的一個實施例的具有輸入路徑和延遲電路的數(shù)據(jù)接口的框圖。
圖3是示出根據(jù)本發(fā)明的一個實施例的對齊輸入信號的方法的流程圖。
圖4示出了根據(jù)本發(fā)明的一個實施例的方法的時序圖。
圖5是可通過結(jié)合本發(fā)明的實施例而獲益的可編程邏輯器件的簡化框圖。
圖6是可通過結(jié)合本發(fā)明的實施例而獲益的電子系統(tǒng)的框圖。
具體實施例方式
本發(fā)明的實施例提供降低正由數(shù)據(jù)接口接收的信號之間的扭斜的電路、方法和裝置。自校準電路通過使用測試信號確定每條通道路徑內(nèi)的延遲而能夠提供每條輸入數(shù)據(jù)和選通通道的制造后扭斜調(diào)整。上升或下降沿可用于這一對齊。此種對齊促進了對更新更快的存儲器接口的使用。雖然本發(fā)明的具體實施例非常適用于FPGA器件上的DDR接口，但是其他類型的接口和其他類型的設(shè)備(例如，ASIC)和電路也能夠通過結(jié)合本發(fā)明的實施例而得到改善。
圖1是根據(jù)本發(fā)明的一個實施例的用于讀出數(shù)據(jù)信號的數(shù)據(jù)接口100的框圖。在讀操作期間，數(shù)據(jù)接口100接收從存儲器設(shè)備(未示出)發(fā)送的數(shù)據(jù)(DQ)信號120和數(shù)據(jù)選通(DQS)信號140。理想狀況下，這些DQS和DQ信號是邊沿對齊的，即，DQS信號的上升和下降沿與DQ信號的上升和下降沿同步。DQS信號隨后可由數(shù)據(jù)接口100用于捕獲DQ信號。該框圖示出了用于具有8個DQ信號120和1個DQS信號140的一個DQ/DQS信號組的電路。對于72位的DDR存儲器接口而言，具有9×8個DQ/DQS組。
在此示例中，DQ信號120通過輸入緩沖器105到達兩個DDR輸入寄存器150中的一個。DQS信號140在到達專用DQS時鐘路徑125之前通過輸入緩沖器110和相移延遲鏈115。90°相移的DQS CLK信號隨后被送至該DDR輸入寄存器150的時鐘輸入。相移延遲鏈115用于將DQS信號140的邊沿有效地移至DQ信號120的采樣窗的中間。因為特定的DDR輸入寄存器150在上升或下降沿處觸發(fā)，所以為DDR DQ信號120的兩個數(shù)據(jù)位設(shè)置該采樣窗的中間。在一個實施例中，相移延遲鏈115由源自延遲鎖定環(huán)135的時鐘信號130所控制或設(shè)置。
當(dāng)排列一時鐘樹結(jié)構(gòu)時，期望帶有最小扭斜的平衡結(jié)構(gòu)以便能將其用作初始定時觸發(fā)器。例如，一個覆蓋整個72位存儲器接口的時鐘樹通常比僅覆蓋1×8個DQ/DQS組的較短時鐘樹具有更大的時鐘扭斜。即使在很仔細地匹配信號路徑與設(shè)備尺寸的情況下，諸如不同信號路徑內(nèi)晶體管尺寸的差異之類的匹配差錯都會導(dǎo)致扭斜與定時失配。因此，本發(fā)明的實施例可調(diào)整地改變由插入到數(shù)據(jù)接口輸入信號路徑內(nèi)的元件所提供的延遲以對齊信號。在邊沿對齊之后，就能夠經(jīng)由相移延遲鏈115獲得最終的中央對齊。
在一個方面，數(shù)據(jù)接口100包括在DQ信號路徑內(nèi)的可編程扭斜調(diào)整延遲鏈(未示出)以及DQS信號路徑的可編程扭斜調(diào)整延遲鏈145來實現(xiàn)這一對齊。扭斜調(diào)整延遲鏈是帶有可由數(shù)據(jù)接口校準控制電路編程的延遲設(shè)置的延遲鏈。DQ和DQS信號路徑的扭斜調(diào)整延遲鏈理想地用延遲設(shè)置來配置，以便能夠在不考慮由相移延遲鏈115引起的DQS信號路徑相移的情況下使得在每條DQ信號路徑與該DQS信號路徑之間不存在扭斜。由本發(fā)明的實施例使用的輸入路徑和校準延遲電路的一個示例在下一幅圖中示出。
圖2是根據(jù)本發(fā)明的一個實施例的具有輸入路徑(通道)和延遲電路的數(shù)據(jù)接口200的框圖。為了便于表示，僅示出了一條DQ信號路徑(通道)以及一條DQS通道。各實施例可以具有帶有用于一條DQS輸入通道的多條DQ輸入通道，例如圖1所示的8條的DQ/DQS組。本領(lǐng)域普通技術(shù)人員應(yīng)該認識到本發(fā)明也可以考慮通道的其他配置和數(shù)目。
在具有數(shù)據(jù)接口200的設(shè)備的常規(guī)操作期間，在輸入端衰減器220處接收輸入DQ信號。該輸入DQ信號可以是單倍或多倍數(shù)據(jù)速率信號。該輸入DQ信號被發(fā)送至數(shù)據(jù)輸入緩沖器205，該緩沖器205具有耦合至數(shù)據(jù)延遲247的輸出。在一個實施例中，諸如多路復(fù)用器(mux)或其他合適設(shè)備等信號選擇電路207在第一數(shù)據(jù)輸入處接收來自數(shù)據(jù)輸入緩沖器205的輸出。在常規(guī)操作期間，mux 207的數(shù)據(jù)選擇隨后可以選擇第一數(shù)據(jù)輸入來發(fā)送至數(shù)據(jù)延遲247。DQ信號從數(shù)據(jù)延遲247行進至輸入定時設(shè)備250的數(shù)據(jù)輸入，該輸入定時設(shè)備250可以是單個寄存器或多個寄存器的組合(如圖1所示)、或者是鎖存器、觸發(fā)器或其他合適的設(shè)備的任何其他組合。輸入定時設(shè)備250的時鐘輸入如下所述地接收DQS信號。
輸入DQS信號在輸入端衰減器240處被接收。該輸入DQS信號被發(fā)送至選通輸入緩沖器210，該緩沖器210具有耦合至選通延遲245的輸出。在一個實施例中，諸如多路復(fù)用器(mux)或其他合適的設(shè)備等mux 217在第一數(shù)據(jù)輸入處接收來自選通輸入緩沖器210的輸出。在常規(guī)操作期間，mux 217的數(shù)據(jù)選擇隨后可以選擇第一數(shù)據(jù)輸入來發(fā)送至選通延遲245。DQS信號從選通延遲245行進至輸入定時設(shè)備250的時鐘輸入用于觸發(fā)該輸入定時設(shè)備的輸出以將數(shù)據(jù)送至內(nèi)部電路和邏輯。
在一個方面，相移延遲230用于將DQS信號的一邊沿移至DQ數(shù)據(jù)位的中間。在一個實施例中，相移延遲230被置于mux 17和數(shù)據(jù)延遲245之間。在常規(guī)操作期間，來自選通輸入緩沖器210的輸出(可以行進通過mux 217)行進通過相移延遲230并在相移mux 235的第一數(shù)據(jù)輸入處被接收。在其他實施例中，相移延遲230可以在選通通道內(nèi)的其他位置出現(xiàn)。例如，相移延遲230可以在數(shù)據(jù)延遲245之后或者在選通輸入緩沖器210和mux 217之間出現(xiàn)。
在一個實施例中，可以在緊接著同時用于DQ和DQS輸入通道的輸入緩沖器之后插入測試(校準)寄存器。這些校準寄存器適用于輸出用來確定扭斜的測試模式。在這一讀校準期間，扭斜調(diào)整控制電路260在線路263上將測試信號DQtest送出至用于每條輸入數(shù)據(jù)通道的相應(yīng)的數(shù)據(jù)校準定時設(shè)備270。在一個方面，DQtest可被發(fā)送至每一DQ通道。在另一方面，不同的DQtest可以從控制電路260的不同輸出發(fā)送至相應(yīng)的DQ通道。測試信號可由控制電路260中的狀態(tài)機生成。扭斜調(diào)整控制電路260也將DQStest信號送出至用于選通通道的選通校準定時設(shè)備275。
在一個實施例中，用于讀出側(cè)校準的校準定時設(shè)備270是與Yan Chong等人在“Write-Side Calibration for Data Interface”(代理案卷號15114-083210US)中所描述的用于寫入側(cè)校準的校準設(shè)備相同的設(shè)備，上述申請為所有目的而合并在此作為參考。
DQtest信號和DQStest信號的邊沿可用于均衡從輸入端衰減器220和240到相應(yīng)的輸入定時設(shè)備250的輸入路徑內(nèi)的延遲。在一個方面，相應(yīng)的DQtest信號從數(shù)據(jù)校準定時設(shè)備270通過數(shù)據(jù)延遲247行進到輸入定時設(shè)備250。在另一方面，DQStest信號從數(shù)據(jù)校準定時設(shè)備275通過數(shù)據(jù)延遲245行進至一個或多個輸入定時設(shè)備250。于是，就可估計輸入信號從輸入端衰減器220和240到相應(yīng)的輸入定時設(shè)備250的相對定時與來自相應(yīng)的校準寄存器270和275的相對定時相等。
在校準寄存器270處，線路280上的CLK信號觸發(fā)DQtest值的輸出。在一個實施例中，校準寄存器270的輸出行進至mux 207的第二數(shù)據(jù)輸入。線路267上的mux控制信號之一可用于選擇合適的數(shù)據(jù)輸入以便從mux 207以及被描繪的其他mux中輸出。在另一個實施例中，在同樣接收來自數(shù)據(jù)輸入緩沖器205的輸出的節(jié)點處接收校準寄存器270的輸出。從這一點來看，DQtest信號通過數(shù)據(jù)延遲247行進至輸入定時設(shè)備250，其中該輸入定時設(shè)備250在線路252上具有耦合至控制電路260的輸出。
在校準寄存器275處，線路280上的CLK信號觸發(fā)DQStest值的輸出。在一個實施例中，校準寄存器270的輸出行進至mux 217的第二數(shù)據(jù)輸入。在另一個實施例中，可以在同樣接收來自選通輸入緩沖器210的輸出的節(jié)點處接收校準寄存器270的輸出。從這一點來看，DQStest信號可以行進至mux 235的第二數(shù)據(jù)輸入，從而繞過相移延遲230。從mux 235，DQStest信號可以行進通過數(shù)據(jù)延遲245并在隨后到達輸入寄存器250的時鐘輸入。由DQStest信號在輸入寄存器250的時鐘輸入處觸發(fā)，該輸入寄存器250的輸出隨后被送至控制電路260?；趤碜暂斎爰拇嫫?50的輸出，控制電路260能夠標識DQtest和DQStest之間的相對定時，從而也能夠標識在輸入寄存器250處的實際DQ和DQS信號之間的相對定時。
基于這些相對定時，控制電路250可發(fā)送控制信號以改變通道和時鐘延遲內(nèi)的各延遲。例如，選通延遲245可由線路282上的信號控制?？梢栽O(shè)置多路復(fù)用器285向選通延遲245輸送該控制信號。在某些實施例中，該延遲可以被編程為存儲器287中的各個位，諸如CRAM位或其他適用于存儲器的類型。控制電路260可用于編程這些CRAM位，或者含有數(shù)據(jù)接口200的集成芯片外部的電路可用于編程這些CRAM位。可以用類似的方式對數(shù)據(jù)延遲247進行編程或控制。
因此，DQ/DQS測試和實際信號在配置期間或在校準例程期間相對于彼此被可變地延遲。校準例程可以在通常會影響扭斜的最終器件和實際環(huán)境條件(諸如，溫度、濕度、壓力)下執(zhí)行。于是，對于專用的集成電路而言，可以將每個DQ和DQS路徑(通道)中的定時與每條其他通道中的信號相匹配。本發(fā)明的實施例包含執(zhí)行對齊的多種不同的方法。如下是一示例。
圖3是示出根據(jù)本發(fā)明的一個實施例的對齊輸入信號的方法300的流程圖。在第一階段(步驟330至334)，調(diào)整選通延遲以使得在每個輸入定時設(shè)備250處，DQS信號的第一邊沿都緊接在每個DQtest信號之后到達。第一邊沿可以是輸出信號的上升沿或下降沿，但是為便于表示，此示例假設(shè)第一邊沿是上升沿。在第二階段(步驟340至344)，調(diào)整每個數(shù)據(jù)延遲以使得每個DQ信號緊接在該DQS信號之后到達。
在步驟310，例如可經(jīng)由mux控制信號來旁路選通通道內(nèi)的相移延遲230。在步驟320，將數(shù)據(jù)延遲和選通延遲設(shè)為默認值。在一個方面，默認值是零。在步驟330，將第一測試模式(DQtest和DQStest)從控制電路260送至每條通道。在一個實施例中，用于對齊上升沿的DQtest模式有一個從低到高的轉(zhuǎn)變，而用于對齊下降沿的DQtest模式有一個從高到地的轉(zhuǎn)變。DQStest模式可以是其周期是線路280上的CLK信號的周期兩倍的簡單周期信號。用于相干信號的相對定時由時序圖示出。
圖4示出了根據(jù)本發(fā)明的一個實施例的方法300的時序圖400。注意，在輸入寄存器250處對DQ輸入信號路徑的延遲和選通信號路徑的延遲進行比較。如果總選通信號延遲更長，則在輸入寄存器250中捕獲1(或者在下降延遲的情況下為0)。如果選通信號延遲更短，則在輸入寄存器250中捕獲0(或者在下降延遲的情況下為1)。
時序圖400的第一部分410示出了在校準寄存器270和275處的CLK信號的默認相對定時、在相應(yīng)校準寄存器處的DQtest和DQStest信號、在通道DQ0的寄存器250處的DQ輸入、在通道DQ0的寄存器250處的DQS時鐘輸入、以及用于通道DQ0和DQ3的輸入寄存器250的輸出252。起初，校準寄存器270處的CLK信號和DQtest信號在時刻412上升沿對齊。在校準寄存器275處，DQStest和CLK信號也上升沿對齊。由于校準寄存器270和275的有限建立時間，所以校準寄存器270和275直到時刻414才輸出高邏輯。
選通基線延遲418被示出是用于從選通校準寄存器275到通道DQ0的輸入寄存器250的時鐘輸入的選通信號。在相應(yīng)脈沖的上升沿之間的選通基線延遲418是選通通道內(nèi)的固有延遲與選通延遲245內(nèi)的默認延遲的組合。數(shù)據(jù)基線延遲415被示出是用于從數(shù)據(jù)校準寄存器270到通道DQ0的輸入寄存器250的數(shù)據(jù)輸入的DQ信號。
如圖所示，在通道DQ0的輸入寄存器250處的數(shù)據(jù)輸入上升沿緊接在同一輸入寄存器的時鐘輸入處的DQS信號的上升沿之后出現(xiàn)(正向相移)。于是，用于通道DQ0的輸出252保持為0。然而，在用于通道DQ3的輸入寄存器250處的數(shù)據(jù)輸入與DQS信號呈反向相移，這是因為在用于這一通道的相應(yīng)輸入寄存器250處的數(shù)據(jù)輸入在選通信號在該相應(yīng)輸入寄存器250的時鐘輸入處發(fā)生轉(zhuǎn)變之前已經(jīng)完成從0到1的轉(zhuǎn)變。這可從這一通道的輸入寄存器250的輸出252變?yōu)椤?”的事實中看出。
在步驟332，控制電路260確定是否所有的輸入寄存器輸出252都為高。于是對于圖4的示例而言，就可確定通道DQ0不為高。因此在步驟334，遞增選通延遲245。重復(fù)步驟330至334直到所有的輸入寄存器250都捕獲1，這就意味著該選通路徑延遲將與最長數(shù)據(jù)路徑延遲匹配(在建立時間之內(nèi))。在其它實施例中，在第一階段中對齊下降沿的情況下，遞增選通延遲245直到僅有0被捕獲。經(jīng)由包含方法300的示例的任何數(shù)目的方法可以實現(xiàn)任何上述階段。例如，如果默認延遲值非零，則通過僅改變(遞增或遞減)數(shù)據(jù)延遲247就能夠?qū)崿F(xiàn)第一階段。
圖4的部分420示出了遞增選通延遲245的結(jié)果。在通道DQ0的輸入寄存器250的時鐘輸入與數(shù)據(jù)輸入處的信號之間的延遲425現(xiàn)示出了通道DQ0的數(shù)據(jù)信號相對于通道DQ0的選通信號呈反向相移，對于所有其他輸入信號也是如此。
在方法300的下一階段中，可以獨立遞增每個數(shù)據(jù)輸入通道內(nèi)的數(shù)據(jù)延遲247。在步驟340中，再次發(fā)送上升沿模式。在步驟342，控制電路260確定是否所有的輸入寄存器輸出都為低。在第一遍中，因為所有的輸出都是“1”所以應(yīng)該不為真。在步驟344，遞增用于每條不為0的通道的數(shù)據(jù)延遲247。如果輸出已經(jīng)為低，則不遞增用于該通道的延遲。重復(fù)步驟340至344直到所有的輸入寄存器250輸出都從1變?yōu)?。這樣就使得用于每條輸入通道的上升和/或下降沿延遲與選通路徑延遲相匹配。
圖4的部分430示出了遞增相應(yīng)的數(shù)據(jù)延遲247的結(jié)果。在通道DQ0的輸入寄存器250的時鐘輸入與數(shù)據(jù)輸入處的信號之間的延遲435現(xiàn)示出了DQ0的數(shù)據(jù)信號相對于CLK信號呈正向相移(零或者更大)。如由來自其他通道的輸入寄存器250的低輸出可以證明的，所有其他的輸出信號都具有類似的定時。
注意，在常規(guī)操作期間，DQ和DQS信號需要被中央對齊。于是，在經(jīng)歷了扭斜調(diào)整過程中的邊沿對齊之后，用使得mux 235選擇由相移延遲230相移90°的第一數(shù)據(jù)輸入的mux控制信號267就能夠?qū)崿F(xiàn)DQ和DQS信號的中央對齊。
除了如上所述參考圖3和圖4對齊第一邊沿之外，還可以對齊DQ和DQS信號的第二邊沿以及DQ和DQS信號的占空因數(shù)。在一個實施例中，在相應(yīng)的校準設(shè)備之后，可以在數(shù)據(jù)信號路徑和/或在選通信號路徑內(nèi)放置內(nèi)一個以上的數(shù)據(jù)延遲元件和一個以上的選通延遲元件。在一個方面，這些延遲元件中的至少一組具有對上升和下降沿的獨立控制?？梢允褂萌魏尉哂写祟愄匦缘脑?，諸如由XiaobaoWang等人在“Duty Cycle and Skew Control”(代理案卷號15114-083220US)中描述的元件。例如，在輸入緩沖器中可以使用與在輸出緩沖器中所使用的不同的延遲。
在另一方面，來自數(shù)據(jù)通道和選通通道的延遲元件可以被設(shè)置為具有與以上參考的“Write-Side Calibration for Data Interface”中所述的延遲相同的延遲。在一個實施例中，在對齊第一邊沿之后對齊占空因數(shù)。在此對齊之后，仍可按以上參考的“Write-Side Calibration for Data Interface”中所述的那樣對齊DQ和DQS信號的第二邊沿。
在又一個實施例中，類似的方案還可用于補償在外部存儲器設(shè)備和數(shù)據(jù)接口之間的信號路徑內(nèi)的扭斜。在此實施例中，測試模式(信號)被寫入接口從中接收數(shù)據(jù)的存儲器設(shè)備內(nèi)并被讀回。于是，該校準寄存器可以是具有耦合至控制電路260的輸入的存儲器輸出寄存器。從存儲器中讀出并通過存儲器定時設(shè)備發(fā)送的測試模式與如上所述從控制電路260中發(fā)送出的測試模式等效。這些存儲器定時設(shè)備(輸出寄存器)可以只是簡單地使用外部存儲器設(shè)備的內(nèi)部時鐘。
通過在從存儲器中讀出這些測試模式的同時如上所述地調(diào)整用于DQ和DQS信號路徑的延遲設(shè)置，就能夠測量并補償外部存儲器設(shè)備和數(shù)據(jù)接口之間的扭斜。該實施例不僅補償了由數(shù)據(jù)接口內(nèi)的各部件引入的扭斜，而且還補償了由存儲器設(shè)備、電路板布局、設(shè)備封裝或其他設(shè)備特征所引入的扭斜。包括本發(fā)明實施例的設(shè)備能夠在上電時或在操作期間任何需要的時刻執(zhí)行校準以補償扭斜。在某些實施例中，帶接口的存儲器在校準期間停止常規(guī)操作。
本發(fā)明的實施例可在包括可編程器件在內(nèi)的各類器件以及包括單倍數(shù)據(jù)速率和雙倍數(shù)據(jù)速率存儲器接口在內(nèi)的各類接口上實現(xiàn)。其他實施例在本領(lǐng)域普通技術(shù)人員閱讀了所附文獻之后將變得顯而易見。例如，雖然已參考可編程器件描述了本發(fā)明，但是本發(fā)明也能等效地應(yīng)用于任何數(shù)字器件，諸如標準化或結(jié)構(gòu)化的ASIC、門陣列以及通用數(shù)字邏輯器件。在其它實施例中，可以有利地做出以上公開的本發(fā)明的組合或子組合。對體系結(jié)構(gòu)的框圖和流程圖進行分組以便于理解。然而，應(yīng)該認識到在本發(fā)明的其他實施例中還可以考慮塊組合、添加新塊以及重新排列各塊等。
圖5是其中能夠利用根據(jù)本發(fā)明的技術(shù)的示例性高密度可編程邏輯器件(PLD)500的簡化局部框圖。PLD 500包括可編程邏輯陣列塊(或LAB)502的兩維陣列，它們經(jīng)由長度和速度變化的列與行互連的網(wǎng)絡(luò)彼此互連。LAB 502包括多個(例如，10個)邏輯元件(或LE)，LE是為用戶定義邏輯功能提供有效實現(xiàn)的小型邏輯單元。
PLD 500還包括分布式存儲器結(jié)構(gòu)，該結(jié)構(gòu)包括經(jīng)由陣列提供的大小可變的RAM塊。該RAM塊例如可包括512位塊504、4K塊506以及提供512K位RAM的M-塊508。這些存儲器塊還可包括移位寄存器和FIFO緩沖器。PLD 500還包括能夠?qū)崿F(xiàn)例如帶有加法或減法功能部件的多路復(fù)用器的數(shù)字信號處理(DSP)塊510。
PLD 500還包括用于為PLD 500外部的電路和設(shè)備提供通信接口的輸入/輸出元件(IOE)512。這些其他的電路或設(shè)備可以位于另一塊電路板上、同一塊電路板上，甚至位于同一芯片內(nèi)。應(yīng)該理解，在此描述PLD 500僅出于示例的目的，而本發(fā)明也可由許多不同種類的PLD、FPGA和其他種類的數(shù)字集成電路實現(xiàn)。
雖然圖5所示的此類PLD提供了實現(xiàn)系統(tǒng)級解決方案所需的許多資源，但是本發(fā)明也能夠使其中從PLD僅是各部件之一的系統(tǒng)獲益。圖8示出了其中具體實現(xiàn)了本發(fā)明的示例性數(shù)字系統(tǒng)800的框圖。系統(tǒng)800可以是可編程數(shù)字計算機系統(tǒng)、數(shù)字信號處理系統(tǒng)、專用數(shù)字交換網(wǎng)絡(luò)或者其他的處理系統(tǒng)。此外，這些系統(tǒng)還可被設(shè)計成用于各種各樣的應(yīng)用，諸如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費電子品、個人計算機、電子顯示器、互聯(lián)網(wǎng)通信和網(wǎng)絡(luò)等等。另外，系統(tǒng)800可以被設(shè)置在單板、多板上或在多個外殼內(nèi)。
系統(tǒng)600包括通過一條或多條總線互連在一起的處理單元602、存儲器單元604以及I/O單元606。根據(jù)該示例性實施例，可編程邏輯器件(PLD)608被嵌入在處理單元602中。PLD 608可以在圖6的系統(tǒng)內(nèi)用于各種不同目的。PLD 608例如可以是支持其內(nèi)部和外部操作的處理單元602的邏輯構(gòu)件塊。PLD 608被編程以實現(xiàn)其在系統(tǒng)操作中執(zhí)行具體角色所需的邏輯功能。PLD 608可以經(jīng)由連接610特別連接至存儲器604并經(jīng)由連接612特別連接至I/O單元606。
處理單元602可將數(shù)據(jù)定向到合適的系統(tǒng)部件以供處理或存儲、執(zhí)行存儲在存儲器604內(nèi)的程序或經(jīng)由I/O單元606接收并發(fā)送數(shù)據(jù)、或者其他類似的功能。處理單元602可以是中央處理單元(CPU)、微處理器、浮點協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、為用作控制器而編程的可編程邏輯器件、網(wǎng)絡(luò)控制器等等。此外，在許多實施例中經(jīng)常會不需要CPU。
例如，一個或多個PLD 608能夠代替CPU來控制系統(tǒng)的邏輯操作。在一個實施例中，PLD 608用作能在需要時被重新編程以處理具體計算任務(wù)的可重新配置處理器。另外，可編程邏輯器件808本身可以包括嵌入式微處理器。存儲單元604可以是隨機存取存儲器(RAM)、只讀存儲器(ROM)、固定或靈活磁盤媒體、PC卡閃速磁盤存儲器、磁帶、或者任何其他的存儲裝置、或是這些存儲裝置的任意組合。
本發(fā)明的實施例可用于改善與存儲器單元604接口的電路。雖然本發(fā)明的實施例在存儲器單元604是雙倍數(shù)據(jù)速率(DDR)型存儲器的情況下對接口電路尤其有益，但是各實施例也有益于現(xiàn)在已知或在將來開發(fā)的其他多倍數(shù)據(jù)速率型接口。
已出于解釋和描述的目的呈現(xiàn)了本發(fā)明示例性實施例的以上描述。它并不旨在窮盡本發(fā)明或?qū)⒈景l(fā)明限于所描述的確切形式，并且根據(jù)上述教示可以做出許多修改和變化。選擇和描述各實施例是為了最佳地解釋本發(fā)明的原理及其實際應(yīng)用，由此使得本領(lǐng)域普通技術(shù)人員能夠最佳地利用各實施例中的本發(fā)明以及適用于各類具體使用考慮的各種修改。
權(quán)利要求
1.一種電路，包括控制電路，它具有發(fā)送數(shù)據(jù)測試信號的第一輸出以及發(fā)送選通測試信號的第二輸出；一條或多條數(shù)據(jù)通道，其每一條都包括數(shù)據(jù)輸入緩沖器，它接收來自輸入端衰減器的數(shù)據(jù)信號；數(shù)據(jù)校準定時設(shè)備，它具有與所述控制電路的第一輸出相耦合的數(shù)據(jù)輸入；數(shù)據(jù)延遲，它具有與所述數(shù)據(jù)輸入緩沖器和所述數(shù)據(jù)校準定時設(shè)備相耦合的輸入；以及輸入定時設(shè)備，它具有與所述數(shù)據(jù)延遲相耦合的數(shù)據(jù)輸入并具有與所述控制電路相耦合的輸出；以及選通路徑，包括選通輸入緩沖器，它接收來自輸入端衰減器的選通信號；選通校準定時設(shè)備，它具有與所述控制電路的第二輸出相耦合的數(shù)據(jù)輸入；選通延遲，它具有與所述選通輸入緩沖器和所述選通校準定時設(shè)備相耦合的輸入并具有與每個輸入定時設(shè)備的時鐘輸入相耦合的輸出；其中，所述控制電路適用于為每條數(shù)據(jù)通道確定在所述輸入定時設(shè)備的數(shù)據(jù)輸入處的數(shù)據(jù)測試信號與在所述輸入定時設(shè)備的時鐘輸入處的選通測試信號之間的相對定時，其中所述相對定時是基于所述輸入定時設(shè)備的輸出；以及通過調(diào)整所述延遲中的至少一個來對齊所述數(shù)據(jù)測試信號和所述選通測試信號的第一邊沿。
2.如權(quán)利要求1所述的電路，其特征在于，還包括數(shù)據(jù)信號選擇設(shè)備，其中對于每條數(shù)據(jù)通道而言所述數(shù)據(jù)輸入緩沖器具有與所述數(shù)據(jù)信號選擇設(shè)備的第一輸入相耦合的輸出，以及所述數(shù)據(jù)校準定時設(shè)備具有與所述數(shù)據(jù)信號選擇設(shè)備的第二輸入相耦合的輸出，其中所述數(shù)據(jù)選擇設(shè)備的輸出耦合至所述數(shù)據(jù)延遲的輸入；以及選通信號選擇設(shè)備，其中對于所述選通通道而言所述選通輸入緩沖器具有與所述選通信號選擇設(shè)備的第一輸入相耦合的輸出，以及所述選通校準定時設(shè)備具有與所述選通信號選擇設(shè)備的第二輸出相耦合的輸出，其中所述選通選擇設(shè)備的輸出耦合至所述選通延遲的輸入。
3.如權(quán)利要求1所述的電路，其特征在于，還包括相移延遲電路，它具有與所述選通輸入緩沖器的輸出相耦合的輸入并具有與所述輸入定時設(shè)備的時鐘輸入相耦合的輸出，其中所述相移延遲電路可由所述控制電路編程以對選通信號施加固定相移或不施加相移。
4.如權(quán)利要求1所述的電路，其特征在于，用于每條數(shù)據(jù)通道的所述數(shù)據(jù)延遲被調(diào)整并且所述選通延遲被調(diào)整。
5.如權(quán)利要求1所述的電路，其特征在于，所述相對定時是由所述輸入定時設(shè)備的輸出的邏輯值所確定的。
6.如權(quán)利要求1所述的電路，其特征在于，所述控制電路適用于通過以下步驟對齊第一邊沿遞增所述選通延遲，直到所述輸入定時設(shè)備的所有輸出都具有相同的邏輯值；以及為每條數(shù)據(jù)通道遞增數(shù)據(jù)延遲，直到用于該條數(shù)據(jù)通道的輸入定時設(shè)備的輸出改變一邏輯值。
7.如權(quán)利要求6所述的電路，其特征在于，所述相同的邏輯值是高邏輯值。
8.如權(quán)利要求1所述的電路，其特征在于，還包括在每條數(shù)據(jù)通道內(nèi)的一個或多個附加數(shù)據(jù)延遲，其中所述控制電路還適用于通過使用所述一個或多個附加數(shù)據(jù)延遲對齊在所述輸入定時設(shè)備處的數(shù)據(jù)測試信號和所述選通測試信號的占空因數(shù)和第二邊沿。
9.如權(quán)利要求1所述的電路，其特征在于，所述數(shù)據(jù)測試信號和所述選通測試信號的第一邊沿是上升沿。
10.如權(quán)利要求1所述的電路，其特征在于，所述選通校準定時設(shè)備和所述數(shù)據(jù)校準定時設(shè)備位于存儲器模塊內(nèi)。
11.一種在數(shù)據(jù)接口處對齊輸入信號的方法，所述方法包括將由控制電路生成的數(shù)據(jù)測試信號發(fā)送給多個數(shù)據(jù)校準定時設(shè)備的數(shù)據(jù)輸入，每個數(shù)據(jù)校準定時設(shè)備具有相應(yīng)的數(shù)據(jù)通道；將由控制電路生成的選通測試信號發(fā)送給選通校準定時設(shè)備；基于時鐘信號將所述數(shù)據(jù)測試信號從每個數(shù)據(jù)校準定時設(shè)備經(jīng)由一個或多個數(shù)據(jù)延遲發(fā)送至相應(yīng)的輸入定時設(shè)備；以及將所述選通測試信號從所述選通校準定時設(shè)備經(jīng)由一個或多個選通延遲發(fā)送至所述相應(yīng)的輸入定時設(shè)備中的每一個；為每條數(shù)據(jù)通道確定在所述輸入定時設(shè)備的數(shù)據(jù)輸入處的數(shù)據(jù)測試信號與在所述輸入定時設(shè)備的時鐘輸入處的選通測試信號之間的相對定時，其中所述相對定時是基于所述輸入定時設(shè)備的輸出；以及通過調(diào)整所述延遲中的至少一個來對齊所述數(shù)據(jù)測試信號和所述選通測試信號的第一邊沿。
12.如權(quán)利要求11所述的方法，其特征在于，所述數(shù)據(jù)校準定時設(shè)備和所述選通校準定時設(shè)備位于存儲器模塊內(nèi)，并且所述方法還包括在將所述數(shù)據(jù)測試信號和所述選通測試信號發(fā)送給相應(yīng)的數(shù)據(jù)和選通校準定時設(shè)備之前在所述存儲器模塊內(nèi)存儲所述信號。
13.如權(quán)利要求11所述的方法，其特征在于，所述數(shù)據(jù)接口是雙倍數(shù)據(jù)速率接口。
14.如權(quán)利要求11所述的方法，其特征在于，所述數(shù)據(jù)接口在現(xiàn)場可編程門陣列上。
15.如權(quán)利要求11所述的方法，其特征在于，對齊第一邊沿包括遞增第一時鐘延遲，直到所述校準定時設(shè)備的所有輸出都具有相同的邏輯值；以及為每條輸出通道遞增第一通道延遲，直到用于該條輸出通道的校準定時設(shè)備的輸出改變一邏輯值。
16.如權(quán)利要求11所述的方法，其特征在于，還包括使用在每條數(shù)據(jù)通道內(nèi)的一個或多個附加數(shù)據(jù)延遲對齊所述輸入定時設(shè)備處的數(shù)據(jù)測試信號和所述選通測試信號的占空因數(shù)和第二邊沿。
17.一種校準數(shù)據(jù)接口的方法，所述方法包括將與數(shù)據(jù)信號路徑和選通信號路徑相關(guān)聯(lián)的延遲單元初始化為初始延遲設(shè)置；生成適用于檢測與所述數(shù)據(jù)和選通信號路徑的至少一部分相關(guān)聯(lián)的信號路徑扭斜的測試模式；經(jīng)由所述數(shù)據(jù)信號路徑接收所述測試模式；響應(yīng)于由所述選通信號路徑攜帶的選通信號對經(jīng)由所述數(shù)據(jù)信號路徑接收的所述測試模式進行采樣；分析所述被采樣的測試模式的值；響應(yīng)于確定至少一條信號路徑的所述被采樣的測試模式的值與第一值相等來改變與所述選通信號路徑相關(guān)聯(lián)的所述延遲單元的延遲設(shè)置；以及響應(yīng)于確定所述被采樣的測試模式的值與第二值相等來校準與所述數(shù)據(jù)信號路徑相關(guān)聯(lián)的所述延遲單元的延遲設(shè)置。
18.如權(quán)利要求17所述的方法，其特征在于，對于每條數(shù)據(jù)信號路徑而言，校準與所述數(shù)據(jù)信號路徑相關(guān)聯(lián)的所述延遲單元的延遲設(shè)置包括改變用于該數(shù)據(jù)信號路徑的相關(guān)聯(lián)延遲單元的延遲設(shè)置；分析該數(shù)據(jù)信號路徑的所述被采樣的測試模式的值；響應(yīng)于確定所述被采樣的測試模式的值等于第二值，重復(fù)改變所述相關(guān)聯(lián)延遲單元的延遲設(shè)置并分析該數(shù)據(jù)信號路徑的所述被采樣的測試模式的值；響應(yīng)于確定所述被采樣的測試模式的值等于第三值，保留所述延遲單元的所述延遲設(shè)置。
19.如權(quán)利要求17所述的方法，其特征在于，所述第三值等于所述第二值。
20.如權(quán)利要求17所述的方法，其特征在于，生成測試模式包括將所述測試模式發(fā)送給與所述數(shù)據(jù)信號路徑相耦合的校準定時設(shè)備；以及將所述測試模式從所述校準定時設(shè)備輸出至其相關(guān)聯(lián)的數(shù)據(jù)信號路徑。
21.如權(quán)利要求17所述的方法，其特征在于，生成測試模式包括在存儲器設(shè)備中存儲所述測試模式；以及經(jīng)由所述數(shù)據(jù)信號路徑從所述存儲器設(shè)備中檢索所述測試模式。
全文摘要
提供降低正由數(shù)據(jù)接口接收的信號之間的扭斜的電路、方法和裝置。改變信號路徑延遲以使得在存儲器接口處接收到的數(shù)據(jù)和選通信號沿著上升和/或下降沿彼此校準或?qū)R。例如，自校準電路通過基于測試信號的相對定時來確定每條數(shù)據(jù)信號路徑和選通信號路徑內(nèi)的一個或多個延遲而提供每條數(shù)據(jù)信號路徑的扭斜調(diào)整。這些上升或下降沿可用于此對齊。
文檔編號G11C29/00GK101067965SQ200710102610
公開日2007年11月7日 申請日期2007年4月23日 優(yōu)先權(quán)日2006年4月21日
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