專利名稱：高速異步數(shù)據(jù)接口的制作方法
技術領域：
本發(fā)明涉及用于數(shù)字通信系統(tǒng)的高速異步數(shù)據(jù)接口。
現(xiàn)代數(shù)字通信系統(tǒng)的發(fā)展需要在系統(tǒng)板間進行高速并行數(shù)據(jù)流傳輸?shù)脑O備。由于時鐘和數(shù)據(jù)傳送延遲的微小差別導致失調以及錯誤的同步，普通同步數(shù)據(jù)傳輸不能滿足所述要求。因此，需要異步技術并用之將時鐘和數(shù)據(jù)編碼在同一信號上。然后由接收機將時鐘信號從所傳送信號中抽取出來，并用該時鐘信號對輸入數(shù)據(jù)譯碼，以及與芯片時鐘信號重合。
本發(fā)明的目的在于提供一種異步的CMOS的高速的芯片-芯片級的數(shù)據(jù)接口，該接口可集成在通信系統(tǒng)的元件芯片中。該接口最初打算用于幾米距離的電信號傳輸，盡管它也適合于用光纖實現(xiàn)的較長鏈路。
按照本發(fā)明，提供一種高速異步數(shù)據(jù)接口，這種接口包含至少一個接口發(fā)射器和至少一個接口接收器，以及用來將數(shù)據(jù)從發(fā)射器傳輸?shù)浇邮掌鞯幕ミB發(fā)射器與接收器的傳輸線，其中，每個接收器包括與預定產(chǎn)生輸出數(shù)據(jù)的數(shù)據(jù)對齊電路相連接的數(shù)據(jù)編碼器和數(shù)據(jù)時鐘抽取電路，這種高速異步數(shù)據(jù)接口的特征在于，數(shù)據(jù)時鐘抽取電路包含鎖存器，該鎖存器在輸出端接收來自瞬態(tài)檢測器的各個瞬態(tài)的置位脈沖，使該鎖存器輸出變?yōu)檫壿嫷碗娖?，將輸出耦合到傳送低電平并產(chǎn)生用來復位鎖存器的復位脈沖的延遲線，并將鎖存器輸出恢復為邏輯高電平，其中，鎖存器復位時產(chǎn)生的任何數(shù)據(jù)相關瞬態(tài)脈沖這時被取代，從而從鎖存器的輸出抽取出時鐘信號。
參考附圖，描述本發(fā)明的實施例，其中

圖1表示高速異步數(shù)據(jù)接口的框圖，圖2示出該接口的數(shù)據(jù)格式，
圖3示出已知的時鐘抽取電路的框圖，圖4示出改進的時鐘抽取電路的框圖，圖5示出圖4中所示部分框圖的電路圖及信號波形，圖6示出控制電壓振蕩器的框圖，圖7示出圖6所示振蕩器的延遲緩沖器，圖8示出鎖相環(huán)的框圖，以及圖9示出數(shù)據(jù)對齊電路的框圖。
參考圖1，用CMOS技術，準備將該接口用于高達幾百Mbit/s的操作。發(fā)射器對數(shù)據(jù)進行曼徹斯特(Manchester)編碼，以便從接收到的信號DIN抽取出數(shù)據(jù)時鐘。這樣做消除了時鐘偏離的問題，不然的話在這種數(shù)據(jù)速率下時鐘偏離便會成為問題。抽取出的時鐘用于對輸入信號采樣和譯碼并將數(shù)據(jù)同步于對齊電路。
使用鎖相環(huán)(PLL)將時鐘抽取電路校正為由外部頻率基準提供的數(shù)據(jù)傳輸速率。該PLL輸出可用于芯片時鐘從而免去配置高頻系統(tǒng)時鐘的必要性。
數(shù)據(jù)作為包來傳輸以使并行數(shù)據(jù)流對齊，而由數(shù)據(jù)流中故意產(chǎn)生曼徹斯特代碼擾亂(即，忽略時鐘瞬變)來實現(xiàn)包幀標志。
將片外數(shù)據(jù)作為差分信號傳輸使共模噪聲效應最小，通過執(zhí)行傳輸線的匹配使由反射造成的噪聲問題最小。最好在傳輸鏈路的兩端使用匹配的終端來吸收反射信號。然而，只要將傳輸線終止在接收器，便可使信號擺幅增大一倍，這便是最佳布局。使用標準CMOS技術實現(xiàn)輸入和輸出緩沖器。
為解決時鐘偏離問題，使用曼徹斯特雙相標記編碼。用該編碼，保證時鐘瞬變出現(xiàn)在每個位單元邊界的邊緣，如圖2所示，數(shù)據(jù)相關瞬變出現(xiàn)在位周期的中央。所以，由接收器可將時鐘和數(shù)據(jù)瞬變分別抽取出來以重構時鐘和數(shù)據(jù)信號。
也可通過故意產(chǎn)生代碼擾動來實現(xiàn)幀標志。即可通過省略在幀結束處的時鐘瞬變來完成。然后檢測該標志并用來對齊來自不同輸入的數(shù)據(jù)包。
數(shù)據(jù)傳輸電路簡單地由編碼器2組成，該編碼器由二進制數(shù)據(jù)產(chǎn)生曼徹斯特代碼輸出信號并產(chǎn)生作為幀結束標志的代碼擾動。然后將編碼后信號通過輸出緩沖器3驅動出片外。
編碼器2也接收時鐘信號和幀同步信號。輸出驅動器的輸出級是用完全CMOS實現(xiàn)的差動電流驅動緩沖器3并僅有電流吸收能力。該電流來源于位于鏈路5的接收器端的匹配阻抗6的傳輸線。這節(jié)省了輸出驅動器的芯片區(qū)域，并也意味著，如接收器電源失效，那么，發(fā)射器不能驅動任何電流到接收器的輸入，否則會引起元件損壞。
如果假定在每一端匹配的終端阻抗的線路阻抗為50歐姆，則輸出驅動器的10mA的電流匯點，給出250mV的差動信號(100歐姆線路阻抗時為500mV)。
傳輸鏈路終止于匹配阻抗6的兩端，使數(shù)據(jù)信號反射最小。接收器處的反射波會干擾主信號并降低噪聲余量。將接收器的終端阻抗連接到正電源并為輸出驅動器提供源電流。發(fā)射器終端交流耦合到電源以防止由于發(fā)射器和接收器之間的電源電平之差而產(chǎn)生直流電流。這也意味著，發(fā)射器板未提供直流電源，這樣減少了接收器端電源故障時損壞元件的可能性。
在接收器7中，首先由差動輸入放大器8將輸入信號放大到完全CMOS邏輯電平。然后由電路9從編碼信號中抽取出時鐘數(shù)據(jù)和幀標志。接著將抽取出的時鐘用于將數(shù)據(jù)同步到幀對齊模塊10。由電路11對該數(shù)據(jù)譯碼。鎖相環(huán)12包含控制電壓振蕩器13、分壓器鏈14、相位比較器15和電泵電路16。
從曼徹斯特編碼數(shù)據(jù)抽取時鐘信號的方法基于由Borriello等人在美國專利第4513427中描述的定標模擬延遲線技術，如圖3中所示。
參考圖3，將包含環(huán)振蕩器13由控制電壓延遲元件構成的鎖相環(huán)12同步到以數(shù)據(jù)位頻率運行的基準時鐘信號。因此這樣便將每一級的傳輸延遲校正為數(shù)據(jù)周期的成比例部分。由這些延遲元件構成的延遲線用于產(chǎn)生若干脈沖(名義上為四分之一位周期)，然后將這些脈沖通過瞬變檢測器17和屏蔽門18并傳輸?shù)降诙M延遲線19。然后使用該延遲線的抽頭來產(chǎn)生屏蔽控制信號，使得只有時鐘邊緣產(chǎn)生的脈沖通過延遲線而將數(shù)據(jù)相關脈沖予以屏蔽。所以可將傳輸?shù)降诙M延遲線19的信號用來由邏輯電路19a再現(xiàn)數(shù)據(jù)時鐘。然而，該系統(tǒng)預定用于10Mbit/s的位速率的操作(即使是用4um的CMOS技術)并具有若干缺陷影響在較高數(shù)據(jù)速度下操作的耐久性。
首先，電路操作依賴于傳輸?shù)桨S多延遲元件的模擬延遲線的信號。為維持脈沖寬度整體性，與脈沖寬度相比每一級的延遲時間必須小。如果減小脈沖寬度(顯然是高速操作所要求的)，那么，延遲元件便沒有時間通過完全邏輯振幅，這造成傳輸延遲的波動。
其次，對160Mbit/s操作，須減小延遲線的級數(shù)，這樣降低了延遲線的分解率，使得產(chǎn)生精確的屏蔽控制脈沖成為不可能。
還有，以上系統(tǒng)要求產(chǎn)生寬度精確的時鐘瞬變脈沖(使用第一延遲線)，接著使用該脈沖產(chǎn)生屏蔽脈沖。這意味著屏蔽脈沖寬度和抽取的時鐘信號隨第一延遲線傳輸延遲的變化而變化。
對160Mbits/s數(shù)據(jù)速率的操作，所以將該電路修改為如圖4所示，修改后電路包括SR鎖存器20。盡管與由Borriello等人提出的原電路非常相似，但該電路的操作機制是非常不同的，并特別適合于高速操作。新電路的細節(jié)和信號波形如圖5所示。
參考圖5，將來自CMOS差動輸入級18的實際和取反數(shù)據(jù)信號加到由反相器21a和或門21b構成的一對負邊緣觸發(fā)的單穩(wěn)態(tài)21上。對每個數(shù)據(jù)信號瞬變在鎖存器22的S端產(chǎn)生置位脈沖。該置位脈沖觸發(fā)鎖存器22給出VO端邏輯低電平。該低電平通過其每一級具有四個之一位周期的標稱級延遲Td的兩個延遲級23、24，然后產(chǎn)生復位脈沖，由或門22a產(chǎn)生的RST復位該鎖存器將VO端恢復邏輯高電平。該復位脈沖持續(xù)四分之一位周期，并在此期間保持鎖存器22在復位狀態(tài)。在位周期中央產(chǎn)生的任何數(shù)據(jù)相關瞬變脈沖為復位脈沖所重寫從而加以屏蔽。
然后，通過反相器22b簡單地從鎖存器22的輸出端取得抽取出的時鐘信號。
借助于延遲線中第三延遲級22實現(xiàn)代碼擾動檢測，該檢測級在下一位周期采樣鎖存器22的狀態(tài)。如果鎖存器輸出VO尚未被下一時鐘瞬變所觸發(fā)并仍為高電平，那么，在另一鎖存器26的輸出端指出代碼擾動。
由于該電路依賴于單個邏輯電平瞬變沿著延遲線的傳輸而不是取決于脈沖，因此，操作速度可以比前一電路高許多。另外，由數(shù)據(jù)輸入瞬變產(chǎn)生的脈沖寬度不影響復位脈沖的時序以及抽取出的時鐘信號。
接著將抽取出的時鐘信號用來采樣和譯碼輸入數(shù)據(jù)信號。
時鐘抽取電路中每一緩沖級的標稱延遲為位周期的四分之一。然而，實際上，通過屏蔽邏輯和鎖存器的傳輸延遲了復位脈沖使時鐘輸出脈沖擴展了。為優(yōu)化操作，時鐘輸出應具有單位屏蔽/空間比率并略微降低該級延遲以補償鎖存器傳輸延遲。這可通過重復如圖6所示的控制電壓環(huán)振蕩器的屏蔽邏輯延遲來實現(xiàn)。當將VCO鎖定為基準頻率時，總的環(huán)延遲等于1/2位周期，該長度等于抽取時鐘的脈沖寬度。該VCO包含由延遲級27和選通邏輯28組成的環(huán)路。該時鐘信號從反相器29中取出。
圖7示出VCO延遲級的結構，該延遲級由于4個級聯(lián)反相級31、32、33和34構成，其中2個反相器31和33由偏壓VBN和VBP控制電壓。使用電流反射鏡產(chǎn)生這些偏壓以保證使通過該級的充電放電的電流相等，以及因此使上升和下降時間相等。
PLL為如圖8所示標準的光電泵鎖相環(huán)?？捎森h(huán)路濾波器中的R和C以及充電泵電流I的數(shù)據(jù)值簡單地判定PLL瞬變響應及穩(wěn)定性。由于環(huán)路的目的僅僅是再現(xiàn)芯片的系統(tǒng)時鐘以及產(chǎn)生控制電壓延遲元件的控制偏壓，所以，環(huán)路的跟蹤響應是非臨界的?；蛘咭詳?shù)據(jù)頻率(N＝1)、或者以通過反饋環(huán)的適當分頻得到的該頻率的因數(shù)提供外部基準時鐘?？衫迷摲椒▉砻獬龑⒏哳l時鐘分布整個系統(tǒng)的必要性。
PLL包含用于將基準頻率與分壓鏈14產(chǎn)生的頻率進行比較的相位比較器15。該比較器15驅動輸送到VCO13的充電泵電路16。VCO13的輸出通過分壓器鏈14反饋到比較器15。
從輸入信號抽取出時鐘和已譯碼的數(shù)據(jù)后，需要對齊二進制數(shù)據(jù)包并與系統(tǒng)時鐘同步。這可用圖9所示電路實現(xiàn)。對每一輸入流，有一組鎖存器用于存儲輸入數(shù)據(jù)位。對每一組鎖存器35、36，以走步1式序列發(fā)生器37、38的形式構成的移位寄存器用來控制對數(shù)據(jù)鎖存器的寫過程。用該輸入的抽取數(shù)據(jù)時鐘提供寫控制移位寄存器的時鐘。另一個每個輸入公有的走步1序列發(fā)生器39用作控制移位寄存器的讀過程，該序列發(fā)生器由系統(tǒng)時鐘SYS提供時鐘。當電路40在數(shù)據(jù)輸入端檢測出幀起始時，啟動寫控制移位寄存器37、38，并保證由數(shù)據(jù)時鐘周期順序將輸入數(shù)據(jù)寫到鎖存器陣列。當在所有輸入端已檢測出起始標志，便啟動讀控制移位寄存器37，然后由系統(tǒng)時鐘順序地從鎖存器的各輸入線上讀出所存儲的數(shù)據(jù)。鎖存器陣列和移位寄存器的長度決定可保持的位數(shù)，亦即數(shù)據(jù)流可對齊的數(shù)量。
以上描述是本發(fā)明的一個實施例。本領域技術人員可理解的是，屬于本發(fā)明范圍和精神之內的替換電路是可能的。例如，本發(fā)明是用CMOS技術實現(xiàn)，但可容易地應用到其它技術。
權利要求
1.一種高速異步數(shù)據(jù)接口，包含至少一個接口發(fā)射器和至少一個接口接收器，以及互連發(fā)射器和接收器的傳輸線，通過所述傳輸線將數(shù)據(jù)從發(fā)射器傳輸?shù)浇邮掌?，其中，每個接收器包括與安排產(chǎn)生輸出數(shù)據(jù)的數(shù)據(jù)對齊電路相連接的數(shù)據(jù)編碼器和數(shù)據(jù)時鐘抽取電路，所述高速異步數(shù)據(jù)接口的特征在于數(shù)據(jù)時鐘抽取電路包含鎖存器，該鎖存器對數(shù)據(jù)的每個瞬態(tài)在輸入端接收來自瞬態(tài)檢測器的置位脈沖，使該鎖存器的輸出變?yōu)檫壿嫷碗娖?，將其輸出耦合到傳送低電平并產(chǎn)生復位鎖存器的復位脈沖的延遲線，并將鎖存器輸出恢復為邏輯高電平，其中，鎖存器復位時所產(chǎn)生的數(shù)據(jù)相關瞬態(tài)脈沖這時被取代而從鎖存器的輸出抽取出時鐘信號。
2.如權利要求1所述的高速異步數(shù)據(jù)接口，其特征在于延遲線包含兩級，第三級為在下一位周期采樣鎖存器狀態(tài)而設，并將第三級與接收來自第一鎖存器的輸出的第二鎖存器相連，如果來自第一鎖存器的輸出未被下一時鐘瞬態(tài)所觸發(fā)，該輸出仍為高，由第二鎖存器的輸出指出代碼擾亂。
3.如權利要求2所述的高速異步數(shù)據(jù)接口，其特征在于瞬態(tài)檢測包含各含反相器和或門的兩個負邊沿觸發(fā)的單穩(wěn)態(tài)電路。
4.如權利要求3所述的高速異步數(shù)據(jù)接口，其特征在于時鐘抽取電路與產(chǎn)生延遲線控制信號的鎖相環(huán)電路相連接。
5.如權利要求4所述的高速異步數(shù)據(jù)接口，其特征在于鎖相環(huán)電路包括控制電壓振蕩器，該振蕩器具有與延遲線相同的延遲周期。
6.一種基本上如前所述的高速異步數(shù)據(jù)接口。
7.一種高速異步數(shù)據(jù)接口，參考附圖的圖1、2、3、4、5、6、7和8，基本如前所述。
全文摘要
一種高速異步數(shù)據(jù)傳輸用的數(shù)字數(shù)據(jù)接口名義上準備集成到通信系統(tǒng)的元件芯片中。結合其用CMOS集成電路技術的實現(xiàn)來描述所述系統(tǒng)。然而所包含技術可容易地應用到其它技術。該接口使用曼徹斯特雙相標志的時鐘和數(shù)據(jù)的編碼并由接收器抽取時鐘和數(shù)據(jù)信號。而且，使用這種Manchester碼使得代碼擾動易于用作同步方式的幀標志。時鐘抽取和數(shù)據(jù)檢測電路的實質在于使用校正的延遲線元件將數(shù)據(jù)瞬變壓縮在編碼輸入信號中，這樣便可檢測出時鐘瞬變，根據(jù)這些瞬變可產(chǎn)生時鐘。
文檔編號H04L7/06GK1046057SQ9010183
公開日1990年10月10日 申請日期1990年3月30日 優(yōu)先權日1989年3月30日
發(fā)明者安德魯·詹姆斯·皮克林, 伊安·詹姆斯·勞里 申請人:Gec-普列斯長途電訊有限公司