專利名稱：Pcm通信系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字數(shù)據(jù)傳輸系統(tǒng)。
在數(shù)字通信領(lǐng)域中，普通采用的是二進制數(shù)字，通常稱作“比特”，其中，每一個字符用以表示僅有的兩個值中的一個。對某些應(yīng)用來說，八個比特的序列集合在一起，稱作“位組”。
為了在一個單獨的、較高速率的載體上傳送幾個相同信道，一般采取將來自每個信道的比特實行“比特交錯”的方法，盡管近來某些國家的和國際的標準已經(jīng)提議采用“位組交錯”的方法。在“位組交錯”的情況下，高速率載體載著來自第一個輸入信道的八個順序相連的比特，然后，來自第二個輸入信道的八個順序相連的比特緊隨其后，依此類推。顯然，對于同樣的基本操作而言，位組交錯所使用的存儲是比特交錯的八倍(例如D型雙穩(wěn)態(tài))。
本發(fā)明涉及減小進行位組交錯操作量的問題，該操作具有較高速率。
本發(fā)明包括數(shù)字通信裝置，用于接收具有相同速率的許多并行的輸入信號，并且使來自每一個輸入數(shù)據(jù)流的有預(yù)定長度的多比特序列交錯成一個獨立的有更高速率的數(shù)據(jù)流。該裝置包括多個第一級單元，每一個單元用于接收多個輸入數(shù)據(jù)流，并且輸出比特速率相同，比特數(shù)相似的數(shù)據(jù)流(輸出數(shù)據(jù)流的比特是被互換后的輸入的數(shù)據(jù)信號的比特);還包括第二級單元，每一單元與所述的第一級單元相連，用以接收來自第一級單元的數(shù)據(jù)流，其接收方式是每一個第二級單元通過一個獨立的數(shù)據(jù)流連接到一個第一級單元上，這樣第二級單元使原來輸入數(shù)據(jù)流比特互換，以產(chǎn)生多個數(shù)字輸出數(shù)據(jù)流，并且輸出數(shù)據(jù)流的比特還進一步被互換;該裝置還包括一個用于交錯來自第二級單元的輸出數(shù)據(jù)流，以產(chǎn)生所說的具有較高速率的輸出數(shù)據(jù)流的裝置。
一般所論及的多比特序列即為位組。
為了更清楚地理解本發(fā)明，下面將參照附圖描述一個實施例。


圖1和圖2是框圖，用以說明兩種已知的比特交錯方式。
圖3是已知的位組交錯的框圖。
圖4是用于位組交錯的裝置的一個已知實施例。
圖5是圖4的簡化圖。
圖6是與圖5有關(guān)的定時圖。
圖7是本發(fā)明的比特交錯裝置框圖。
圖8是圖7實施例的操作說明。
圖9表示圖8實施例是如何擴展的。
圖1和圖2顯示了兩種已知的比特交錯方法。
圖1顯示出4個輸入數(shù)據(jù)流IN1，……，IN4，其中每一個導(dǎo)引向一個雙穩(wěn)態(tài)Q1，Q2，Q3，Q4，雙穩(wěn)態(tài)Q1-Q4由一個4分計數(shù)器10定時，而10又是由時鐘信號C1驅(qū)動的。觸發(fā)器Q4的輸出導(dǎo)引到下一個觸發(fā)器Q5(Q5已由時鐘信號C1來定時)，Q5的輸出導(dǎo)引到三組NOR門11、12、13中的第一個(11)。每一組NOR門由一對門組成，每一個門接收來自觸發(fā)器Q1-Q4中的一個的輸入，并且分別由來自計數(shù)器10的時鐘信號CC定時，或者由互補信號CC定時、每一對門的輸出導(dǎo)引到該組的第三個門上，第三個NOR門的輸出分別導(dǎo)引到觸發(fā)器Q6、Q7、Q8上，它們?nèi)坑蒀1定時。Q8的輸出即為最后的比特交錯信號。
圖2顯示出用于比特交錯的第二種方法。從圖2的方法可以看出，相對于圖1所示的方法而言，圖2所示的方法有一個優(yōu)點，即采用較少的雙穩(wěn)態(tài);但也有一個缺點，即在輸出端要采用一個4輸入端的門。在一般有N個輸入的情形下，假如圖2所示的方法可行，則在輸出端要采用一個有N個輸入端的門。但是以采用更多的門和更多的雙穩(wěn)態(tài)為條件，是有可能減少每個門的輸入端的。附在圖1和圖2下面的定時曲線僅顯示一個微小的時間，用作說明。
圖3顯示出用于位組交錯的一個已知方法。其原理與圖1所示方法相似。其中假定輸入數(shù)據(jù)流IN1……IN4是同步位組，從圖3中可以看出，觸發(fā)器Q1，……，Q4分別被含八個相似的觸發(fā)器的序列所代替。而且除四電路10連接到一個除八電路20上，并且它來控制NOR門組。除八電路20也與位組定時同步。與IN1相關(guān)聯(lián)的觸發(fā)器為Q1-Q8。在上述情形中，各種方法可用4輸入信道作為例子來說明。用于位組交錯的另一方法(其原理類似于圖2所示方法)在此不作詳細說明。
用于進行圖示實施例的邏輯處理電路的實示實現(xiàn)過程包括正確限制各種邏輯元件的定時延遲，包括D型雙穩(wěn)態(tài)的建立的持續(xù)時間的容差。更特別的是，所有上述電路的容差要求顯示于圖中的所有元件的可允許延遲與輸出符號的速率相關(guān)，即與最短重復(fù)周期相關(guān)。
在位組交錯的情況下，假如能夠減小用于滿足上述標準的操作量，那將具有明顯的優(yōu)越性。圖4說明如何達到上述目的，即采用邏輯處理(其定時容差僅與輸入速率有關(guān))互換輸入信道的比特，在最后的比特交錯之前，采用如圖1或2一樣的簡單電路。在位組存儲級采用反向順序計數(shù)，以說明在每一輸入信道和輸出信道中比特的序列。
如圖4所示，輸入信號IN1-IN4分別被送入有8個D型雙穩(wěn)態(tài)的一個單元中，這些單元分別記為20、21、22、23，然后，每一個單元存儲一個位組，由信道IN1所載帶的第一比特為Q1，第二比特為Q2，依此類推。類似地，IN2的第一比特為Q9。這些單元中的每一個均與圖3中的Q1-Q8結(jié)構(gòu)一致。然而在本實施例中，單元20-23的內(nèi)容被并行地送入4個另外的8D型雙穩(wěn)態(tài)單元24-27中。圖中僅詳細說明了單元24，單元25-27與單元24一致。操作的結(jié)果是單元24保持Q1、Q5、Q9、Q13、Q17、Q21、Q25和Q29，單元25保持Q2、Q6、Q10……，這樣4個輸入信道的比特就被互換了，然后，4個單元24-27的內(nèi)容被讀出，且由電路28進行交錯，電路28對應(yīng)于圖1和圖2中的NOR門結(jié)構(gòu)。
參照圖5，它是圖4的一個簡化圖，其中，圖4中的比特交錯部分(即單元28)用IL表示，比特互換電路(圖4中的其余部分)用BIC表示。
如圖6所示，單元BIC接收速率為X的4個數(shù)據(jù)輸入，并將它們按已講述過的方式交錯起來。
圖7說明了單元BIC和電路IC這種基本結(jié)構(gòu)如何用于更大數(shù)目輸入的位組交錯。
圖7表示16個輸入，比特速率均為X，它們的位組/幀部分是對準的。在圖7中有4個一級單元BIC1，每一單元接收4個速率為X的輸入;還有相同數(shù)目的二級單元BIC2，每一單元接收一個一級單元的一個輸出。可以看出，每一個一級單元BIC1的四個比特互換了的輸出被展開，以便一個輸出能送入一個二級單元中。二級單元與一級單元在功能上等同，這樣輸入的數(shù)據(jù)流還可以進一步互換。
二級單元BIC2的每一單元的4個輸出提供給一個IL1電路(即4個一級IL電路中的一個)，在其中，互換的比特被交錯，部分地還原到初始的位組方向。每一個一級IL1電路輸出一個速率為4X的數(shù)據(jù)流，這樣產(chǎn)生的4個數(shù)據(jù)流被送到最后的IL2電路上，它完成交錯，產(chǎn)生一個比特速率為16X的輸出信號，該信號由16個輸入數(shù)據(jù)流位組交錯而成。
圖8說明了當(dāng)信號通過一級和二級單元BIC時的比特互換方式。從圖8中可以看出，BIC單元100在其101端輸出一個數(shù)據(jù)流，它包含輸入IN1的第1比特和第5比特，IN2的第1比特和第5比特，依此類推。
在二級單元BIC102的輸出端103上輸出來自輸出端101的數(shù)據(jù)流的第1比特和第5比特，一級單元BIC105的104端輸出數(shù)據(jù)流的第1比特和第5比特，等等。
事實上，單元102的輸入包含所有輸入數(shù)據(jù)流IN1-IN6的比特，BIC102的4個輸出提供給一個IL電路110，在這里它們被交錯成一個單獨的輸出數(shù)據(jù)流1，5，9，13等。這個輸出數(shù)據(jù)流與其它三個輸出數(shù)據(jù)流一起被提供給最后的輸出單元IL，以111表示，在這里4個數(shù)據(jù)流被交錯以提供最后的位組交錯輸出信號。方框120、121、123、124顯示了通過二級IL單元中的一個的第一個4比特輸出，如圖所示，第一個4個并行的比特從IN1的第1個4比特的第二級IL′電路輸出，第二個4個并行的比特由在后的4個比特構(gòu)成。
如上所述，最后的IL電路111的輸出包含交錯的16個數(shù)據(jù)流IN1-IN6的位組。
圖7和圖8的實施例說明了速率為X的16個輸入數(shù)據(jù)流被交錯，形成一個速率為16X的單個輸出數(shù)據(jù)流，顯然上述方法能夠被推廣到處理有更多數(shù)目的輸入數(shù)據(jù)流。
圖9概括地說明了上述推廣的基本概念，假如有幾個輸入數(shù)據(jù)流要進行位組交錯，形成速率為nx的單個輸出數(shù)據(jù)流，則在最后的IL之前要求有n的平方根級BIC單元。
在上述例子中，每一個單元BIC處理4個輸入數(shù)據(jù)流，對電路IL的第一級50而言，每一個IL電路用于4個輸入數(shù)據(jù)流，在第二級51，每個一級IL的一個輸出送入一個二級IL的一個輸入，這樣每4個一級IL的輸出數(shù)據(jù)流有1個二級IL。級與級之間電路的比率顯然取決于每個BIC所處理的輸入的數(shù)目?？梢岳斫饷總€BIC單元和IL級不必連到4個輸入端和4個輸出端上。
在圖9中，各種BIC單元之間的連接設(shè)有顯示出，因為隨單元數(shù)目增加這將變得十分復(fù)雜，然而對于一個有32個輸入的系統(tǒng)來說，可以把它看成有8個單元BIC1、BIC2的兩個組(如圖7所示)相互連接，形成兩組相似的8方框，可標為BIC3、BIC4。然而第一單元BIC2的第一輸出(這列的頭一個)被直接送到正對的單元BIC3時，則它的第二輸出導(dǎo)向BIC3的第三個單元;第三個輸出導(dǎo)向BIC3的第五個單元;第4個輸出導(dǎo)向BIC3的第七個單元，相似地，BIC2這一列的第二個單元的第一輸出引向BIC3的第二個單元，第二輸出引向BIC3的第4單元，……，直到所有單元相互連接，重要的因素是原來進行的數(shù)據(jù)流要以這種方式互換，即假如有N個輸入流將被交錯，則施加到一個IL電路的互換了比特的數(shù)據(jù)流首先是1，N+1、2N+1的形式，然后是2，N+2，2N+2，等等，這意味著IL電路能夠按簡單的方式交錯已互換的信號，從而達到所希望的位組交錯輸出。
權(quán)利要求
1.數(shù)字通信裝置，用于接收多個同一速率的并行的數(shù)字輸入信號(IN1，……，IN16)，還用于使每一輸入數(shù)據(jù)流中預(yù)定長度的多比特序列交錯成一個具有更高速度的數(shù)據(jù)流，該裝置包括多個一級單元(BIC1)，每一單元用于接收多個輸入數(shù)據(jù)流，并且輸出比特速率相同，比特數(shù)目相似的數(shù)據(jù)流(輸出的數(shù)據(jù)流是被互換了比特的輸入數(shù)據(jù)流，其特征在于它還包括多個二級單元(BIC2)，每一個(BIC2)與所說的一級單元(BIC1)相連，用以接收來自一級單元的數(shù)據(jù)流，其接收方式是每一個二級單元通過一個獨立的數(shù)據(jù)流連接到一個一級單元上，這樣二級單元使原來的輸入數(shù)據(jù)流的比特互換，以產(chǎn)生多個數(shù)字輸出數(shù)據(jù)流，該裝置還包括一個用于交錯來自第二級單元(BIC2)的輸出數(shù)據(jù)流，以產(chǎn)生所說的具有較高速率的輸出數(shù)據(jù)流的裝置(IL)。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于每個一級單元(BIC1)包括多個第一存儲裝置(20，……23)，每個存儲裝置連接一個輸入數(shù)據(jù)信號(IN1，……IN4)，并且順序地存儲該信號的連續(xù)的比特;還包括一種裝置，用于將存儲于所述存儲裝置(20，……，23)中的每一個比特序列并行地送入多個第二存儲裝置(24…27)中，以便所述的被存儲序列的比特被互換;還含一種裝置(28)，用于連續(xù)讀出所述第二存儲裝置的內(nèi)容，并從該單元中提供比特互換輸出信號。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于每個第一和第二存儲裝置(20…27)都包含串接著的雙穩(wěn)態(tài)裝置，在每一級中串連的雙穩(wěn)態(tài)裝置的數(shù)目等于所述多比特序列中比特的數(shù)目。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于每個所說的第二存儲裝置陣列(24…27)通過第一組門與其相關(guān)的第一存儲裝置陣列(20…23)相連，每個第一組門包括一對NOR門，其輸出連接到第三個NOR門上，第三個NOR門的輸出與下一個雙穩(wěn)態(tài)裝置(在第二存儲裝置陣列中)的輸入端相連。
5.根據(jù)權(quán)利要求4所述的裝置，其特征在于每一組門的NOR門對在其各自的輸入端接收所述第一存儲裝置陣列中各個雙穩(wěn)態(tài)的輸出，還接收所述第二存儲裝置陣列的最后一個雙穩(wěn)態(tài)裝置的輸出，以及定時信號，定時信號(CC)在一對NOR門中的一個門的一個輸入端接收，在另一個門的輸入端接收定時信號(CC)的反向信號。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于每個單元(BIC1，BIC2)有4個第一存儲裝置，每一存儲裝置與一個個輸入數(shù)據(jù)信號相連，4個第二存儲裝置與第一存儲裝置相連，每一單元都執(zhí)行4個輸入數(shù)據(jù)信號比特的互換，其方式是靠該單元使4個輸出數(shù)據(jù)流中的每一個都含有各個輸入數(shù)據(jù)信號的比特。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在于裝置(IL)用于使一個單元輸出的已互換比特的數(shù)據(jù)信號發(fā)生交錯，該裝置包括多個串聯(lián)連接的雙穩(wěn)態(tài)裝置，其數(shù)目等于數(shù)據(jù)信號數(shù)目;還有一種裝置，用于將數(shù)據(jù)信號的基本比特速率除以數(shù)據(jù)信號的數(shù)目，并通過該除法裝置使每一組門與所述被交錯的數(shù)據(jù)信號相連。
8.根據(jù)權(quán)利要求8所述裝置，其特處在于每一組門含三個門，每一組的兩個門與不同的被交錯比特流相連，其輸出連接到串聯(lián)雙穩(wěn)態(tài)裝置中一個的輸入上。
9.根據(jù)權(quán)利要求6所述的裝置，其特征在于有一個裝置，用于將每個單元輸出的比特互換數(shù)據(jù)信號交錯起來，它含有一個除法器，用于將數(shù)據(jù)信號的基本比特速率除以數(shù)據(jù)信號的比特數(shù)目，門裝置與每個比特交錯數(shù)據(jù)信號相連，并由所述除法器控制，還有一個獨立的門與所有所述的門裝置相連。
10.根據(jù)前述任一權(quán)利要求所述的裝置，其特征在于有多于兩級的所述單元(BIC)用于比特互換信號，有所述第三級和任何順序的級，它們所含單元數(shù)與第一級(BIC)相同。
全文摘要
一數(shù)字通信裝置，它有多個第一級單元，其每單元接收同一速率、有一預(yù)定長度的多比特序列的多個平行數(shù)字輸入數(shù)據(jù)流并輸出同比特速率但進入數(shù)據(jù)信號的比特已互換的同數(shù)目數(shù)據(jù)流；多個第二單元，其每單元通過一獨立數(shù)據(jù)流接到一第一單元，以使諸第二級單元將比特已互換的輸入信號互換而產(chǎn)生多個輸出數(shù)據(jù)流；根據(jù)欲被交錯的輸入信號數(shù)目，多個第三單元可同樣接到諸第二單元，依此類推；及裝置(IL)，用于將諸第二或末級單元的輸出數(shù)據(jù)流交錯而產(chǎn)生較高速率的輸出數(shù)據(jù)流。
文檔編號H04J3/00GK1047596SQ9010177
公開日1990年12月5日 申請日期1990年3月10日 優(yōu)先權(quán)日1989年3月10日
發(fā)明者斯蒂芬·帕特里克·弗格森 申請人:Gec-普列斯長途電訊有限公司