專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如數(shù)字家電產(chǎn)品搭載的、搭載有動(dòng)態(tài)隨機(jī)存取存儲器等的半導(dǎo)體集成電路裝置。
背景技術(shù)：
系統(tǒng)LSI(Large Scale Integrated Circuit)，大多被價(jià)格競爭激烈的數(shù)字家電產(chǎn)品搭載，所以迫切需要降低芯片成本，減少焊盤墊(pad)數(shù)量。可是，伴隨著進(jìn)幾年來的半導(dǎo)體工藝的迅速細(xì)微化，系統(tǒng)LSI等半導(dǎo)體集成電路裝置需要的焊盤墊數(shù)量，卻伴隨著邏輯電路規(guī)模的增大、及模擬電路和存儲器電路等的混載而增大。
其中，特別是被系統(tǒng)LSI搭載的存儲器的容量及數(shù)量，伴隨著數(shù)字家電產(chǎn)品的高功能、高性能化而增大，所以檢查存儲器所需的焊盤墊數(shù)量正在增大。這樣，削減檢查存儲器使用的焊盤墊——例如旨在監(jiān)視內(nèi)部電源電路供給動(dòng)態(tài)隨機(jī)存取存儲器等的內(nèi)部電源電壓的焊盤墊，成為當(dāng)務(wù)之急。
因此，作為削減存儲器用的外部焊盤墊的手段，如專利文獻(xiàn)1所示，在具備多個(gè)旨在將電源電壓供給存儲器的內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置中，利用開關(guān)來切換與監(jiān)視用焊盤墊連接的內(nèi)部電源發(fā)生電路的技術(shù)，已經(jīng)廣為人知。
此外，在專利文獻(xiàn)2中，記載了一個(gè)內(nèi)部電源電路輸出的內(nèi)部電源電壓被多個(gè)存儲器共有，從而削減芯片面積的技術(shù)。
專利文獻(xiàn)1日本國特開2004-186435號公報(bào)專利文獻(xiàn)2日本國特開2005-259267號公報(bào)可是，如上所示，具備多個(gè)內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置，每個(gè)內(nèi)部電源發(fā)生電路都需要具備為了監(jiān)視電源電壓及外加外部電壓而使用的焊盤墊，或者如專利文獻(xiàn)1所示的半導(dǎo)體集成電路裝置那樣需要具備開關(guān)。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的在于削減具備多個(gè)內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置的焊盤墊數(shù)量。
為了解決上述課題，本發(fā)明的實(shí)施樣態(tài)的第1半導(dǎo)體集成電路裝置，其特征在于是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，具備共同電源布線(該共同電源布線將所述多個(gè)電路塊和所述多個(gè)內(nèi)部電源電路互相連接)和外部焊盤墊(該外部焊盤墊與所述共同電源布線連接)，所述各內(nèi)部電源電路，采用按照規(guī)定的電源控制信號，控制是否供給所述電源電壓的結(jié)構(gòu)。
采用第1半導(dǎo)體集成電路裝置后，能夠利用與共同電源布線連接的一個(gè)外部焊盤墊，監(jiān)視由多個(gè)內(nèi)部電源電路供給多個(gè)電路塊的電源電壓。
另外，本發(fā)明的實(shí)施樣態(tài)的第2半導(dǎo)體集成電路裝置，其特征在于是第1半導(dǎo)體集成電路裝置，根據(jù)所述電源控制信號進(jìn)行的控制，在所述多個(gè)電路塊中的至少一個(gè)是測試模式時(shí)進(jìn)行。
采用第2半導(dǎo)體集成電路裝置后，在測試模式時(shí)，內(nèi)部電源電路能夠控制是否供給電源電壓。
另外，本發(fā)明的實(shí)施樣態(tài)的第3半導(dǎo)體集成電路裝置，其特征在于，是第2半導(dǎo)體集成電路裝置，進(jìn)而具備多個(gè)AND電路，這些AND電路分別與所述各電路塊對應(yīng)地設(shè)置，分別在使該電路塊成為所述測試模式時(shí)輸出成為H電平的電路塊測試控制信號，和在指令停止供給所述電源電壓時(shí)輸出成為H電平的電源供給停止指令信號的邏輯積；OR電路，該OR電路將所述各AND電路輸出的邏輯積的邏輯和，作為所述電源控制信號輸出。
另外，本發(fā)明的實(shí)施樣態(tài)的第4半導(dǎo)體集成電路裝置，其特征在于，是第2半導(dǎo)體集成電路裝置，進(jìn)而具備OR電路，該OR電路輸出分別使所述各電路塊成為所述測試模式時(shí)成為H電平的多個(gè)電路塊測試控制信號的邏輯和；AND電路，該AND電路將所述邏輯和和指令停止供給所述電源電壓的指令信號的邏輯積，作為所述電源控制信號輸出。
采用第3及第4半導(dǎo)體集成電路裝置后，內(nèi)部電源電路容易根據(jù)電路塊測試控制信號和停止供給電源的指令信號，控制是否供給電源電壓。
另外，本發(fā)明的實(shí)施樣態(tài)的第5半導(dǎo)體集成電路裝置，其特征在于是第1半導(dǎo)體集成電路裝置，所述內(nèi)部電源電路，采用不供給所述電源電壓時(shí)，使輸出成為高阻抗的結(jié)構(gòu)。
采用第5半導(dǎo)體集成電路裝置后，能夠很容易地由外部焊盤墊向共同電源布線外加電壓。
另外，本發(fā)明的實(shí)施樣態(tài)的第6半導(dǎo)體集成電路裝置，其特征在于所述各電路塊，是存儲器，而且在同一個(gè)芯片上，在所述存儲器之外另設(shè)有邏輯電路塊；由所述內(nèi)部電源電路供給所述存儲器的共同的電源電壓，是供給所述邏輯電路塊的電源電壓以上的電壓。
另外，本發(fā)明的實(shí)施樣態(tài)的第7半導(dǎo)體集成電路裝置，是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，具備共同電源布線(該共同電源布線將所述多個(gè)電路塊和所述多個(gè)內(nèi)部電源電路相互連接)、外部焊盤墊(該外部焊盤墊與所述共同電源布線連接)和多個(gè)模式寄存器(這些模式寄存器分別與所述各電路塊和所述各內(nèi)部電源電路對應(yīng)設(shè)置，分別保持模式設(shè)定控制信號)；所述多個(gè)模式寄存器分別在輸入表示選擇對應(yīng)的電路塊或內(nèi)部電源電路的宏指令選擇輸入信號時(shí)，將保持的模式設(shè)定控制信號更新成與共同的測試輸入信號對應(yīng)的值；所述多個(gè)電路塊及所述多個(gè)內(nèi)部電源電路，分別以與對應(yīng)的所述模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。
采用第7半導(dǎo)體集成電路裝置后，被宏指令選擇輸入信號選擇的內(nèi)部電源電路，就以與被更新成和測試輸入信號對應(yīng)的值的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。這樣，根據(jù)宏指令選擇輸入信號，選擇一部分內(nèi)部電源電路后，可以使一部分內(nèi)部電源電路成為供給電源電壓的模式，而使其它的內(nèi)部電源電路成為不供給電源電壓的模式。這樣，能夠很容易地進(jìn)行旨在測試內(nèi)部電源電路的電路設(shè)計(jì)、電路檢查及電路評價(jià)。
另外，本發(fā)明的實(shí)施樣態(tài)的第8半導(dǎo)體集成電路裝置，其特征在于是第7半導(dǎo)體集成電路裝置，測試模式時(shí)，根據(jù)所述宏指令選擇輸入信號，選擇所述多個(gè)內(nèi)部電源電路和所述多個(gè)電路塊中的一個(gè)或多個(gè)。
采用第8半導(dǎo)體集成電路裝置后，可以根據(jù)宏指令選擇輸入信號，選擇以與共同的測試輸入信號對應(yīng)的值動(dòng)作的內(nèi)部電源電路和電路塊中的一個(gè)或多個(gè)。
另外，本發(fā)明的實(shí)施樣態(tài)的第9半導(dǎo)體集成電路裝置，其特征在于是第8半導(dǎo)體集成電路裝置，所述多個(gè)內(nèi)部電源電路，具有分別修整供給的電源電壓的電平的功能。
采用第9半導(dǎo)體集成電路裝置后，能夠修整內(nèi)部電源電路供給的電源電壓的電平。
另外，本發(fā)明的實(shí)施樣態(tài)的第10半導(dǎo)體集成電路裝置，其特征在于是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，具備共同電源布線(該共同電源布線將所述多個(gè)電路塊和所述多個(gè)內(nèi)部電源電路相互連接)、外部焊盤墊(該外部焊盤墊與所述共同電源布線連接)、多個(gè)電路塊用模式寄存器(這些電路塊用模式寄存器分別與所述各電路塊對應(yīng)設(shè)置，保持模式設(shè)定控制信號)和內(nèi)部電源電路用模式寄存器(該內(nèi)部電源電路用模式寄存器被所述多個(gè)內(nèi)部電源電路共有，保持模式設(shè)定控制信號)；所述多個(gè)電路塊用模式寄存器，分別在輸入表示選擇對應(yīng)的電路塊的宏指令選擇輸入信號時(shí)，將保持的模式設(shè)定控制信號更新成與共同的測試輸入信號對應(yīng)的值；所述多個(gè)電路塊，分別以與對應(yīng)的所述電路塊用模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作；所述多個(gè)內(nèi)部電源電路，分別在輸入表示選擇該內(nèi)部電源電路的宏指令選擇輸入信號時(shí)，以與被所述內(nèi)部電源電路用模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。
采用第10半導(dǎo)體集成電路裝置后，被宏指令選擇輸入信號選擇的內(nèi)部電源電路，就以與被內(nèi)部電源電路用模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。這樣，根據(jù)宏指令選擇輸入信號，選擇一部分內(nèi)部電源電路后，可以使一部分內(nèi)部電源電路成為供給電源電壓的模式，而使其它的內(nèi)部電源電路成為不供給電源電壓的模式。這樣，能夠很容易地進(jìn)行旨在測試內(nèi)部電源電路的電路設(shè)計(jì)、電路檢查及電路評價(jià)。
另外，本發(fā)明的實(shí)施樣態(tài)的第11半導(dǎo)體集成電路裝置，其特征在于是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，具備共同電源布線(該共同電源布線將所述多個(gè)電路塊和所述多個(gè)內(nèi)部電源電路相互連接)、外部焊盤墊(該外部焊盤墊與所述共同電源布線連接)和多個(gè)模式寄存器(這些模式寄存器分別與所述各內(nèi)部電源電路對應(yīng)設(shè)置，分別保持表示是否選擇模式設(shè)定控制信號和該內(nèi)部電源電路的選擇信號)；所述多個(gè)內(nèi)部電源電路，分別在被對應(yīng)的所述模式寄存器保持的選擇信號表示選擇該內(nèi)部電源電路時(shí)，以與被對應(yīng)的所述模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。
采用第11半導(dǎo)體集成電路裝置后，被選擇信號選擇的內(nèi)部電源電路，就以與被模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。這樣，根據(jù)選擇信號，選擇一部分內(nèi)部電源電路后，可以使一部分內(nèi)部電源電路成為供給電源電壓的模式，而使其它的內(nèi)部電源電路成為不供給電源電壓的模式。這樣，能夠很容易地進(jìn)行旨在測試內(nèi)部電源電路的電路設(shè)計(jì)、電路檢查及電路評價(jià)。
另外，本發(fā)明的實(shí)施樣態(tài)的第12半導(dǎo)體集成電路裝置，其特征在于是第11半導(dǎo)體集成電路裝置，所述多個(gè)模式寄存器，分別在保持表示是否選擇與該模式寄存器對應(yīng)的所述內(nèi)部電源電路的選擇信號的基礎(chǔ)上，還保持表示是否選擇所述多個(gè)內(nèi)部電源電路中與該模式寄存器對應(yīng)的所述內(nèi)部電源電路的各內(nèi)部電源電路的選擇信號。
采用第12半導(dǎo)體集成電路裝置后，因?yàn)楦髂Ｊ郊拇嫫鞅３峙c多個(gè)內(nèi)部電源電路對應(yīng)的選擇信號，所以能夠使多個(gè)模式寄存器的電路結(jié)構(gòu)相同。這樣，易于削減模式寄存器的設(shè)計(jì)工時(shí)。
采用本發(fā)明后，能夠削減具備多個(gè)內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置的焊盤墊數(shù)量。


圖1是表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。
圖2是表示本發(fā)明的第1實(shí)施方式的變形例涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。
圖3是表示本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。
圖4是表示該半導(dǎo)體集成電路裝置的模式寄存器25a～25f的結(jié)構(gòu)的方框圖。
圖5是表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。
圖6是表示本發(fā)明的第4實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。
圖7是表示該半導(dǎo)體集成電路裝置的模式寄存器開始電路45a、45b的結(jié)構(gòu)的方框圖。
具體實(shí)施例方式
下面，參照附圖，講述本發(fā)明的實(shí)施方式。此外，在以下的各實(shí)施方式中，對于具有和其它的實(shí)施方式同樣的功能的構(gòu)成要素，賦予相同的符號，不再贅述。
(第1實(shí)施方式)圖1是表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。如該圖所示，半導(dǎo)體集成電路裝置具備存儲器11a～11d(多個(gè)電路塊)、內(nèi)部電源電路12a、12b、OR電路13(邏輯和電路)及外部焊盤墊14。另外，半導(dǎo)體集成電路裝置還具備未圖示的邏輯電路塊。另外，半導(dǎo)體集成電路裝置用一個(gè)芯片的系統(tǒng)LSI構(gòu)成。
分別向存儲器11a～11d輸入使各存儲器成為測試狀態(tài)(測試模式)的存儲器選擇輸入信號TESTIN(電路塊測試控制信號)，和指令內(nèi)部電源電路12a、12b停止供給電源電壓的停止供給電源指令信號TESTVPPCNT。停止供給電源指令信號TESTVPPCNT是H(High)電平時(shí)，內(nèi)部電源電路12a、12b成為停止供給電源電壓的狀態(tài)；停止供給電源指令信號TESTVPPCNT是L(Low)電平時(shí)，內(nèi)部電源電路12a、12b則成為供給電源電壓的狀態(tài)。在這里，存儲器選擇輸入信號TESTIN是與各存儲器11a～11d對應(yīng)的單個(gè)的信號，而停止供給電源指令信號TESTVPPCNT是存儲器11a～11d共同的信號。而且，存儲器11a～11d具備模式寄存器15a～15d。模式寄存器15a～15d，分別包含將存儲器選擇輸入信號TESTIN和停止供給電源指令信號TESTVPPCNT的邏輯積作為信號TESTVPP輸出的AND電路16a～16d。另外，由模式寄存器15a～15d輸出的信號TESTVPP，向存儲器11a～11d的外部輸出。存儲器選擇輸入信號TESTIN及停止供給電源指令信號TESTVPPCNT，例如采用由外部焊盤墊14以外的未圖示的外部焊盤墊等輸入的結(jié)構(gòu)。內(nèi)部電源電路12a、12b的輸出被外部焊盤墊14監(jiān)視時(shí)，停止供給電源指令信號TESTVPPCNT成為L電平；電源電壓被外部焊盤墊14外加給存儲器11a～11d時(shí)，停止供給電源指令信號TESTVPPCNT成為H電平。另外，存儲器11a～11d，各自在因存儲器選擇輸入信號TESTIN的作用下處于測試狀態(tài)時(shí)則工作，否則被設(shè)為待機(jī)狀態(tài)。此外，存儲器11a～11d的種類是動(dòng)態(tài)隨機(jī)存取存儲器。
內(nèi)部電源電路12a、12b，根據(jù)共同的電源控制信號TESTVPPCNT，控制是否向存儲器11a～11d供給共同的電源電壓VPP。例如電源控制信號TESTVPPCNT成為L電平時(shí)，向存儲器11a～11d供給共同的電源電壓VPP；電源控制信號TESTVPPCNT成為H電平時(shí)，使輸出成為高阻抗?fàn)顟B(tài)。另外，內(nèi)部電源電路12a、12b，可以修整輸出電壓的電壓。
采用上述結(jié)構(gòu)的存儲器11a～11d及內(nèi)部電源電路12a、12b，被共同電源布線17互相連接。
OR電路13將各存儲器11a～11d輸出的旨在控制內(nèi)部電源電路12a、12b的信號TESTVPP的邏輯和，作為電源控制信號TESTVPPCNT輸出。電源控制信號TESTVPPCNT，則被作為共同的控制信號輸入內(nèi)部電源電路12a、12b。
未圖示的邏輯電路塊，在外部焊盤墊14以外的外部焊盤墊直接輸入的電源電壓的作用下動(dòng)作。例如采用使由內(nèi)部電源電路12a、12b向存儲器11a～11d供給的電源電壓VPP，成為和被邏輯電路塊供給的電源電壓相等的電壓或者比被邏輯電路塊供給的電源電壓高的電壓(被邏輯電路塊供給的電源電壓以上的電壓)的結(jié)構(gòu)。
下面，講述這種結(jié)構(gòu)的半導(dǎo)體集成電路裝置的動(dòng)作。
首先，講述在半導(dǎo)體集成電路裝置的檢查時(shí)(測試模式時(shí))，在存儲器選擇輸入信號TESTIN的作用下，只有存儲器11a成為測試狀態(tài)，內(nèi)部電源電路12a、12b的輸出被外部焊盤墊14監(jiān)視時(shí)的動(dòng)作。這時(shí)，因?yàn)橥Ｖ构┙o電源指令信號TESTVPPCNT是L電平，所以由存儲器11a的AND電路16a輸出的停止供給電源指令信號TESTVPPCNT和存儲器選擇輸入信號TESTIN的邏輯積、即信號TESTVPP成為L電平。而且，L電平的信號TESTVPP由模式寄存器15a輸出，向存儲器11a的外部輸出。另外，這時(shí)，由存儲器11b～11d輸出的信號TESTVPP也成為L電平。由存儲器11a～11d輸出的信號TESTVPP，被輸入OR電路13，在OR電路13的作用下，L電平的電源控制信號TESTVPPCNT被輸入內(nèi)部電源電路12a、12b的兩者。這樣，內(nèi)部電源電路12a、12b的兩者都成為供給電源電壓VPP的狀態(tài)(有效狀態(tài))，向存儲器11a～11d供給電源電壓VPP。而且，通過存儲器測試，共同電源布線17的電壓被與輸出電源電壓VPP的共同電源布線17連接的外部焊盤墊14監(jiān)視。此外，這時(shí)，內(nèi)部電源電路12a和內(nèi)部電源電路12b，采用分別單獨(dú)輸出電源電壓時(shí)的電源電壓相等的結(jié)構(gòu)，最為理想。但是由于工藝的離差等，使它們不同時(shí)，共同電源布線17的電壓就成為目標(biāo)電壓高的內(nèi)部電源電路輸出的電源電壓，目標(biāo)電壓低的內(nèi)部電源電路的輸出則成為高阻抗?fàn)顟B(tài)。
此外，在這里講述了只有存儲器11a成為測試狀態(tài)時(shí)的情況，但是存儲器11a～11d中的多個(gè)存儲器在存儲器選擇輸入信號TESTIN的作用下成為測試狀態(tài)時(shí)，也同樣能夠共同電源布線17的電壓。
在這里，作為將共同電源布線17的電壓調(diào)整成所需的電壓的方法，有對于內(nèi)部電源電路12a、12b的兩者進(jìn)行相同的電壓修整(trimming)，以便使被電壓監(jiān)視器獲得的電壓成為所需的電壓的方法。例如在共同電源布線17的電壓比所需的電壓低0.2V時(shí)，對于內(nèi)部電源電路12a、12b的兩者進(jìn)行使目標(biāo)電壓增大0.2V的電壓修整，從而能夠?qū)⒐餐娫床季€17的電壓調(diào)整成為所需的電壓。但是，這樣地對于內(nèi)部電源電路12a、12b的兩者進(jìn)行相同的電壓修整時(shí)，如果修整前由于工藝(process)的不一致性(離差)等，內(nèi)部電源電路12a、12b的目標(biāo)電壓不同，目標(biāo)電壓低的內(nèi)部電源電路的輸出為高阻抗?fàn)顟B(tài)，那么在修整后，目標(biāo)電壓低的內(nèi)部電源電路的輸出也成為高阻抗?fàn)顟B(tài)。
另外，作為調(diào)整內(nèi)部電源電路12a、12b中某一個(gè)的輸出電壓的方法，有在通過電壓修整等暫時(shí)降低不是調(diào)整對象的內(nèi)部電源電路的目標(biāo)電壓的狀態(tài)下，監(jiān)視共同電源布線17的電壓，對調(diào)整對象的內(nèi)部電源電路的輸出電壓進(jìn)行調(diào)整的方法。降低不是調(diào)整對象的內(nèi)部電源電路的目標(biāo)電壓后，其輸出就成為高阻抗?fàn)顟B(tài)。因此，共同電源布線17的電壓成為調(diào)整對象的內(nèi)部電源電路的輸出電壓。這樣，在該狀態(tài)下，能夠監(jiān)視共同電源布線17的電壓即調(diào)整對象的內(nèi)部電源電路的輸出電壓，從而能夠利用電壓修整等調(diào)整監(jiān)視對象的內(nèi)部電源電路的輸出電壓。進(jìn)而，切換監(jiān)視對象的內(nèi)部電源電路，進(jìn)行同樣的監(jiān)視及調(diào)整，從而能夠調(diào)整內(nèi)部電源電路12a、12b兩者的輸出電壓。
另外，若為了使內(nèi)部電源電路12a、12b兩者的輸出電壓成為互相相等的電壓而以上述方法一個(gè)一個(gè)地調(diào)整，電流因存儲器的動(dòng)作而消耗時(shí)，因2個(gè)(多個(gè))內(nèi)部電源電路12a、12b具有相同的電流供給特性，所以能夠與設(shè)計(jì)時(shí)想定的電壓變動(dòng)無關(guān)，可實(shí)現(xiàn)理想的電流供給。
接著，講述在半導(dǎo)體集成電路裝置的檢查時(shí)(測試模式時(shí))，在存儲器選擇輸入信號TESTIN的作用下，只有存儲器11a成為測試狀態(tài)，外部電壓被外部焊盤墊14外加給內(nèi)部電源電路12a、12b時(shí)的半導(dǎo)體集成電路裝置的動(dòng)作。這時(shí)，因?yàn)橥Ｖ构┙o電源指令信號TESTVPPCNT是H電平，所以由存儲器11a的AND電路16a輸出的停止供給電源指令信號TESTVPPCNT和存儲器選擇輸入信號TESTIN的邏輯積、即信號TESTVPP成為H電平。而且，H電平的信號TESTVPP由模式寄存器15a輸出，向存儲器11a的外部輸出。另外，這時(shí)，由存儲器11b～11d輸出的信號TESTVPP成為L電平。由存儲器11a～11d輸出的信號TESTVPP，被輸入OR電路13，在OR電路13的作用下，H電平的電源控制信號TESTVPPCNT被輸入內(nèi)部電源電路12a、12b的兩者。這樣，內(nèi)部電源電路12a、12b的兩者的輸出(電壓輸出端子)都成為高阻抗?fàn)顟B(tài)(內(nèi)部電源電路12a、12b成為非有效狀態(tài))。而且，規(guī)定的電壓被外部焊盤墊14外加給存儲器11a。這時(shí)，由于存儲器11b～11d成為待機(jī)狀態(tài)，所以不消耗電流，不發(fā)生檢查上的問題。
如上所述，在半導(dǎo)體集成電路裝置的檢查時(shí)，存儲器11a～11d的動(dòng)作，受存儲器選擇輸入信號TESTIN的控制，進(jìn)而，內(nèi)部電源電路12a、12b的動(dòng)作，受存儲器選擇輸入信號TESTIN和停止供給電源指令信號TESTVPPCNT的控制。所以，能夠很容易地由外部焊盤墊14監(jiān)視電源布線的電壓、調(diào)整(設(shè)定)及外加電壓。
此外，在這里講述了外部焊盤墊14只將電壓外加給存儲器11a的情況，但是按照存儲器選擇輸入信號TESTIN，使存儲器11a～11d中的多個(gè)存儲器成為測試狀態(tài)后，還能夠?qū)㈦妷和饧咏o多個(gè)存儲器。
這樣，采用本實(shí)施方式的半導(dǎo)體集成電路裝置后，一個(gè)外部焊盤墊14被多個(gè)內(nèi)部電源電路12a、12b共有，從而能夠削減監(jiān)視電源布線的電壓等時(shí)使用的外部焊盤墊。這樣，多個(gè)存儲器被系統(tǒng)LSI搭載時(shí)，也能防止為了維持驅(qū)動(dòng)能力而搭載許多內(nèi)部電源電路所引起的外部焊盤墊的數(shù)量的增大。
另外，在本實(shí)施方式的半導(dǎo)體集成電路裝置中，采用在TESTVPPCN成為H電平時(shí)，內(nèi)部電源電路12a、12b的輸出成為高阻抗的狀態(tài)的結(jié)構(gòu)，所以不需要考慮測試的情況而在共同電源布線17和各內(nèi)部電源電路12a、12b之間設(shè)置開關(guān)等電路。這樣，能夠使設(shè)計(jì)期間縮短設(shè)計(jì)開關(guān)等電路的那部分時(shí)間。
進(jìn)而，一個(gè)外部焊盤墊14被多個(gè)內(nèi)部電源電路12a、12b共有，這在削減存儲器動(dòng)作時(shí)消耗的電流很大的電路中的焊盤墊數(shù)量時(shí)，是特別有效的手段。就是說，由于在存儲器動(dòng)作時(shí)消耗的電流很大的電路中，一般具備很多的內(nèi)部電源電路，所以象本發(fā)明這樣，外部焊盤墊被共有時(shí)，與在每個(gè)內(nèi)部電源電路中都具備外部焊盤墊的情況相比，外部焊盤墊的數(shù)量大大減少。毫無疑問，多個(gè)內(nèi)部電源電路12a、12b，例如即使是發(fā)生和被同一個(gè)芯片混載的邏輯電路使用的電壓電平相同的電壓，或比存儲器動(dòng)作使用的所述電壓電平升壓的電壓的內(nèi)部電源電路時(shí)，也能夠通過外部焊盤墊的共有來削減外部焊盤墊。
此外，存儲器11a～11d的種類，不局限于動(dòng)態(tài)隨機(jī)存取存儲器，既可以是被LSI系統(tǒng)多個(gè)搭載的存儲器，也可以是其它種類的存儲器。
另外，在本實(shí)施方式中，采用了利用輸出存儲器選擇輸入信號TESTIN與停止供給電源指令信號TESTVPPCNTAND的邏輯積的AND電路16a～16d和輸出這些邏輯積的邏輯和的OR電路13，生成電源控制信號TESTVPPCN的結(jié)構(gòu)。但是生成電源控制信號TESTVPPCN的電路的結(jié)構(gòu)，并不局限于此。例如也可以如圖2所示，采用利用輸出各存儲器的存儲器選擇輸入信號TESTIN的邏輯和的OR電路18，及將該邏輯和即OR電路的輸出與停止供給電源指令信號TESTVPPCNT AND的邏輯積作為電源控制信號TESTVPPIN輸出的AND電路19，生成電源控制信號TESTVPPIN的結(jié)構(gòu)。
(第2實(shí)施方式)圖3是表示本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。如該圖所示，半導(dǎo)體集成電路裝置具備存儲器21a～21d(多個(gè)電路塊)、內(nèi)部電源電路22a、22b及外部焊盤墊14。另外，在存儲器21a～21d及內(nèi)部電源電路22a、22b的內(nèi)部，還具備模式寄存器25a～25d。另外，該半導(dǎo)體集成電路裝置還具備未圖示的邏輯電路塊。另外，該半導(dǎo)體集成電路裝置用一個(gè)芯片的系統(tǒng)LSI構(gòu)成。
與各存儲器21a～21d及內(nèi)部電源電路22a、22b對應(yīng)的單個(gè)的宏指令選擇輸入信號PCS1～PCS6，被輸入存儲器21a～21d及內(nèi)部電源電路22a、22b。另外，存儲器21a～21d及內(nèi)部電源電路22a、22b共同的測試輸入信號PTEST及測試時(shí)鐘脈沖信號PTCK，被輸入存儲器21a～21d及內(nèi)部電源電路22a、22b。
各存儲器21a～21d，在對應(yīng)的模式寄存器25a～25d生成(保持)的共同的模式設(shè)定控制信號M1～Mn下，被控制成測試狀態(tài)和待機(jī)狀態(tài)。此外，在本說明書中，雖然只談及這2個(gè)模式，但是存儲器21a～21d被模式設(shè)定控制信號M1～Mn控制后，也可以進(jìn)行多種模式的動(dòng)作。
另外，內(nèi)部電源電路22a、22b分別按照對應(yīng)的模式寄存器25e、25f生成(保持)的模式設(shè)定控制信號M1～Mn，控制是將內(nèi)部電源電壓VPP供給存儲器21a～21d，還是將輸出作為高阻抗?fàn)顟B(tài)。此外，在本說明書中，雖然只談及這2個(gè)模式，但是內(nèi)部電源電路22a、22b被模式設(shè)定控制信號M1～Mn控制后，也可以進(jìn)行多種模式的動(dòng)作。另外，內(nèi)部電源電路22a、22b還能夠進(jìn)行輸出電壓的電壓修整。
就是說，存儲器21a～21d及內(nèi)部電源電路22a、22b，分別以與模式設(shè)定控制信號M1～Mn對應(yīng)的模式動(dòng)作。
模式寄存器25a～25f，分別具有對于對應(yīng)的存儲器21a～21d或內(nèi)部電源電路22a、22b進(jìn)行模式設(shè)定的功能，具體的說，如圖4所示，具備多個(gè)D雙穩(wěn)態(tài)多諧振蕩器26及AND電路27。測試輸入信號PTEST、宏指令選擇輸入信號PCS1～PCS6及測試輸入時(shí)鐘脈沖信號PTCK輸入各模式寄存器25a～25f中。然后，各模式寄存器25a～25f根據(jù)輸入的這些信號，生成模式設(shè)定控制信號M1～Mn。各模式寄存器，在對應(yīng)的宏指令選擇輸入信號PCS1～PCS6成為H電平時(shí)，保持的模式設(shè)定控制信號M1～Mn就被更新成與測試輸入信號PTEST對應(yīng)的值。在被宏指令選擇輸入信號PCS1～PCS6選擇的所有的存儲器21a～21d及內(nèi)部電源電路22a、22b中，模式設(shè)定控制信號M1～Mn在存儲器21a～21d及內(nèi)部電源電路22a、22b中，被共同的測試輸入信號PTEST有效化。
這樣，功能不同的存儲器21a～21d及內(nèi)部電源電路22a、22b的模式，被具有共同功能的模式寄存器25a～25f設(shè)定。所以，測試時(shí)不會在選擇的電路塊和內(nèi)部電源電路中，被某個(gè)模式設(shè)定信號設(shè)定成不同的測試模式等而引起測試動(dòng)作不正常的問題。
采用使模式寄存器25a～25f成為相同的結(jié)構(gòu)后，能夠縮短模式寄存器的設(shè)計(jì)工時(shí)。可是，為了削減模式寄存器的電路面積等，也可以使用雖然具有相同的功能，但是電路結(jié)構(gòu)卻不同的模式寄存器。
宏指令選擇輸入信號PCS1～PCS6在選擇(特定)對應(yīng)的內(nèi)部電源電路22a、22b或存儲器21a～21d時(shí)，成為H電平(有效化狀態(tài))；在不選擇(特定)對應(yīng)的內(nèi)部電源電路22a、22b或存儲器21a～21d時(shí)，則成為L電平。
至此，講述了在采用以上結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，內(nèi)部電源電路22a供給(發(fā)生)的內(nèi)部電源電壓VPP的電平被監(jiān)視、被設(shè)定成所需的電壓電平時(shí)的電路動(dòng)作。
這時(shí)，表示使內(nèi)部電源電路22a、22b中的某一個(gè)成為非有效化狀態(tài)的模式、即使內(nèi)部電源電路22a、22b中的某一個(gè)向存儲器21a～21d的輸出成為高阻抗?fàn)顟B(tài)的模式的測試輸入信號PTEST，與測試輸入時(shí)鐘脈沖信號PTCK同步，每次一比特地串行輸入各模式寄存器25a～25f中。另外，與此同時(shí)，由于宏指令選擇輸入信號PCS5成為H電平，所以在模式寄存器25e中，宏指令選擇輸入信號PCSK被作為時(shí)鐘脈沖信號，輸入D雙穩(wěn)態(tài)多諧振蕩器26。這樣，經(jīng)過規(guī)定的時(shí)鐘脈沖周期的時(shí)間后，測試輸入信號PTEST的信號值，就被作為模式設(shè)定控制信號M1～Mn，并行輸出。與該模式設(shè)定控制信號M1～Mn對應(yīng)，由內(nèi)部電源電路22a向存儲器21a～21d的輸出成為高阻抗?fàn)顟B(tài)。在該狀態(tài)下，由于內(nèi)部電源電路22b生成的內(nèi)部電源電壓VPP被外部焊盤墊14輸出，所以通過監(jiān)視該內(nèi)部電源電壓VPP的電平，能夠設(shè)定成所需的電壓電平。
這樣，多個(gè)內(nèi)部電源電路分別具備模式寄存器，各個(gè)內(nèi)部電源電路的模式，被旨在特定內(nèi)部電源電路的宏指令選擇輸入信號和與多個(gè)的各內(nèi)部電源電路共同連接的測試輸入信號單獨(dú)控制。這樣，在可以獲得削減焊盤墊數(shù)量的效果的同時(shí)，還特別在由于工藝的離差等原因，各內(nèi)部電源電路生成不同的內(nèi)部電源電壓VPP時(shí)，根據(jù)測試輸入信號設(shè)定模式，從而能夠?qū)⑺械膬?nèi)部電源電路生成的內(nèi)部電源電壓VPP設(shè)定成所需的相同的電壓。這樣，例如能夠在通常動(dòng)作時(shí)，與工藝的離差等離差要因無關(guān)，將旨在使存儲器21a～21d動(dòng)作而由內(nèi)部電源電路22a及內(nèi)部電源電路22b生成的內(nèi)部電源電壓VPP的電壓電平，設(shè)定成相同。這樣，能夠按照設(shè)計(jì)值產(chǎn)生供給的內(nèi)部電源電壓，能夠制造可靠性高的LSI。
另外，在系統(tǒng)LSI內(nèi)，由于能夠通過只連接布線的很容易的設(shè)計(jì)，設(shè)計(jì)與內(nèi)部電源電路有關(guān)的測試用電路，所以能夠大幅度減少測試用電路的設(shè)計(jì)工時(shí)。
另外，在本實(shí)施方式的半導(dǎo)體集成電路裝置中，測試時(shí)，供給內(nèi)部電源電壓VPP的內(nèi)部電源電路的數(shù)量，被按照根據(jù)測試輸入信號設(shè)定的測試模式變更。所以，根據(jù)測試輸入信號變更供給內(nèi)部電源電壓VPP的內(nèi)部電源電路的數(shù)量后，能夠很容易地評價(jià)與動(dòng)作的存儲器21a～21d的數(shù)量對應(yīng)的必要的內(nèi)部電源電路的數(shù)量。這樣，能夠使用實(shí)際的器件，決定最佳的內(nèi)部電源電路的數(shù)量。
另外，即使在測試內(nèi)部電源電路22a、22b的模式等不需要使存儲器21a～21d成為測試模式的模式等中，某個(gè)模式設(shè)定控制信號被有效化等時(shí)，存儲器21a～21d也不會被模式設(shè)定控制信號設(shè)定模式。
另外，在測試模式時(shí)，存儲器21a～21d和內(nèi)部電源電路22a、22b中的一個(gè)或多個(gè)，被宏指令選擇輸入信號PCS1～PCS6選擇。就是說，宏指令選擇輸入信號PCS1～PCS6中成為H電平的，既可以是一個(gè)，也可以是多個(gè)宏指令選擇輸入信號的任何組合。
這樣，由于作為系統(tǒng)LSI中的電路宏指令，能夠任意地選擇存儲器21a～21d和內(nèi)部電源電路22a、22b中的一部分，所以能夠很容易地評價(jià)成為測試模式的存儲器21a～21d的數(shù)量和供給內(nèi)部電源電壓VPP的內(nèi)部電源電路22a、22b的數(shù)量的關(guān)系。
另外，內(nèi)部電源電路22a、22b分別具有修整供給的內(nèi)部電源電壓VPP的電平的功能。這樣，在內(nèi)部電源電路22a、22b中設(shè)定為了以設(shè)定成共同的電壓電平的內(nèi)部電源電壓VPP進(jìn)行通常動(dòng)作，而由熔絲(fuse)等進(jìn)行修整的功能后，能夠制造出消除了工藝離差等的離差要因的影響的LSI。
(第3實(shí)施方式)圖5是表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。如該圖所示，本實(shí)施方式的半導(dǎo)體集成電路裝置，在具備模式寄存器31(內(nèi)部電源電路用模式寄存器)，取代內(nèi)部電源電路22a、22b而具備內(nèi)部電源電路32a、32b這一點(diǎn)上，和第2實(shí)施方式的半導(dǎo)體集成電路裝置不同。另外，該半導(dǎo)體集成電路裝置和第2實(shí)施方式的半導(dǎo)體集成電路裝置一樣，還具備未圖示的邏輯電路塊。用一個(gè)芯片的系統(tǒng)LSI構(gòu)成。
模式寄存器31和模式寄存器25a～25d(電路塊用模式寄存器)同樣，具有圖4所示的電路結(jié)構(gòu)?？墒牵Ｊ郊拇嫫?1在其AND電路27的宏指令選擇輸入信號用的輸入端子的電壓被固定成H電平的這一點(diǎn)上，和模式寄存器25a～25d不同。模式寄存器31按照模式設(shè)定控制信號M1～Mn，輸出內(nèi)部電源電路控制信號PVPPCNT。內(nèi)部電源電路控制信號PVPPCNT，在將內(nèi)部電源電路32a、32b作為高阻抗?fàn)顟B(tài)時(shí)成為H電平(被有效化)，否則就成為L電平。
另外，內(nèi)部電源電路32a、32b分別在對應(yīng)的宏指令選擇輸入信號PCS5、PCS6成為H電平時(shí)，以與被模式寄存器31保持的模式設(shè)定控制信號M1～Mn對應(yīng)的模式動(dòng)作。作為具體的結(jié)構(gòu)，內(nèi)部電源電路32a、32b在內(nèi)部具備控制電路35a、35b?？刂齐娐?5a、35b分別具備將與模式寄存器31輸出的內(nèi)部電源電路控制信號PVPPCNT對應(yīng)的宏指令選擇輸入信號PCS5、PCS6的邏輯積作為信號PVPP輸出的AND電路。內(nèi)部電源電路32a、32b，在對應(yīng)的控制電路35a、35b的AND電路輸出的信號PVPP成為H電平時(shí)，使輸出成為高阻抗?fàn)顟B(tài)；而在L電平時(shí)向存儲器21a～21d供給內(nèi)部電源電壓VPP。
至此，講述了在以上結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，監(jiān)視內(nèi)部電源電路32b供給(發(fā)生)的內(nèi)部電源電壓VPP的電平，設(shè)定成所需的電壓電平時(shí)的電路動(dòng)作。
這時(shí)，表示使內(nèi)部電源電路32a、32b中的某一個(gè)成為非有效狀態(tài)的模式、也就是使由內(nèi)部電源電路32a、32b中的某一個(gè)向存儲器21a～21d輸出成為高阻抗?fàn)顟B(tài)的模式的測試輸入信號PTEST，與測試輸入時(shí)鐘脈沖信號PTCK同步，串行輸入模式寄存器25a～25d、31。該測試輸入信號PTEST被輸入模式寄存器31后，在模式寄存器31中，旨在使內(nèi)部電源電路32a、32b成為高阻抗?fàn)顟B(tài)的內(nèi)部電源電路控制信號PVPPCNT就成為H電平。另外，與此同時(shí)，因?yàn)楹曛噶钸x擇輸入信號PCS5成為H電平，所以控制電路35a的AND電路輸出的信號PVPP成為H電平。這樣，內(nèi)部電源電路32a的輸出就成為高阻抗?fàn)顟B(tài)。在該狀態(tài)下，由于內(nèi)部電源電路32b生成的內(nèi)部電源電壓VPP被外部焊盤墊14輸出，所以能夠通過監(jiān)視該內(nèi)部電源電壓VPP的電平，設(shè)定成所需的電壓電平。這樣，由于為了控制多個(gè)內(nèi)部電源電路32a、32b，而共同使用一個(gè)模式寄存器31，所以能夠削減模式寄存器的面積，能夠削減系統(tǒng)LSI的面積。
此外，進(jìn)而還可以使與存儲器21a～21d對應(yīng)的模式寄存器25a～25d和模式寄存器31共同化成一個(gè)。這時(shí)，鑒于模式寄存器的區(qū)域及配置使來自模式寄存器的輸出信號等通過的布線的區(qū)域的削減效果，可以進(jìn)行面積削減優(yōu)先的設(shè)計(jì)。
(第4實(shí)施方式)圖6是表示本發(fā)明的第4實(shí)施方式涉及的半導(dǎo)體集成電路裝置的主要結(jié)構(gòu)的方框圖。如該圖所示，本實(shí)施方式的半導(dǎo)體集成電路裝置，在取代內(nèi)部電源電路22a、22b而具備內(nèi)部電源電路42a、42b這一點(diǎn)上，和第2實(shí)施方式的半導(dǎo)體集成電路裝置不同。另外，該半導(dǎo)體集成電路裝置和第2實(shí)施方式的半導(dǎo)體集成電路裝置一樣，還具備未圖示的邏輯電路塊。
內(nèi)部電源電路42a、42b，具備模式寄存器控制電路45a、45b。
模式寄存器控制電路45a、45b，如圖7所示，分別具備模式寄存器46和控制電路48。模式寄存器46具備多個(gè)D雙穩(wěn)態(tài)多諧振蕩器47?？刂齐娐?8具備AND電路，輸出電路控制信號。
內(nèi)部電源電路42a、42b，分別在對應(yīng)的模式寄存器控制電路45a、45b輸出的電路控制信號為H電平時(shí)，使輸出成為高阻抗?fàn)顟B(tài)(Hi-Z狀態(tài))；在對電路控制信號為L電平時(shí)，將內(nèi)部電源電壓VPP供給存儲器21a～21d。
至此，講述了在以上結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，監(jiān)視內(nèi)部電源電路42b供給(發(fā)生)的內(nèi)部電源電壓VPP的電平，設(shè)定成所需的電壓電平時(shí)的電路動(dòng)作。
這時(shí)，表示使內(nèi)部電源電路42a、42b中的某一個(gè)成為非有效狀態(tài)的模式、即使由內(nèi)部電源電路42a、42b中的某一個(gè)向存儲器21a～21d的輸出成為高阻抗?fàn)顟B(tài)的模式的測試輸入信號PTEST，表示是否選擇內(nèi)部電源電路42a的宏指令選擇輸入信號PCS5及表示是否選擇內(nèi)部電源電路42b的宏指令選擇輸入信號PCS6，作為一系列的串行信號，與測試輸入時(shí)鐘脈沖信號PTCK同步，1比特1比特地輸入模式寄存器45a、45b。這時(shí)，宏指令選擇輸入信號PCS5成為H電平。所以，在這些輸入信號的作用下，模式寄存器控制電路45a、45b輸出的模式設(shè)定控制信號Mn和宏指令選擇輸出信號PCSP1成為H電平。因此，在內(nèi)部電源電路42a中，電路控制信號成為H電平(有效化狀態(tài))，內(nèi)部電源電路42a的輸出就成為高阻抗?fàn)顟B(tài)。另一方面，在模式寄存器45b內(nèi)，由于L電平的宏指令選擇輸出信號PCSP2輸入控制電路48，所以內(nèi)部電源電路42b不僅輸出所述測試模式，還輸出內(nèi)部電源電壓VPP。這樣，內(nèi)部電源電路42a、42b在分別對應(yīng)的模式寄存器46保持的宏指令選擇輸出信號PCSP1、PCSP2(選擇信號)表示選擇該內(nèi)部電源電路42a、42b時(shí)，以與該模式寄存器46保持的模式設(shè)定控制信號對應(yīng)的模式動(dòng)作。
這樣，在本實(shí)施方式的半導(dǎo)體集成電路裝置中，由于選擇內(nèi)部電源電路42a、42b的宏指令選擇輸入信號，作為和測試輸入信號連續(xù)的串行信號輸入，所以不需要設(shè)置宏指令選擇輸入信號用的布線。這樣，由于和內(nèi)部電源電路連接的布線數(shù)量減少，所以測試用電路的設(shè)計(jì)變得更加容易，能夠削減LSI的面積。
另外，選擇內(nèi)部電源電路42a、42b的宏指令選擇輸入信號PCS5、PCS6，用和測試信號PTEST相同的路徑，輸入內(nèi)部電源電路42a、42b，內(nèi)部電源電路42a、42b分別用單獨(dú)的信號路徑，輸出宏指令選擇輸出信號PCSP1、PCSP2。而且，只將由該內(nèi)部電源電路42a、42b輸出的宏指令選擇輸出信號PCSP1、PCSP2中選擇該內(nèi)部電源電路42a、42b的那一個(gè)輸入，輸入控制電路48內(nèi)的AND電路。
這樣，包含模式寄存器控制電路45a、45b的2個(gè)內(nèi)部電源電路42a、42b，都保持宏指令選擇輸入信號PCS5、PCS6的兩者，成為具有彼此相同的電路結(jié)構(gòu)的電路塊(宏指令)。這樣，作為系統(tǒng)LSI的測試用電路的設(shè)計(jì)，由于設(shè)計(jì)一種內(nèi)部電源電路，將必要的布線與內(nèi)部電源電路42a、42b的外部端子連接即可，所以能夠削減內(nèi)部電源電路42a、42b的設(shè)計(jì)工時(shí)。另外，因?yàn)椴恍枰獙⒑曛噶钸x擇輸入信號PCS5、PCS6用的信號線繞到芯片內(nèi)，所以能夠削減布線面積。
綜上所述，在所述第1～4實(shí)施方式中，講述了為內(nèi)部電源電路2個(gè)、存儲器為4個(gè)的例子。但是內(nèi)部電源電路及存儲器無論有多少個(gè)，都能夠被一個(gè)外部焊盤墊監(jiān)視電壓及外加電壓。這樣，能夠很容易地按照系統(tǒng)LSI搭載的存儲器的個(gè)數(shù)，變更內(nèi)部電源電路的個(gè)數(shù)。
另外，在多個(gè)內(nèi)部電源電路不是向多個(gè)存儲器而是向多個(gè)邏輯電路塊供給電源電壓的結(jié)構(gòu)中，也能夠應(yīng)用本發(fā)明。例如即使取代存儲器11a～11d，由內(nèi)部電源電路12a、12b向4個(gè)邏輯電路塊供給電源電壓，也能夠獲得削減焊盤墊的效果。就是說，為了獲得本發(fā)明的效果，也可以采用由多個(gè)內(nèi)部電源電路向多個(gè)邏輯電路塊供給共同的電源電壓的結(jié)構(gòu)。
本發(fā)明涉及的半導(dǎo)體集成電路裝置，具有能夠削減具備多個(gè)內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置的焊盤墊數(shù)量的效果，例如作為數(shù)字家電產(chǎn)品搭載的、動(dòng)態(tài)隨機(jī)存取存儲器等搭載的半導(dǎo)體集成電路裝置，大有用處。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，所述半導(dǎo)體集成電路裝置，具備共同電源布線，該共同電源布線將所述多個(gè)電路塊與所述多個(gè)內(nèi)部電源電路相互連接，和外部焊盤墊，該外部焊盤墊與所述共同電源布線連接；所述各內(nèi)部電源電路，采用按照規(guī)定的電源控制信號，控制是否供給所述電源電壓的結(jié)構(gòu)。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于根據(jù)所述電源控制信號進(jìn)行的控制，在所述多個(gè)電路塊中的至少一個(gè)是測試模式時(shí)進(jìn)行。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征在于進(jìn)而具備多個(gè)AND電路，這些AND電路與所述各電路塊分別對應(yīng)地設(shè)置，并分別輸出在使所述電路塊成為所述測試模式時(shí)成為H電平的電路塊測試控制信號、與在指令停止供給所述電源電壓時(shí)成為H電平的電源供給停止指令信號的邏輯積；和OR電路，該OR電路將所述各AND電路輸出的邏輯積之邏輯和，作為所述電源控制信號輸出。
4.如權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征在于進(jìn)而具備OR電路，該OR電路輸出分別使所述各電路塊成為所述測試模式時(shí)成為H電平的多個(gè)電路塊測試控制信號的邏輯和；和AND電路，該AND電路將所述邏輯和與指令停止供給所述電源電壓的停止電源供給指令信號之邏輯積，作為所述電源控制信號輸出。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述內(nèi)部電源電路，采用不供給所述電源電壓時(shí)，使輸出成為高阻抗?fàn)顟B(tài)的結(jié)構(gòu)。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述各電路塊，是存儲器，而且，在同一芯片上，在所述存儲器之外另設(shè)有邏輯電路塊；由所述內(nèi)部電源電路供給所述存儲器的共同的電源電壓，是供給所述邏輯電路塊的電源電壓以上的電壓。
7.一種半導(dǎo)體集成電路裝置，是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，所述半導(dǎo)體集成電路裝置，具備共同電源布線，該共同電源布線將所述多個(gè)電路塊與所述多個(gè)內(nèi)部電源電路相互連接，外部焊盤墊，該外部焊盤墊與所述共同電源布線連接，和多個(gè)模式寄存器，這些模式寄存器與所述各電路塊及所述各內(nèi)部電源電路分別對應(yīng)設(shè)置，并分別保持模式設(shè)定控制信號；所述多個(gè)模式寄存器，分別在輸入表示對對應(yīng)的電路塊或內(nèi)部電源電路進(jìn)行選擇的宏指令選擇輸入信號時(shí)，將保持的模式設(shè)定控制信號更新成與共同的測試輸入信號對應(yīng)的值；所述多個(gè)電路塊及所述多個(gè)內(nèi)部電源電路，分別以與對應(yīng)的所述模式寄存器中保持的模式設(shè)定控制信號對應(yīng)的模式進(jìn)行動(dòng)作。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于測試模式時(shí)，根據(jù)所述宏指令選擇輸入信號，選擇所述多個(gè)內(nèi)部電源電路和所述多個(gè)電路塊中的一個(gè)或多個(gè)。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其特征在于所述多個(gè)內(nèi)部電源電路，分別具有修整供給的電源電壓的電平的功能。
10.一種半導(dǎo)體集成電路裝置，是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，所述半導(dǎo)體集成電路裝置，具備共同電源布線，該共同電源布線將所述多個(gè)電路塊與所述多個(gè)內(nèi)部電源電路相互連接，外部焊盤墊，該外部焊盤墊與所述共同電源布線連接，多個(gè)電路塊用模式寄存器，這些電路塊用模式寄存器分別與所述各電路塊對應(yīng)設(shè)置，并保持模式設(shè)定控制信號，和內(nèi)部電源電路用模式寄存器，該內(nèi)部電源電路用模式寄存器被所述多個(gè)內(nèi)部電源電路共有，并保持模式設(shè)定控制信號；所述多個(gè)電路塊用模式寄存器，分別在輸入表示對對應(yīng)的電路塊進(jìn)行選擇的宏指令選擇輸入信號時(shí)，將保持的模式設(shè)定控制信號更新成與共同的測試輸入信號對應(yīng)的值；所述多個(gè)電路塊，分別以與對應(yīng)的所述電路塊用模式寄存器中保持的模式設(shè)定控制信號對應(yīng)的模式進(jìn)行動(dòng)作；所述多個(gè)內(nèi)部電源電路，分別在輸入表示對該內(nèi)部電源電路進(jìn)行選擇的宏指令選擇輸入信號時(shí)，以與被所述內(nèi)部電源電路用模式寄存器保持的模式設(shè)定控制信號對應(yīng)的模式進(jìn)行動(dòng)作。
11.一種半導(dǎo)體集成電路裝置，是在同一個(gè)芯片上具備多個(gè)電路塊和向所述多個(gè)電路塊供給共同的電源電壓的多個(gè)內(nèi)部電源電路的半導(dǎo)體集成電路裝置，所述半導(dǎo)體集成電路裝置，具備共同電源布線，該共同電源布線將所述多個(gè)電路塊與所述多個(gè)內(nèi)部電源電路相互連接，外部焊盤墊，該外部焊盤墊與所述共同電源布線連接，和多個(gè)模式寄存器，這些模式寄存器與所述各內(nèi)部電源電路分別對應(yīng)設(shè)置，并分別保持模式設(shè)定控制信號和表示是否選擇該內(nèi)部電源電路的選擇信號；所述多個(gè)內(nèi)部電源電路，分別在對應(yīng)的所述模式寄存器中保持的選擇信號表示選擇該內(nèi)部電源電路時(shí)，以與對應(yīng)的所述模式寄存器中保持的模式設(shè)定控制信號對應(yīng)的模式進(jìn)行動(dòng)作。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于所述多個(gè)模式寄存器，分別在保持表示是否選擇與該模式寄存器對應(yīng)的所述內(nèi)部電源電路的選擇信號的基礎(chǔ)上，還保持表示是否選擇所述多個(gè)內(nèi)部電源電路中與該模式寄存器對應(yīng)的所述內(nèi)部電源電路以外的各內(nèi)部電源電路的選擇信號。
全文摘要
半導(dǎo)體集成電路裝置，在同一個(gè)芯片上，具備多個(gè)存儲器(11a～11d)，向存儲器(11a～11d)供給共同的電源電壓的多個(gè)內(nèi)部電源電路(12a、12b)，將存儲器(11a～11d)和所述多個(gè)內(nèi)部電源電路(12a、12b)互相連接的共同電源布線(17)和外部焊盤墊(14)。內(nèi)部電源電路(12a、12b)，根據(jù)電源控制信號TESTVPPIN，控制是否供給電源電壓。由外部焊盤墊(14)監(jiān)視共同電源布線(17)的電壓及向共同電源布線(17)外加電壓。削減具備多個(gè)內(nèi)部電源發(fā)生電路的半導(dǎo)體集成電路裝置的焊盤墊數(shù)量。
文檔編號G11C29/02GK101064187SQ20071010267
公開日2007年10月31日 申請日期2007年4月27日 優(yōu)先權(quán)日2006年4月27日
發(fā)明者黑田直喜 申請人:松下電器產(chǎn)業(yè)株式會社