專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置及讀出方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，其具有分別在行方向和列方向排列多個(gè)包括利用電阻的變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元的存儲(chǔ)單元陣列，更詳細(xì)一點(diǎn)說，涉及防止和抑制存儲(chǔ)數(shù)據(jù)的質(zhì)量伴隨存儲(chǔ)單元陣列的讀出工作而變差的技術(shù)。
背景技術(shù)：
近年來，作為替代閃速存儲(chǔ)器的可高速工作的下一代非易失性隨機(jī)存取存儲(chǔ)器(NVRAMNonvolatile Random Access Memory)，提出了FeRAM(Ferroelectric RAM鐵電RAM)、MRAM(Magnetic RAM磁阻RAM)和OUM(Ovonic Unified Memory相變存儲(chǔ)器)等各種器件結(jié)構(gòu)，在高性能、高可靠性、低成本和工藝匹配性方面，展開了激烈的開發(fā)競爭。
此外，對于這些先有技術(shù)，美國休斯頓大學(xué)的Shangquing Liu和Alex Ignatiev等公開了通過對具有巨磁電阻效應(yīng)的鈣鈦礦材料加脈沖電壓使電阻可逆變化的方法(參照美國專利第6204139號(hào)說明書、特開2002-8369號(hào)公報(bào)、Liu，S.Q等，“Electric-pulse-inducedreversible Resistance change effect in magnetoresistivefilms”，Applied Physics Letter，Vol.76，pp.2749-2751，2000年)。這是使用具有巨磁電阻效應(yīng)的鈣鈦礦材料、不加磁場在室溫下就能出現(xiàn)幾個(gè)數(shù)量級(jí)的電阻變化的劃時(shí)代的重大發(fā)現(xiàn)。使用了利用該現(xiàn)象的可變電阻元件的電阻性非易失性存儲(chǔ)器RRAM(Resistance RandomAccess Memory電阻隨機(jī)存取存儲(chǔ)器)具有下述優(yōu)異特征與MRAM不同，因不需要加磁場，故功耗極低、容易實(shí)現(xiàn)微細(xì)化和高集成化，電阻變化的動(dòng)態(tài)范圍與MRAM相比格外寬、可多值存儲(chǔ)。實(shí)際器件的基本結(jié)構(gòu)特別簡單，是在與基板垂直的方向上按順序?qū)盈B下部電極材料、鈣鈦礦型金屬氧化物和上部電極材料的結(jié)構(gòu)。再有，在美國專利第6204139號(hào)說明書中例示的元件結(jié)構(gòu)中，下部電極材料由在鑭鋁氧化物L(fēng)aAlO3(LAO)的單結(jié)晶基板上沉淀的釔鋇銅氧化物YBa2Cu3O7(YBCO)膜形成，鈣鈦礦型金屬氧化物由結(jié)晶性的鐠鈣錳氧化物Pr1-xCaxMnO3(PCMO)膜形成，上部電極材料由利用濺射沉淀的Ag膜形成。該存儲(chǔ)元件的工作原理是在上部和下部電極之間加正、負(fù)51V的電壓脈沖，可以使電阻可逆變化。這意味著通過讀出該電阻可逆變化工作(以下，適當(dāng)稱作“開關(guān)工作”)中的電阻值，可以實(shí)現(xiàn)新型的非易失性半導(dǎo)體存儲(chǔ)裝置。
具有由上述PCMO膜等構(gòu)成的可變電阻元件，呈矩陣狀分別在行方向和列方向排列多個(gè)利用可變電阻元件的電阻變化來存儲(chǔ)信息的存儲(chǔ)單元而形成存儲(chǔ)單元陣列，在該存儲(chǔ)單元陣列的周邊配置控制對存儲(chǔ)單元陣列的各存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入、擦除和讀出的電路，由此，可以構(gòu)成非易失性半導(dǎo)體存儲(chǔ)裝置。
作為具有該可變電阻元件的存儲(chǔ)單元的構(gòu)成，有各存儲(chǔ)單元由把可變電阻元件和選擇晶體管串聯(lián)連接的串聯(lián)電路構(gòu)成的情況和只由可變電阻元件構(gòu)成的情況等。將前者構(gòu)成的存儲(chǔ)單元稱作1T/1R存儲(chǔ)單元，將后者構(gòu)成的存儲(chǔ)單元稱作1R型存儲(chǔ)單元。
使用


由1T/1R型存儲(chǔ)單元形成存儲(chǔ)單元陣列再構(gòu)成大容量的非易失性半導(dǎo)體存儲(chǔ)裝置時(shí)的構(gòu)成例。
圖1是1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的一構(gòu)成例的示意圖，提出了和本申請人的專利申請(特愿2003-168223)同樣的存儲(chǔ)單元陣列的構(gòu)成。在該存儲(chǔ)單元陣列的構(gòu)成中，存儲(chǔ)單元陣列1的構(gòu)成是在沿列方向延伸的m根位線(BL1～BLm)和沿行方向延伸的n根字線(WL1～WLn)的交點(diǎn)上配置m×n個(gè)存儲(chǔ)單元2。此外，與字線平行配置n根源極線(SL1～SLn)。各存儲(chǔ)單元使可變電阻元件3的上部電極和選擇晶體管4的漏極連接，使位線與可變電阻元件3的下部電極連接，使字線與選擇晶體管4的柵極連接，使源極線與選擇晶體管4的源極連接。再有，也可以使可變電阻元件3的下部電極和選擇晶體管4的漏極連接，位線和可變電阻元件3的上部電極連接，使可變電阻元件3的上部電極和下部電極的關(guān)系倒過來。
這樣，通過由選擇晶體管4和可變電阻元件3的串聯(lián)電路來構(gòu)成存儲(chǔ)單元2，使根據(jù)位線的電位選擇的存儲(chǔ)單元2的選擇晶體管4變成導(dǎo)通狀態(tài)，進(jìn)而，有選擇地只對根據(jù)位線的電位選擇的存儲(chǔ)單元2的可變電阻元件3施加寫入或擦除電壓，可以使可變電阻元件3的電阻值變化。
圖2示出具有1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列1的非易失性半導(dǎo)體存儲(chǔ)裝置的一構(gòu)成例。與從地址線8向控制電路10輸入的地址輸入對應(yīng)的存儲(chǔ)單元陣列1內(nèi)的特定存儲(chǔ)單元被位線譯碼器5、源極線譯碼器6和字線譯碼器7選出后，執(zhí)行數(shù)據(jù)的寫入、擦除和讀出的各個(gè)工作，向被選擇的存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)且將其讀出來。與外部裝置(未圖示)之間的數(shù)據(jù)輸入輸出經(jīng)數(shù)據(jù)線9進(jìn)行。
字線譯碼器7選擇與向地址線8輸入的信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的字線，位線譯碼器5選擇與向地址線8輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的位線，進(jìn)而，源極線譯碼器6選擇與向地址線8輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的源極線。控制電路10進(jìn)行存儲(chǔ)單元陣列1的寫入、擦除和讀出的各個(gè)工作的控制?？刂齐娐?0根據(jù)從地址線8輸入的地址信號(hào)、從數(shù)據(jù)線9輸入的數(shù)據(jù)輸入(寫入時(shí))、從控制信號(hào)線11輸入的控制輸入信號(hào)，控制字線譯碼器7、位線譯碼器5、源極線譯碼器6、電壓開關(guān)電路12以及存儲(chǔ)單元陣列1的讀出、寫入和擦除工作。在圖2所示的例子中，控制電路10具有一般的地址緩沖電路、數(shù)據(jù)輸入輸出緩沖電路、控制輸入緩沖電路(未圖示)的功能。
電壓開關(guān)電路12與工作模式對應(yīng)切換在存儲(chǔ)單元陣列1的讀出、寫入和擦除時(shí)所需的字線、位線和源極線的各電壓，并向存儲(chǔ)單元陣列1供給。這里，Vcc是非易失性半導(dǎo)體存儲(chǔ)裝置的電源電壓，Vss是接地電壓，Vpp是寫入或擦除用電壓，V1是讀出電壓。此外，從存儲(chǔ)單元陣列1經(jīng)位線譯碼器5和讀出電路13執(zhí)行數(shù)據(jù)的讀出。讀出電路13判斷數(shù)據(jù)的狀態(tài)，并將其結(jié)果傳送給控制電路10，并向數(shù)據(jù)線9輸出。
其次，使用

由1R型存儲(chǔ)單元形成存儲(chǔ)單元陣列再構(gòu)成大容量非易失性半導(dǎo)體存儲(chǔ)裝置的情況下的構(gòu)成例。如圖3所示，存儲(chǔ)單元14由可變電阻元件3的單體構(gòu)成，而不由選擇晶體管和可變電阻元件的串聯(lián)電路構(gòu)成，使該1R型存儲(chǔ)單元14呈矩陣狀排列而構(gòu)成存儲(chǔ)單元陣列15，例如，和下述的專利文獻(xiàn)2公開的構(gòu)成一樣。具體地說，存儲(chǔ)單元陣列15構(gòu)成為在沿列方向延伸的m根位線(BL1～BLm)和沿行方向延伸的n根字線(WL1～WLn)的交點(diǎn)上配置m×n個(gè)存儲(chǔ)單元14。各存儲(chǔ)單元14使字線與可變電阻元件3的上部電極連接，使位線與可變電阻元件3的下部電極連接。再有，也可以使字線與可變電阻元件3的下部電極連接，位線與可變電阻元件3的上部電極連接，使可變電阻元件3的上部電極和下部電極的關(guān)系倒過來。
在由1T/1R型存儲(chǔ)單元2構(gòu)成的存儲(chǔ)單元陣列1(參照圖1和圖2)中，當(dāng)選擇作為數(shù)據(jù)的讀出、寫入和擦除的對象的存儲(chǔ)單元時(shí)，分別向選擇字線和選擇位線施加規(guī)定的偏置電壓，只使包含在與選擇字線和選擇位線雙方連接的選擇存儲(chǔ)單元中的選擇晶體管處于導(dǎo)通狀態(tài)，由此，可以只使選擇存儲(chǔ)單元中包含的可變電阻元件流過讀出電流。另一方面，在由1R型存儲(chǔ)單元14構(gòu)成的存儲(chǔ)單元陣列15中，當(dāng)選擇作為數(shù)據(jù)的讀出對象的存儲(chǔ)單元時(shí)，因?qū)团c讀出對象存儲(chǔ)單元公共的字線、位線連接的選擇存儲(chǔ)單元也施加同樣的偏置電壓，故讀出對象存儲(chǔ)單元之外的存儲(chǔ)單元也流過讀出電流。通過列選擇或行選擇，可以將以行為單位或以列為單位選擇的選擇存儲(chǔ)單元流過的讀出電流作為讀出對象存儲(chǔ)單元的讀出電流檢測出來。在由1R型存儲(chǔ)單元14構(gòu)成的存儲(chǔ)單元陣列15中，雖然讀出對象存儲(chǔ)單元之外的存儲(chǔ)單元也流過讀出電流，但是，卻具有存儲(chǔ)單元的結(jié)構(gòu)簡單、存儲(chǔ)單元的面積和存儲(chǔ)單元陣列的面積小的優(yōu)點(diǎn)。
圖3和圖4示出在由1R型存儲(chǔ)單元14構(gòu)成的存儲(chǔ)單元陣列15中的數(shù)據(jù)讀出工作時(shí)向各部分施加電壓的順序的先有例。當(dāng)讀出選擇存儲(chǔ)單元的數(shù)據(jù)時(shí)，使與選擇存儲(chǔ)單元連接的選擇字線維持在接地電位Vss，在讀出期間Tr內(nèi)，對其他非選擇字線和所有的位線全部施加讀出電壓V1。在讀出期間Tr內(nèi)，因在選擇字線和所有的位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出選擇存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。這時(shí)，因與和選擇字線連接的選擇存儲(chǔ)單元的存儲(chǔ)狀態(tài)對應(yīng)的讀出電流流過各位線，故可以在位線側(cè)通過有選擇地讀出流過規(guī)定的選擇位線的讀出電流來讀出特定的選擇存儲(chǔ)單元的數(shù)據(jù)。這里，也可以交換位線和字線的關(guān)系，而在字線側(cè)有選擇地讀出流過各字線的讀出電流。
圖5示出具有1R型存儲(chǔ)單元14的存儲(chǔ)單元陣列15的非易失性半導(dǎo)體存儲(chǔ)裝置的一構(gòu)成例。與從地址線18向控制電路20輸入的地址輸入對應(yīng)的存儲(chǔ)單元陣列15內(nèi)的特定存儲(chǔ)單元被位線譯碼器16和字線譯碼器17選出后，執(zhí)行數(shù)據(jù)的寫入、擦除和讀出的各個(gè)工作，向被選擇的存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)且將其讀出來。與外部裝置(未圖示)之間的數(shù)據(jù)輸入輸出經(jīng)數(shù)據(jù)線19進(jìn)行。
字線譯碼器17選擇與向地址線18輸入的信號(hào)對應(yīng)的存儲(chǔ)單元陣列15的字線，位線譯碼器16選擇與向地址線18輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列15的位線?？刂齐娐?0進(jìn)行存儲(chǔ)單元陣列15的寫入、擦除和讀出的各個(gè)工作的控制。控制電路20根據(jù)從地址線18輸入的地址信號(hào)、從數(shù)據(jù)線19輸入的數(shù)據(jù)輸入(寫入時(shí))、從控制信號(hào)線21輸入的控制輸入信號(hào)，控制字線譯碼器17、位線譯碼器16、電壓開關(guān)電路22以及存儲(chǔ)單元陣列15的讀出、寫入和擦除工作。在圖5所示的例子中，控制電路20具有一般的地址緩沖電路、數(shù)據(jù)輸入輸出緩沖電路、控制輸入緩沖電路(未圖示)的功能。
電壓開關(guān)電路22與工作模式對應(yīng)切換在存儲(chǔ)單元陣列15的讀出、寫入和擦除時(shí)所需的字線、位線和源極線的各電壓，并向存儲(chǔ)單元陣列15供給。這里，Vcc是非易失性半導(dǎo)體存儲(chǔ)裝置的電源電壓，Vss是接地電壓，Vpp是寫入或擦除用電壓，V1是讀出電壓。此外，從存儲(chǔ)單元陣列15經(jīng)位線譯碼器16和讀出電路23執(zhí)行數(shù)據(jù)的讀出。讀出電路23判斷數(shù)據(jù)的狀態(tài)，將其結(jié)果傳送給控制電路20，并向數(shù)據(jù)線19輸出。
作為構(gòu)成1T/1R型存儲(chǔ)單元和1R型存儲(chǔ)單元的可變電阻元件有利用鈣鈦礦化合物的結(jié)晶/非晶化的狀態(tài)變化使電阻值變化的相變存儲(chǔ)元件、利用基于隧道磁電阻效應(yīng)的電阻變化的MRAM元件、由導(dǎo)電性聚合物形成電阻元件的聚合物強(qiáng)電介質(zhì)性RAM(PFRAM)的存儲(chǔ)元件和利用施加電脈沖來產(chǎn)生電阻變化的RRAM元件等。
當(dāng)從具有可變電阻元件的存儲(chǔ)單元讀出數(shù)據(jù)時(shí)，對可變電阻元件施加偏置電壓，使其流過讀出電流，通過該電流的大小來判定可變電阻元件的電阻值，再讀出數(shù)據(jù)。因此，可以伴隨讀出工作對可變電阻元件施加規(guī)定的偏置電壓，而與存儲(chǔ)單元的構(gòu)成無關(guān)。
本申請發(fā)明者們發(fā)現(xiàn)在將一種鈣鈦礦型金屬氧化物的PCMO膜(Pr1-xCaxMnO3)作為可變電阻元件使用時(shí)，若將絕對值在寫入電壓以下的讀出電壓作為同極性的連續(xù)脈沖加給可變電阻元件，則可以使可變電阻元件的電阻值變化。如圖6所示，當(dāng)對可變電阻元件的上部電極持續(xù)施加正極性的電壓脈沖(脈沖寬度100ns)時(shí)，初始狀態(tài)為高電阻狀態(tài)的可變電阻元件的電阻值隨脈沖施加次數(shù)的增加而下降。此外，若持續(xù)施加負(fù)極性電壓脈沖(脈沖寬度100ns)，則電阻值隨脈沖施加次數(shù)的增加而上升。
這里，所謂正極性電壓脈沖是指對下部電極施加作為基準(zhǔn)的接地電壓、對上部電極施加正電壓脈沖(例如1V)的狀態(tài)。進(jìn)而，所謂負(fù)極性電壓脈沖是指對上部電極施加作為基準(zhǔn)的接地電壓、對下部電極施加正電壓脈沖(例如1V)的狀態(tài)。此外，圖6所示的電阻值的測定條件是根據(jù)對下部電極施加作為基準(zhǔn)的接地電壓、對上部電極施加0.5V時(shí)的電流值算出來的。此外，圖6的橫軸以對數(shù)的形式表示電壓脈沖的相對施加次數(shù)。
圖7是對初始狀態(tài)為低電阻狀態(tài)的可變電阻元件的上部電極施加正電壓脈沖時(shí)的電阻變化的研究結(jié)果。再有，圖7所示的電阻值的測定條件是根據(jù)對下部電極施加作為基準(zhǔn)的接地電壓、對上部電極施加0.5V時(shí)的電流值算出來的。此外，圖7的橫軸以對數(shù)的形式表示電壓脈沖的相對施加次數(shù)。從圖7可知，與初始狀態(tài)為高電阻狀態(tài)的情況相比，電阻變化小。特別地，讀出時(shí)對可變電阻元件施加的電壓通常希望是1V左右，但對于1V或-1V的電壓脈沖電阻變化小。再有，當(dāng)電壓脈沖是正極性時(shí)，若電壓振幅是2V，則電阻值有隨脈沖施加次數(shù)的增加而下降的傾向，但因從低電阻狀態(tài)變成更低電阻狀態(tài)與高電阻狀態(tài)的差異更顯著，故該電阻變化在特性上沒有問題。
歸納起來，由上述實(shí)驗(yàn)結(jié)果可知，存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)、即電阻值伴隨讀出工作與施加的電壓脈沖次數(shù)對應(yīng)變化的所謂讀出擾動(dòng)現(xiàn)象很明顯。特別地，在當(dāng)對讀出時(shí)的電阻狀態(tài)是高電阻狀態(tài)的可變電阻元件施加正極性電壓脈沖再進(jìn)行讀出工作的情況下，該可變電阻元件的電阻值下降，高電阻狀態(tài)和低電阻狀態(tài)間的電阻差小，讀出容限(read margin)下降。進(jìn)而，當(dāng)對同一存儲(chǔ)單元重復(fù)讀執(zhí)行讀出工作時(shí)，最壞的情況，有存儲(chǔ)數(shù)據(jù)完全消失不能進(jìn)行讀出之虞。
進(jìn)而，在由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列中，因?qū)妥x出對象存儲(chǔ)單元共用字線或位線的讀出對象外的選擇存儲(chǔ)單元也施加讀出電壓，故上述讀出擾動(dòng)現(xiàn)象更加明顯。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題而提出的，其目的在于提供一種讀出容限大的非易失性半導(dǎo)體存儲(chǔ)裝置，可以防止發(fā)生因?yàn)樵诖鎯?chǔ)單元陣列讀出時(shí)加給存儲(chǔ)單元的電壓脈沖而使存儲(chǔ)單元包含的可變電阻元件的電阻值變化的讀出不良的現(xiàn)象。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置具有分別在行方向和列方向排列多個(gè)包括利用電阻的變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元而形成的存儲(chǔ)單元陣列，包括存儲(chǔ)單元選擇電路，以行、列或存儲(chǔ)單元為單位從上述存儲(chǔ)單元陣列中選擇上述存儲(chǔ)單元；讀出電壓施加電路，對由上述存儲(chǔ)單元選擇電路選出的選擇存儲(chǔ)單元的上述可變電阻元件施加讀出電壓；以及讀出電路，對上述選擇存儲(chǔ)單元內(nèi)的作為讀出對象的上述存儲(chǔ)單元檢測與該可變電阻元件的電阻值對應(yīng)流過的讀出電流的大小，再讀出存儲(chǔ)在上述讀出對象存儲(chǔ)單元中的信息；上述讀出電壓施加電路將和上述讀出電壓反極性的偽讀出電壓施加給上述選擇存儲(chǔ)單元的上述可變電阻元件。
此外，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的特征在于在將上述選擇存儲(chǔ)單元的選擇切換到其他上述存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，上述讀出電壓施加電路對同一上述選擇存儲(chǔ)單元施加上述讀出電壓和上述偽讀出電壓兩者。
再有，在本發(fā)明中，當(dāng)對可變電阻元件施加讀出電壓或偽讀出電壓時(shí)，因在可變電阻元件的電阻值是無限大的高電阻狀態(tài)、即只要不是絕緣體的狀態(tài)下，在該電壓施加期間，使可變電阻元件流過電流，所以，可以將上述電壓施加狀態(tài)作為電流施加狀態(tài)來捕捉。
若按照上述非易失性半導(dǎo)體存儲(chǔ)裝置，因讀出電壓施加電路可以對選擇存儲(chǔ)單元施加讀出電壓和反極性的偽讀出電壓兩者，故通過對施加讀出電壓后電阻值可能增加或減小的選擇存儲(chǔ)單元的可變電阻元件施加反極性的偽讀出電壓，由此可以使電阻向使因讀出電壓的施加而產(chǎn)生的電阻變化相互抵消的方向變化，即使增加讀出電壓的施加次數(shù)，也可以抑制從初始電阻狀態(tài)開始累積的電阻變化，可以抑制讀出容限的下降，進(jìn)而可以大幅度改善直到存儲(chǔ)數(shù)據(jù)消失或不能讀出的狀態(tài)的讀出次數(shù)。
例如，若按照圖6所示的伴隨對可變電阻元件施加電壓脈沖的電阻變化的實(shí)驗(yàn)測定結(jié)果，若在初始狀態(tài)的高電阻狀態(tài)下，將只連續(xù)施加正極性的電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況和交替施加正極性和負(fù)極性的電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況比較，明顯地，可以確認(rèn)能夠大幅度抑制正極性和負(fù)極性電壓脈沖(相當(dāng)于前者是施加讀出電壓，后者是施加偽讀出電壓的情況)時(shí)的電阻變化，可以證實(shí)上述效果。
特別地，通過在1個(gè)選擇期間前后施加讀出電壓和偽讀出電壓，當(dāng)向特定的存儲(chǔ)單元加讀出電壓時(shí)，必然加反極性的偽讀出電壓，所以，能夠可靠地抑制伴隨上述讀出工作的電阻變化(讀出擾動(dòng)現(xiàn)象)。
此外，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置最好使對上述選擇存儲(chǔ)單元的上述可變電阻元件加上述偽讀出電壓的期間比上述加讀出電壓的期間短，在上述偽讀出電壓施加時(shí)流過上述選擇存儲(chǔ)單元的上述可變電阻元件的電流比上述讀出電壓施加時(shí)流過的電流大。
按照該構(gòu)成，通過加大偽讀出電壓的施加電壓和縮短施加期間，縮短了讀出電壓和偽讀出電壓的總的施加期間，同樣可以抑制伴隨讀出工作的可變電阻元件的電阻變化，可以抑制因施加偽讀出電壓而使讀出周期變長。
這里，在存儲(chǔ)單元是1R型存儲(chǔ)單元的情況下，存儲(chǔ)單元陣列具有在行方向延伸的多根行選擇線和在列方向延伸的多根列選擇線，同一行的上述各存儲(chǔ)單元使上述可變電阻元件的一端側(cè)與同一上述行選擇線連接，同一列的上述各存儲(chǔ)單元使上述可變電阻元件的另一端側(cè)與同一上述列選擇線連接，在存儲(chǔ)單元是1T/1R型存儲(chǔ)單元的情況下，存儲(chǔ)單元陣列具有在行方向延伸的多根行選擇線和在列方向延伸的多根列選擇線，同一行的上述各存儲(chǔ)單元使上述選擇晶體管的柵極與同一上述行選擇線連接，同一列的上述各存儲(chǔ)單元使上述串聯(lián)電路的一端側(cè)與同一上述列選擇線連接，上述各存儲(chǔ)單元使上述串聯(lián)電路的另一端側(cè)與源極線連接，無論哪種情況，都可以充分發(fā)揮具有上述特征的本發(fā)明的效果。
此外，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的讀出方法是對具有利用電阻變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元讀出上述信息的方法，其特征在于，進(jìn)行第1處理，對作為讀出對象的上述存儲(chǔ)單元的上述可變電阻元件施加規(guī)定的讀出電壓，判定流過上述可變電阻元件的電流的大小；以及第2處理，對在上述第1處理中施加了上述讀出電壓的上述存儲(chǔ)單元的上述可變電阻元件施加與上述讀出電壓的極性相反的偽讀出電壓。進(jìn)而，本發(fā)明的讀出方法的特征在于在上述第1處理中施加了上述讀出電壓的上述存儲(chǔ)單元在選擇期間內(nèi)在時(shí)間上前后執(zhí)行上述第1處理和上述第2處理。
若按照上述特征的讀出方法，對電阻值有可能增加或減小的存儲(chǔ)單元的可變電阻元件，在第1處理中施加讀出電壓，在第2處理中施加反極性的偽讀出電壓，由此，可以使電阻向和施加讀出電壓的電阻變化相抵消的方向變化。結(jié)果，即使增加第1處理中的讀出電壓的施加次數(shù)，也可以抑制從初始電阻狀態(tài)開始累積的電阻變化，可以抑制讀出容限的下降，進(jìn)而可以大幅度改善直到存儲(chǔ)數(shù)據(jù)消失或不能讀出的狀態(tài)的讀出次數(shù)。

圖1是示意性地表示具有可變電阻元件和選擇晶體管的1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的一例構(gòu)成的電路圖。
圖2是表示先有的具有1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的一例構(gòu)成的方框圖。
圖3是示意性地表示只由可變電阻元件構(gòu)成的1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的一例構(gòu)成的電路圖。
圖4是表示先有例的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)對各字線和各位線施加電壓的順序的時(shí)序圖。
圖5是表示先有的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的一例構(gòu)成的方框圖。
圖6是表示對初始狀態(tài)是高電阻狀態(tài)的可變電阻元件施加電壓脈沖和電阻變化的關(guān)系的特性圖。
圖7是表示對初始狀態(tài)是低電阻狀態(tài)的可變電阻元件施加電壓脈沖和電阻變化的關(guān)系的特性圖。
圖8是表示本發(fā)明的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的一例構(gòu)成的方框圖。
圖9是示意性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的一例構(gòu)成和一例電壓施加順序的電路圖。
圖10是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖11是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)另一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖12是表示對初始狀態(tài)是高電阻狀態(tài)的可變電阻元件施加電壓脈沖和電阻變化的關(guān)系的另一特性圖。
圖13是表示本發(fā)明的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的另一例構(gòu)成的方框圖。
圖14是示意性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的一例構(gòu)成和另一例電壓施加順序的電路圖。
圖15是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)另一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖16是表示本發(fā)明的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的另一例構(gòu)成的方框圖。
圖17是示意性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的1R型存儲(chǔ)單元的存儲(chǔ)單元陣列一例構(gòu)成和另一例電壓施加順序的電路圖。
圖18是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出時(shí)另一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖19是表示本發(fā)明的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的另一例構(gòu)成的方框圖。
圖20是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)另一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖21是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)另一例對各字線和各位線施加電壓的順序的時(shí)序圖。
圖22是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式的延遲電路的一例構(gòu)成的電路圖。
圖23是表示本發(fā)明的具有1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的一例構(gòu)成的方框圖。
圖24是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1T/1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)一例對各字線、各位線、各源極施加電壓的順序的時(shí)序圖。
圖25是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的由1T/1R型存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列在數(shù)據(jù)讀出工作時(shí)另一例對各字線、各位線、各源極施加電壓的順序的時(shí)序圖。
具體實(shí)施例方式
下面，根據(jù)

本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置(以下，適當(dāng)?shù)胤Q作“本發(fā)明裝置”)的實(shí)施方式。
在本實(shí)施方式中，構(gòu)成非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列的存儲(chǔ)單元具有利用電阻變化來存儲(chǔ)信息的可變電阻元件而形成，作為該可變電阻元件的一個(gè)例子，說明在PCMO膜的上下配置了Pt電極的3層結(jié)構(gòu)的RRAM元件。再有，作為可變電阻元件，若是因電壓施加(或電流施加)而產(chǎn)生電阻變化的元件，則不管什么樣的可變電阻元件，都可以適用于本發(fā)明。再有，作為可變電阻元件，若是因電脈沖施加(或電流施加)而產(chǎn)生電阻變化的元件，不管什么樣的可變電阻元件，都可以適用于本發(fā)明。即使可變電阻元件的材料是PCMO膜之外的金屬氧化物，只要是因電脈沖施加而產(chǎn)生電阻變化的元件，也可以適用于本發(fā)明。此外，若可變電阻元件的材料是過渡金屬氧化物，而且是因電脈沖施加而產(chǎn)生電阻變化的元件，也可以適用于本發(fā)明。
本申請發(fā)明者們發(fā)現(xiàn)通過作為一種鈣鈦礦型金屬氧化物的PCMO膜(Pr1-xCaxMnO3)和在其上部和下部設(shè)置Pt電極來形成可變電阻元件，當(dāng)對可變電阻元件連續(xù)施加在一定方向流過電流的同極性的電壓脈沖時(shí)，可變電阻元件的電阻隨脈沖施加次數(shù)的增加而變化。再有，該可變電阻元件的PCMO膜是使用濺射法在500℃下成膜的。
如圖6所示，當(dāng)對可變電阻元件的上部電極施加正極性的脈沖(脈沖寬度100ns)時(shí)，初始狀態(tài)、即未加脈沖的狀態(tài)是高電阻狀態(tài)的可變電阻元件的電阻值隨脈沖施加次數(shù)的增加而下降。初始狀態(tài)的高電阻狀態(tài)是通過對下部電極施加寫入電壓Vpp＝4V、脈沖寬度3μs的寫入電壓脈沖來形成的。
當(dāng)持續(xù)施加和寫入電壓脈沖同極性的負(fù)極性脈沖(脈沖寬度100ns)時(shí)，電阻值隨脈沖施加次數(shù)的增加而上升。此外，施加的電壓脈沖的電壓振幅越大、即流過可變電阻元件的電流越大，電阻變化的程度越大，電阻是向增加方向變化還是向減小方向變化依賴流過電流的方向、即施加的電壓脈沖的極性。
本申請發(fā)明者們著眼于可變電阻元件的電阻變化方向?qū)σ螂妷好}沖施加而流過可變電阻元件的電流的方向的依賴，考察在讀出工作時(shí)，通過施加電流方向和讀出時(shí)不同的電壓脈沖，來使電阻變化抵消的方法，并嘗試對可變電阻元件連續(xù)交替施加電流方向不同的電壓脈沖。圖6是在當(dāng)對初始狀態(tài)是高電阻狀態(tài)的可變電阻元件連續(xù)施加電壓脈沖時(shí)將電流方向相反的相反極性的脈沖組合后再進(jìn)行施加的情況下研究電阻變化的方式的典型例子。與連續(xù)施加相同極性的電壓脈沖的情況相比，將極性不同的電壓脈沖組合后再交替施加的情況下，其電阻變化變小。這一事實(shí)在圖6中得到了驗(yàn)證。由此，當(dāng)讀出包含可變電阻元件的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)時(shí)，通過強(qiáng)制地流過方向與讀出時(shí)流過的電流相反的電流，可以將因讀出時(shí)電壓脈沖施加而引起的電阻變化抑制到最小，可以使讀出次數(shù)增加。
為了通過對存儲(chǔ)單元的可變電阻元件加讀出電壓脈沖來減小存儲(chǔ)單元的可變電阻元件的電阻變化，有在加讀出電壓脈沖之前施加使電流反向的反極性的偽讀出電壓脈沖的方法。
因?yàn)槿綦妷好}沖的振幅變大則可變電阻元件的電阻變化變大，所以，通過調(diào)整在讀出電壓脈沖施加之前施加的偽讀出電壓脈沖，可以使電阻變化最小，可以增加在因讀出容限減小而不能讀出之前能正確地從存儲(chǔ)單元讀出的讀出次數(shù)。
此外，因?yàn)槿羰┘拥膫巫x出電壓脈沖的脈沖寬度窄則電阻變化小，所以，最好使用振幅大的偽讀出電壓脈沖，這樣可以通過短時(shí)間的偽讀出電壓脈沖的施加來抵消因讀出電壓脈沖而產(chǎn)生的電阻變化，可以縮短實(shí)際讀出時(shí)間。再有，即使施加振幅大的偽讀出電壓脈沖，也可以不減小脈沖寬度，而以和讀出電壓脈沖大致相同的脈沖寬度進(jìn)行施加。
作為通過對存儲(chǔ)單元的可變電阻元件施加讀出電壓脈沖來減小存儲(chǔ)單元的可變電阻元件的電阻變化的另一個(gè)方法，有在加讀出電壓脈沖之后施加使電流反向的反極性的偽讀出電壓脈沖的方法。
因?yàn)槿綦妷好}沖的振幅變大則可變電阻元件的電阻變化變大，所以，通過調(diào)整在讀出電壓脈沖施加之后施加的偽讀出電壓脈沖，可以使電阻變化最小，可以增加在因讀出容限減小而不能讀出之前能正確地從存儲(chǔ)單元讀出的讀出次數(shù)。
此外，因?yàn)槿羰┘拥膫巫x出電壓脈沖的脈沖寬度窄則電阻變化小，所以，最好使用振幅大的偽讀出電壓脈沖，這樣可以通過短時(shí)間的偽讀出電壓脈沖的施加來抵消因讀出電壓脈沖而產(chǎn)生的電阻變化，可以縮短實(shí)際讀出時(shí)間。
其次，根據(jù)以上對可變電阻元件的新的見解，說明能夠抑制伴隨讀出工作出現(xiàn)的可變電阻元件的電阻變化的本發(fā)明裝置。首先，說明采用存儲(chǔ)單元只由可變電阻元件構(gòu)成的1R型存儲(chǔ)單元時(shí)的本發(fā)明裝置。
(第1實(shí)施方式)圖8示出本發(fā)明裝置的一例構(gòu)成。再有，在圖8中，對和先有的非易失性半導(dǎo)體存儲(chǔ)裝置共同的部分附加共同的符號(hào)進(jìn)行說明。如圖8所示，本發(fā)明裝置在呈矩陣狀排列著1R型存儲(chǔ)單元(未圖示)的存儲(chǔ)單元陣列15的周邊具有位線譯碼器16、字線譯碼器17、電壓開關(guān)電路22a、讀出電路23和控制電路20a。基本上和圖5所示的具有1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成相同。與圖5的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的不同點(diǎn)在于從電壓開關(guān)電路22a對存儲(chǔ)單元陣列15施加的電壓及其時(shí)序工作和控制電壓開關(guān)電路22a的工作的控制電路20a的工作。
此外，存儲(chǔ)單元陣列15的構(gòu)成也和圖3所示的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列15的構(gòu)成相同。具體地說，存儲(chǔ)單元陣列15的構(gòu)成是在沿列方向延伸的m根(BL1～BLm)位線(相當(dāng)于列選擇線)和沿行方向延伸的n根(WL1～WLn)字線(相當(dāng)于行選擇線)的交點(diǎn)上配置m×n個(gè)存儲(chǔ)單元2。各存儲(chǔ)單元14使字線與可變電阻元件3的上部電極連接，使位線與可變電阻元件3的下部電極連接。再有，也可以使字線與可變電阻元件3的下部電極連接，位線與可變電阻元件3的上部電極連接，使可變電阻元件3的上部電極和下部電極的關(guān)系倒過來。
位線譯碼器16和字線譯碼器17從與從地址線18向控制電路20a輸入的地址輸入對應(yīng)的存儲(chǔ)單元陣列15中選擇讀出對象存儲(chǔ)單元。字線譯碼器17選擇與向地址線18輸入的信號(hào)對應(yīng)的存儲(chǔ)單元陣列15的字線，位線譯碼器16選擇與向地址線18輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列15的位線。在本實(shí)施方式中，字線譯碼器17具有以行為單位從存儲(chǔ)單元陣列15中選擇存儲(chǔ)單元的存儲(chǔ)單元選擇電路的功能。控制電路20a進(jìn)行存儲(chǔ)單元陣列15的寫入、擦除和讀出的各個(gè)工作的控制?？刂齐娐?0a根據(jù)從地址線18輸入的地址信號(hào)、從數(shù)據(jù)線19輸入的數(shù)據(jù)輸入(寫入時(shí))、從控制信號(hào)線21輸入的控制輸入信號(hào)，控制字線譯碼器17、位線譯碼器16、電壓開關(guān)電路22以及存儲(chǔ)單元陣列15的讀出、寫入和擦除工作。在圖5所示的例子中，控制電路20a具有一般的地址緩沖電路、數(shù)據(jù)輸入輸出緩沖電路、控制輸入緩沖電路(未圖示)的功能。
電壓開關(guān)電路22a與工作模式對應(yīng)切換在存儲(chǔ)單元陣列15的讀出、寫入和擦除時(shí)所需的字線和位線的各電壓，并向存儲(chǔ)單元陣列15供給。特別地，在讀出模式下，電壓開關(guān)電路22a起讀出電壓施加電路的作用，對與由字線譯碼器17選擇的1行選擇存儲(chǔ)單元連接的位線和字線施加規(guī)定的讀出電壓。在本實(shí)施方式中，將與由字線譯碼器17選出的1根選擇字線連接的存儲(chǔ)單元作為選擇存儲(chǔ)單元，對其施加規(guī)定的讀出電壓。圖中，Vcc是本發(fā)明裝置的電源電壓，Vss是接地電壓，Vpp是寫入或擦除用電壓，V1和V2是生成讀出電壓和偽讀出電壓所使用的電壓。
讀出電路23在流過與選擇存儲(chǔ)單元連接的位線的讀出電流中，將流過由位線譯碼器16選出的選擇位線的讀出電流變化成電壓，判定與1行的選擇存儲(chǔ)單元內(nèi)的選擇位線連接的、讀出對象存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的狀態(tài)，將其結(jié)果傳送給控制電路20a，并向數(shù)據(jù)線19輸出。
其次，說明讀出工作時(shí)從電壓開關(guān)電路22a向存儲(chǔ)單元陣列15的各位線和各字線施加電壓脈沖的順序的實(shí)施例。
<實(shí)施例1>
首先，參照圖9和圖10說明第1實(shí)施例，為了執(zhí)行數(shù)據(jù)的讀出工作，對選擇存儲(chǔ)單元施加讀出電壓，然后，施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓。
在圖9和圖10中，示出本發(fā)明裝置的存儲(chǔ)單元陣列15的一例數(shù)據(jù)讀出工作時(shí)對各部分施加電壓的順序。
首先，在讀出選擇存儲(chǔ)單元的數(shù)據(jù)時(shí)，使與選擇存儲(chǔ)單元連接的選擇字線維持在接地電位Vss上，在讀出期間Tr，對其他非選擇字線和所有的位線都施加讀出電壓V1。在讀出期間Tr，因在選擇字線和選擇位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出存儲(chǔ)在選擇存儲(chǔ)單元內(nèi)的數(shù)據(jù)。這時(shí)，在選擇存儲(chǔ)單元內(nèi)，對與非選擇位線連接的讀出對象外的存儲(chǔ)單元也同樣施加讀出電壓V1。
其次，在經(jīng)過讀出期間Tr之后，對選擇字線施加和讀出電壓V1同極性、電壓值是其2倍的電壓V2(V2＝2×V1)，對其他非選擇字線和所有位線持續(xù)施加讀出電壓V1。結(jié)果，對與選擇字線連接的所有的選擇存儲(chǔ)單元都施加和讀出電壓V1反極性而電壓值相同|V2-V1|(＝|V1|)的偽讀出電壓。在和讀出期間Tr的時(shí)間相同的再生期間Td內(nèi)，維持偽讀出電壓的施加狀態(tài)。當(dāng)切換選擇字線讀出別的選擇存儲(chǔ)單元時(shí)，同樣依次重復(fù)上述工作。結(jié)果，因?qū)Ω鬟x擇存儲(chǔ)單元前后成對地施加讀出電壓V1和極性相反電壓值相同的偽讀出電壓，故能夠抑制伴隨各選擇存儲(chǔ)單元的讀出工作而產(chǎn)生的可變電阻元件的電阻變化。再有，也可以在讀出期間Tr依次切換選擇位線，來連續(xù)讀出多個(gè)存儲(chǔ)單元。
根據(jù)實(shí)驗(yàn)數(shù)據(jù)來說明本實(shí)施方式的施加方法是有效的。圖6是在當(dāng)對初始狀態(tài)是高電阻狀態(tài)的可變電阻元件施加連續(xù)的電壓脈沖時(shí)將電流方向相反的相反極性的脈沖組合后再進(jìn)行施加的情況下研究其電阻變化的方式的結(jié)果。由圖6可知，在初始狀態(tài)是高電阻狀態(tài)的情況下，將只連續(xù)施加正極性的讀出電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況與交替施加正極性的讀出電壓脈沖和負(fù)極性的偽讀出電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況比較，很明顯，可以大幅度抑制施加正極性和負(fù)極性的兩電壓脈沖時(shí)的電阻變化，從而證實(shí)了上述施加方法的有效性。
<實(shí)施例2>
其次，參照圖9和圖11說明第2實(shí)施例，為了執(zhí)行數(shù)據(jù)的讀出工作，對選擇存儲(chǔ)單元施加讀出電壓，然后，施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓。這時(shí)，向圖8所示的本發(fā)明裝置的電壓開關(guān)電路22a供給電壓值比電壓V1的2倍還大的電壓V2。
在圖9和圖11中，示出本發(fā)明裝置的存儲(chǔ)單元陣列15的一例數(shù)據(jù)讀出工作時(shí)對各部分施加電壓的順序。
首先，在讀出選擇存儲(chǔ)單元的數(shù)據(jù)時(shí)，使與選擇存儲(chǔ)單元連接的選擇字線維持在接地電位Vss上，在讀出期間Tr，對其他非選擇字線和所有的位線都施加讀出電壓V1。在讀出期間Tr，因在選擇字線和選擇位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出存儲(chǔ)在選擇存儲(chǔ)單元內(nèi)的數(shù)據(jù)。這時(shí)，在選擇存儲(chǔ)單元內(nèi)，對與非選擇位線連接的讀出對象外的存儲(chǔ)單元也同樣施加讀出電壓V1。
其次，在經(jīng)過讀出期間Tr之后，對選擇字線施加和讀出電壓V1同極性、電壓值比其2倍還大的電壓V2(V2＞2×V1)，對其他非選擇字線和所有位線持續(xù)施加讀出電壓V1。結(jié)果，對與選擇字線連接的所有的選擇存儲(chǔ)單元都施加和讀出電壓V1反極性且電壓值高|V2-V1|(＞|V1|)的偽讀出電壓。其中，當(dāng)偽讀出電壓|V2-V1|過大時(shí)，因變成數(shù)據(jù)的寫入或擦除工作，故設(shè)定在比寫入或擦除電壓的下限值還低的低電壓上。在比讀出期間Tr短的再生期間Td內(nèi)，維持偽讀出電壓的施加狀態(tài)。因偽讀出電壓|V2-V1|比讀出電壓|V1|大，故即使再生期間Td比讀出期間Tr短，也可以抑制因讀出電壓V1的施加使可變電阻元件的電阻變化反方向返回的一連串的工作引起的電阻變化。當(dāng)切換選擇字線讀出別的選擇存儲(chǔ)單元時(shí)，同樣依次重復(fù)上述工作。結(jié)果，因?qū)Ω鬟x擇存儲(chǔ)單元前后成對地施加讀出電壓V1和極性相反電壓值高的偽讀出電壓，故能夠抑制伴隨各選擇存儲(chǔ)單元的讀出工作而產(chǎn)生的可變電阻元件的電阻變化。再有，也可以在讀出期間Tr依次切換選擇的位線，來連續(xù)讀出多個(gè)存儲(chǔ)單元。
根據(jù)實(shí)驗(yàn)數(shù)據(jù)來說明本實(shí)施方式的施加方法是有效的。圖12是在當(dāng)對初始狀態(tài)是高電阻狀態(tài)的可變電阻元件施加連續(xù)的電壓脈沖時(shí)將電流方向相反的相反極性的脈沖組合后再進(jìn)行施加的情況下，使反極性脈沖的電壓振幅和脈沖寬度變化，研究其電阻變化的方式的結(jié)果。再有，圖12所示的電阻值的測定條件是根據(jù)對下部電極加作為基準(zhǔn)的接地電壓、對上部電極加0.5V時(shí)的電流值算出來的。此外，圖12的橫軸以對數(shù)的形式表示電壓脈沖的相對施加次數(shù)。由圖12可知，即使反極性脈沖的脈沖寬度窄，通過加大電壓振幅，也可以和反極性脈沖的電壓振幅及脈沖寬度與讀出電壓脈沖相同的情況一樣，具有抑制電阻變化的效果。例如，由圖12可知，在初始狀態(tài)是高電阻狀態(tài)的情況下，將只連續(xù)施加正極性的讀出電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況與交替施加正極性的讀出電壓脈沖和負(fù)極性的偽讀出電壓脈沖(電壓振幅2V、脈沖寬度100ns)的情況及交替施加正極性的讀出電壓脈沖(電壓振幅2V、脈沖寬度100ns)和負(fù)極性的偽讀出電壓脈沖(電壓振幅3V、脈沖寬度50ns)的情況比較，可以確認(rèn)，不管施加什么樣的正極性和負(fù)極性的電壓脈沖，都具有大致相同的抑制電阻變化的效果。因此，根據(jù)圖12的實(shí)驗(yàn)數(shù)據(jù)，可以證實(shí)本實(shí)施例的施加方法的有效性。
進(jìn)而，在本實(shí)施例中，因再生期間Td可以比讀出期間Tr短，故由讀出期間Tr和再生期間Td的合計(jì)時(shí)間決定的、同一存儲(chǔ)單元陣列內(nèi)的讀出周期時(shí)間也可以短。再有，雖然再生期間Td可以比讀出期間Tr短，但也可以和讀出期間Tr相同。
<實(shí)施例3>
其次，參照圖13至圖15說明第3實(shí)施例，為了執(zhí)行數(shù)據(jù)的讀出工作，對選擇存儲(chǔ)單元施加讀出電壓，然后，施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓。
在圖14和圖15中，示出本發(fā)明裝置的存儲(chǔ)單元陣列15的一例數(shù)據(jù)讀出工作時(shí)對各部分施加電壓的順序。不向圖13所示的本發(fā)明裝置的電壓開關(guān)電路22b供給上述實(shí)施例1和2使用的電壓V2。圖13所示的本發(fā)明裝置和圖5的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的不同點(diǎn)在于從電壓開關(guān)電路22b向存儲(chǔ)單元陣列15施加的電壓及其時(shí)序工作和控制電壓開關(guān)電路22b的工作的控制電路20b的工作。因該不同點(diǎn)不能在圖13中圖示出來，故在下面加以說明。
首先，在讀出選擇存儲(chǔ)單元的數(shù)據(jù)時(shí)，使與選擇存儲(chǔ)單元連接的選擇字線維持在接地電位Vss上，在讀出期間Tr，對其他非選擇字線和所有的位線都施加讀出電壓V1。在讀出期間Tr，因在選擇字線和選擇位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出存儲(chǔ)在選擇存儲(chǔ)單元內(nèi)的數(shù)據(jù)。這時(shí)，在選擇存儲(chǔ)單元內(nèi)，對與非選擇位線連接的讀出對象外的存儲(chǔ)單元也同樣施加讀出電壓V1。
其次，在經(jīng)過讀出期間Tr之后，對選擇字線施加讀出電壓V1，使其余的非選擇字線和所有的位線為接地電位Vss。結(jié)果，對與選擇字線連接的所有的選擇存儲(chǔ)單元都施加和讀出電壓V1反極性而電壓值相同|V1|)的偽讀出電壓。在和讀出期間Tr的時(shí)間相同的再生期間Td內(nèi)，維持偽讀出電壓的施加狀態(tài)。當(dāng)切換選擇字線讀出別的選擇存儲(chǔ)單元時(shí)，同樣依次重復(fù)上述工作。結(jié)果，因?qū)Ω鬟x擇存儲(chǔ)單元前后成對地施加讀出電壓V1和極性相反電壓值相同的偽讀出電壓，故能夠抑制伴隨各選擇存儲(chǔ)單元的讀出工作而產(chǎn)生的可變電阻元件的電阻變化。再有，也可以在讀出期間Tr依次切換選擇位線，來連續(xù)讀出多個(gè)存儲(chǔ)單元。
<實(shí)施例4>
其次，參照圖16至圖18說明第4實(shí)施例，為了執(zhí)行數(shù)據(jù)的讀出工作，對選擇存儲(chǔ)單元施加讀出電壓，然后，施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓。這時(shí)，取代實(shí)施例1和2使用的電壓V2，向圖16所示的本發(fā)明裝置的電壓開關(guān)電路22c供給電壓值比電壓V1大的電壓V3。
在圖17和圖18中，示出本發(fā)明裝置的存儲(chǔ)單元陣列15的一例數(shù)據(jù)讀出工作時(shí)對各部分施加電壓的順序。圖16所示的本發(fā)明裝置和圖5的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的不同點(diǎn)在于從電壓開關(guān)電路22c向存儲(chǔ)單元陣列15施加的電壓及其時(shí)序工作和控制電壓開關(guān)電路22c的工作的控制電路20c的工作。
首先，在讀出選擇存儲(chǔ)單元的數(shù)據(jù)時(shí)，使與選擇存儲(chǔ)單元連接的選擇字線維持在接地電位Vss上，在讀出期間Tr，對其他非選擇字線和所有的位線都施加讀出電壓V1。在讀出期間Tr，因在選擇字線和選擇位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出存儲(chǔ)在選擇存儲(chǔ)單元內(nèi)的數(shù)據(jù)。這時(shí)，在選擇存儲(chǔ)單元內(nèi)，對與非選擇位線連接的讀出對象外的存儲(chǔ)單元也同樣施加讀出電壓V1。
其次，在經(jīng)過讀出期間Tr之后，對選擇字線施加讀出電壓V3，使其余的非選擇字線和所有的位線為接地電位Vss。結(jié)果，對與選擇字線連接的所有的選擇存儲(chǔ)單元都施加和讀出電壓V1反極性而電壓值高|V3|(＞|V1|)的偽讀出電壓。其中，當(dāng)偽讀出電壓|V3|過大時(shí)，因變成數(shù)據(jù)的寫入或擦除工作，故設(shè)定在比寫入或擦除電壓的下限值還低的低電壓上。在和讀出期間Tr相同或比其短的再生期間Td內(nèi)，維持偽讀出電壓的施加狀態(tài)。因偽讀出電壓|V3|比讀出電壓|V1|大，故即使再生期間Td比讀出期間Tr短，也可以抑制因讀出電壓V1的施加使可變電阻元件的電阻變化反方向返回的一連串的工作引起的電阻變化。當(dāng)切換選擇字線讀出別的選擇存儲(chǔ)單元時(shí)，同樣依次重復(fù)上述工作。結(jié)果，因?qū)Ω鬟x擇存儲(chǔ)單元前后成對地施加讀出電壓V1和極性相反電壓值高的偽讀出電壓，故能夠抑制伴隨各選擇存儲(chǔ)單元的讀出工作而產(chǎn)生的可變電阻元件的電阻變化。再有，也可以在讀出期間Tr依次切換選擇的位線，來連續(xù)讀出多個(gè)存儲(chǔ)單元。
(第2實(shí)施方式)圖19示出本發(fā)明裝置的第2實(shí)施方式的一例構(gòu)成框圖。再有，在圖19中，對和圖8、圖13和圖16所示的第1實(shí)施方式共同的部分附加共同的符號(hào)進(jìn)行說明。如圖19所示，本發(fā)明裝置在呈矩陣狀排列著1R型存儲(chǔ)單元(未圖示)的存儲(chǔ)單元陣列15的周邊具有位線譯碼器16、字線譯碼器17、電壓開關(guān)電路22d、讀出電路23、控制電路20d和延遲電路24。在圖13所示的第1實(shí)施方式的本發(fā)明裝置的基礎(chǔ)上增加了延遲電路24。除延遲電路24之外的各部分的功能和第1實(shí)施方式一樣，故省略重復(fù)說明。
在第2實(shí)施方式中，從電壓開關(guān)電路22d向存儲(chǔ)單元陣列15施加的電壓及其時(shí)序由控制電路20d和延遲電路24控制。此外，為了執(zhí)行數(shù)據(jù)的讀出工作而進(jìn)行控制，在對選擇存儲(chǔ)單元施加讀出電壓之前，施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓。下面，參照圖20和圖21，說明本發(fā)明裝置的存儲(chǔ)單元陣列15的一例數(shù)據(jù)讀出工作時(shí)對各部分施加電壓的順序。
圖20示出一例從多個(gè)地址讀出數(shù)據(jù)工作時(shí)對各部分施加電壓的順序。此外，圖21是表示對存儲(chǔ)單元陣列15的各位線和各字線施加電壓的時(shí)序的時(shí)序波形圖。
首先，經(jīng)地址線18輸入起始地址(#1)。其次，使具有讀出對象存儲(chǔ)單元的存儲(chǔ)單元陣列的所有的位線和字線為接地電位Vss(#2)。在圖20中，Vsw1、Vnw1和Vb1分別表示選擇字線的電壓電平、非選擇字線的電壓電平和位線的電壓電平。
其次，在使非選擇字線和位線的電壓電平維持在接地電位Vss的狀態(tài)下，向選擇字線施加電壓振幅為V1的第1脈沖(#3)。第1脈沖的脈沖寬度利用延遲電路24進(jìn)行調(diào)整，使其是再生期間Td和后述的預(yù)充電期間Tp的合計(jì)時(shí)間。將上升沿比第1脈沖延遲了和再生期間Td相等的時(shí)間、下降沿比第1脈沖延遲了和讀出期間Tr相等的時(shí)間、同一電壓振幅V1的第2脈沖加給非選擇字線和所有的位線(#4)。第2脈沖的脈沖寬度利用延遲電路24進(jìn)行調(diào)整，使其是預(yù)充電期間Tp和讀出期間Tr的合計(jì)時(shí)間。在從施加第1脈沖(#3)到施加第2脈沖(#4)的再生期間Td內(nèi)，預(yù)先執(zhí)行偽讀出電壓的施加，以便在后面發(fā)生的讀出工作時(shí)緩和選擇存儲(chǔ)單元產(chǎn)生的電阻變化。再有，在預(yù)充電期間Tp(從#4到#5)，所有的位線和字線全部施加電壓V1，電位相等，所有的存儲(chǔ)單元的電位差都是0V。
其次，經(jīng)過預(yù)充電期間Tp之后，在維持對非選擇字線和位線施加第2脈沖的狀態(tài)下，停止向選擇字線施加第1脈沖(#5)。然后，經(jīng)過讀出期間Tr之后，停止向非選擇字線和位線施加第2脈沖，使非選擇字線和位線為接地電位Vss(#6)。在讀出期間Tr(從#5到#6)，因在選擇字線和選擇位線之間產(chǎn)生讀出電壓V1的電壓差，故選擇存儲(chǔ)單元的可變電阻元件流過與其電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流，可以讀出存儲(chǔ)在選擇存儲(chǔ)單元內(nèi)的數(shù)據(jù)。具體地說，雖然與選擇字線連接的所有的選擇存儲(chǔ)單元流過讀出電流，但只將其中由位線譯碼器16選擇的選擇位線流過的讀出電流變換成電壓，判定讀出對象的存儲(chǔ)單元的存儲(chǔ)狀態(tài)，將其結(jié)果傳送給控制電路20d，并輸出給數(shù)據(jù)線19。以上，通過對各地址依次執(zhí)行#3～#6的處理，對由多個(gè)地址輸入選擇的所有的存儲(chǔ)單元執(zhí)行1對讀出電壓(V1)和與讀出電壓的極性相反振幅相同的偽讀出電壓(-V1)的施加，所以，能夠抑制伴隨各選擇存儲(chǔ)單元的讀出工作的可變電阻元件的電阻變化。
再有，在根據(jù)地址輸入將選擇存儲(chǔ)單元切換到下一個(gè)選擇存儲(chǔ)單元為止的1個(gè)選擇期間，選擇存儲(chǔ)單元受到的電應(yīng)力為電壓值和時(shí)間的乘積、即V1×(Tr-Td)，為了減小電應(yīng)力，最好調(diào)整延遲電路24的第1脈沖和第2脈沖的延遲時(shí)間，使讀出期間Tr和再生期間Td相等。此外，因?qū)Ω鬟x擇存儲(chǔ)單元的訪問時(shí)間由延遲電路24的第1脈沖和第2脈沖間的延遲時(shí)間和脈沖寬度決定，故最好與需要的訪問時(shí)間對應(yīng)進(jìn)行設(shè)定。
圖22示出本實(shí)施方式的延遲電路24的電路構(gòu)成的例子。如圖22所示，一例延遲電路24由延遲時(shí)間不同的2個(gè)系統(tǒng)的反相器序列構(gòu)成。輸入端輸入作為第1脈沖和第2脈沖的基準(zhǔn)的基準(zhǔn)脈沖，分別以不同的延遲時(shí)間，從輸出1輸出第2脈沖，從輸出2輸出第1脈沖。再有，第1脈沖和第2脈沖的生成電路不限定是只由圖22的反相器序列構(gòu)成的電路，也可以將NAND或NOR等邏輯門電路適當(dāng)組合構(gòu)成。
(第3實(shí)施方式)其次，說明本發(fā)明裝置的第3實(shí)施方式。圖23示出本發(fā)明裝置的第3實(shí)施方式的一例構(gòu)成框圖。再有，在圖23中，對和先有的非易失性半導(dǎo)體存儲(chǔ)裝置共同的部分附加共同的符號(hào)進(jìn)行說明。在第3實(shí)施方式中，在呈矩陣狀排列著1T/1R型存儲(chǔ)單元(未圖示)的存儲(chǔ)單元陣列1的周邊具有位線譯碼器5、源極線譯碼器6、字線譯碼器7、電壓開關(guān)電路12a、讀出電路13和控制電路10a。與從地址線8向控制電路10a輸入的地址輸入對應(yīng)的存儲(chǔ)單元陣列1內(nèi)的特定的存儲(chǔ)單元被位線譯碼器5、源極線譯碼器6和字線譯碼器7選出后，執(zhí)行數(shù)據(jù)的寫入、擦除和讀出的各個(gè)工作，向被選擇的存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)且將其讀出來。與外部裝置(未圖示)之間的數(shù)據(jù)輸入輸出經(jīng)數(shù)據(jù)線9進(jìn)行?；旧虾蛨D2所示的具有1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成相同。與圖2的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的不同點(diǎn)在于從電壓開關(guān)電路12a對存儲(chǔ)單元陣列1施加的電壓及其時(shí)序工作和控制電壓開關(guān)電路12a的工作的控制電路10a的工作。
此外，存儲(chǔ)單元陣列1的構(gòu)成也和圖1所示的先有的非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列1的構(gòu)成相同。具體地說，存儲(chǔ)單元陣列1的構(gòu)成是在沿列方向延伸的m根位線(BL1～BLm)和沿行方向延伸的n根字線(WL1～WLn)的交點(diǎn)上配置m×n個(gè)存儲(chǔ)單元2。此外，n根源極線(SL1～SLn)與字線平行配置。各存儲(chǔ)單元使選擇晶體管4的漏極與可變電阻元件3的上部電極連接，使位線與可變電阻元件3的下部電極連接，使字線與選擇晶體管4的柵極連接，使源極線與選擇晶體管4的源極連接。再有，也可以使選擇晶體管4的漏極與可變電阻元件3的下部電極連接，位線與可變電阻元件3的上部電極連接，使可變電阻元件3的上部電極和下部電極的關(guān)系倒過來。
字線譯碼器7選擇與向地址線8輸入的信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的字線，位線譯碼器5選擇與向地址線8輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的位線，進(jìn)而源極線譯碼器6選擇與向地址線8輸入的地址信號(hào)對應(yīng)的存儲(chǔ)單元陣列1的源極線。位線譯碼器5、源極線譯碼器6和字線譯碼器7起存儲(chǔ)單元選擇電路的作用，以存儲(chǔ)單元為單位從與從地址線8向控制電路10a輸入的地址輸入對應(yīng)的存儲(chǔ)單元陣列1中至少選擇1個(gè)存儲(chǔ)單元。
控制電路10a進(jìn)行存儲(chǔ)單元陣列1的寫入、擦除和讀出的各個(gè)工作的控制。控制電路10a根據(jù)從地址線8輸入的地址信號(hào)、從數(shù)據(jù)線9輸入的數(shù)據(jù)輸入(寫入時(shí))、從控制信號(hào)線11輸入的控制輸入信號(hào)，控制字線譯碼器7、位線譯碼器5、源極線譯碼器6、電壓開關(guān)電路12a以及存儲(chǔ)單元陣列1的讀出、寫入和擦除工作。在圖23所示的例子中，控制電路10具有一般的地址緩沖電路、數(shù)據(jù)輸入輸出緩沖電路、控制輸入緩沖電路(未圖示)的功能。
電壓開關(guān)電路12a與工作模式對應(yīng)切換在存儲(chǔ)單元陣列1的讀出、寫入和擦除時(shí)所需的字線、位線和源極線的各電壓，并向存儲(chǔ)單元陣列1供給。特別地，在讀出模式下，電壓開關(guān)電路12a起讀出電壓施加電路的作用，對與經(jīng)由位線譯碼器5、源極線譯碼器6和字線譯碼器7選擇的存儲(chǔ)單元連接的位線和字線及源極線施加規(guī)定的讀出電壓。這里，Vcc是非易失性半導(dǎo)體存儲(chǔ)裝置的電源電壓，Vss是接地電壓，Vpp是寫入或擦除用電壓，V1是讀出電壓。此外，數(shù)據(jù)的讀出從存儲(chǔ)單元陣列1經(jīng)位線譯碼器5和讀出電路13執(zhí)行。讀出電路13判定數(shù)據(jù)的狀態(tài)，并將其結(jié)果傳送給控制電路10a，再輸出給數(shù)據(jù)線9。
其次，說明在讀出工作時(shí)從電壓開關(guān)電路12a對存儲(chǔ)單元陣列1的各位線、各字線和各源極線施加電壓脈沖的順序的實(shí)施例。再有，在1T/1R型存儲(chǔ)單元的情況下，存儲(chǔ)單元內(nèi)包含選擇晶體管，可以只對讀出對象的選擇存儲(chǔ)單元的可變電阻元件施加讀出電壓，可以只將施加讀出電壓的選擇存儲(chǔ)單元作為讀出對象存儲(chǔ)單元，伴隨讀出工作的可變電阻元件的電阻變化只限于讀出對象的存儲(chǔ)單元，所以，用來緩和該電阻變化的偽讀出電壓的施加也可以只限于讀出對象的存儲(chǔ)單元。
首先，參照圖24說明為了數(shù)據(jù)的讀出工作而在施加讀出電壓之前對選擇存儲(chǔ)單元施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓的情況。
首先，在所有的字線、位線和源極線處于接地電位Vss的狀態(tài)下，使與選擇存儲(chǔ)單元連接的選擇字線的電位增加到電源電壓Vcc，使與選擇字線連接的1行存儲(chǔ)單元的選擇晶體管導(dǎo)通。同時(shí)，對與同一行的存儲(chǔ)單元連接的選擇源極線和非選擇位線施加電壓V1。因選擇位線的電位還是接地電位Vss，故對連接選擇位線和選擇源極線的選擇存儲(chǔ)單元(讀出對象存儲(chǔ)單元)的可變電阻元件，在位線側(cè)施加Vss(＝0V)，在源極線側(cè)施加V1，當(dāng)以源極線側(cè)作為基準(zhǔn)電位時(shí)，對可變電阻元件施加-V1的偽讀出電壓。在再生期間Td維持該偽讀出電壓的施加，其次，在對選擇位線施加電壓V1的同時(shí)，使選擇源極線和非選擇位線的電位回到接地電位Vss。結(jié)果，當(dāng)對連接選擇位線和選擇源極線的選擇存儲(chǔ)單元(＝讀出對象存儲(chǔ)單元)的可變電阻元件，在位線側(cè)施加V1，在源極線側(cè)施加Vss(＝0V)且以源極線側(cè)作為基準(zhǔn)電位時(shí)，對可變電阻元件施加電壓V1的讀出電壓。在讀出期間Tr維持該讀出電壓的施加，使與選擇存儲(chǔ)單元的可變電阻元件的電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流經(jīng)處于導(dǎo)通狀態(tài)的選擇晶體管在選擇位線上流動(dòng)，可以由讀出電路13讀出選擇存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。在經(jīng)過讀出期間Tr后，選擇字線和選擇位線的電位回到接地電位Vss。再有，在本實(shí)施方式中，選擇存儲(chǔ)單元和讀出對象存儲(chǔ)單元是一致的。
若按照以上處理順序，在對選擇字線施加電源電壓Vcc使選擇存儲(chǔ)單元的選擇晶體管導(dǎo)通的期間，前后成對進(jìn)行偽讀出電壓-V1的施加和讀出電壓V1的施加，所以，可以抑制伴隨選擇存儲(chǔ)單元的讀出工作的可變電阻元件的電阻變化。
這里，再生期間Td雖然可以和讀出期間Tr相同，但通過使再生期間Td加在選擇源極線和非選擇位線上的電壓V1比讀出期間Tr加在選擇位線上的電壓V1高，可以縮短。
其次，參照圖25說明為了數(shù)據(jù)的讀出工作而在施加讀出電壓之后對選擇存儲(chǔ)單元施加用來抑制選擇存儲(chǔ)單元的電阻變化的偽讀出電壓的情況。
首先，在所有的字線、位線和源極線處于接地電位Vss的狀態(tài)下，使與選擇存儲(chǔ)單元連接的選擇字線的電位增加到電源電壓Vcc，使與選擇字線連接的1行存儲(chǔ)單元的選擇晶體管導(dǎo)通。同時(shí)，對選擇位線施加電壓V1。結(jié)果，對連接選擇位線和選擇源極線的選擇存儲(chǔ)單元(＝讀出對象存儲(chǔ)單元)的可變電阻元件，在位線側(cè)施加電壓V1，在源極線側(cè)施加電壓Vss(＝0V)，當(dāng)以源極線側(cè)作為基準(zhǔn)電位時(shí)，對可變電阻元件施加V1的讀出電壓。在讀出期間Tr維持對該讀出電壓的施加，使與選擇存儲(chǔ)單元的可變電阻元件的電阻、即存儲(chǔ)狀態(tài)對應(yīng)的讀出電流經(jīng)處于導(dǎo)通狀態(tài)的選擇晶體管在選擇位線上流動(dòng)，可以由讀出電路13讀出選擇存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。在經(jīng)過讀出期間Tr后，使選擇位線的電位回到接地電位Vss，同時(shí)，對和選擇字線同一行的選擇源極線和非選擇位線施加電壓V1。因選擇位線的電位是接地電位Vss，故當(dāng)對連接選擇位線和選擇源極線的選擇存儲(chǔ)單元(讀出對象存儲(chǔ)單元)的可變電阻元件，在位線側(cè)施加電壓Vss(＝0V)，在源極線側(cè)施加電壓V1，且以源極線側(cè)作為基準(zhǔn)電位時(shí)，對可變電阻元件施加電壓-V1的偽讀出電壓。在再生期間Td維持該偽讀出電壓的施加。在經(jīng)過再生期間Td后，選擇字線和選擇源極線及非選擇位線的電位回到接地電位Vss。
若按照以上處理順序，在對選擇字線施加電源電壓Vcc使選擇存儲(chǔ)單元的選擇晶體管導(dǎo)通的期間，前后成對地施加讀出電壓V1和偽讀出電壓-V1，所以，可以抑制伴隨選擇存儲(chǔ)單元的讀出工作的可變電阻元件的電阻變化。
這里，再生期間Td雖然可以和讀出期間Tr相同，但通過使再生期間Td加在選擇源極線和非選擇位線上的電壓V1比讀出期間Tr加在選擇位線上的電壓V1高，可以縮短。
其次，說明本發(fā)明裝置的別的實(shí)施方式。
在上述各實(shí)施方式中，作為存儲(chǔ)單元的結(jié)構(gòu)，就1R型存儲(chǔ)單元和1T/1R型存儲(chǔ)單元2種情況，舉例說明了存儲(chǔ)單元陣列的構(gòu)成，但存儲(chǔ)單元的結(jié)構(gòu)，只要是可以使流過選擇存儲(chǔ)單元的可變電阻元件的電流方向正負(fù)反向的結(jié)構(gòu)，除了1R型存儲(chǔ)單元和1T/1R型存儲(chǔ)單元之外，也可以是任何其他的結(jié)構(gòu)。此外，1T/1R型存儲(chǔ)單元的選擇晶體管不限于N型MOSFET，也可以是P型MOSFET。
在上述第3實(shí)施方式中，作為1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的構(gòu)成，舉出了圖2所示那樣的各行設(shè)置沿行方向延伸的源極線的構(gòu)成例子，但1T/1R型存儲(chǔ)單元的存儲(chǔ)單元陣列的構(gòu)成不限于上述實(shí)施方式的構(gòu)成。例如，也可以是在列方向上與位線平行延伸的源極線。這時(shí)，電壓施加方法與用圖24和圖25說明的電壓施加順序不同，例如，非選擇位線的電位只要維持和非選擇源極線等電位(例如接地電位Vss)即可。進(jìn)而，源極線也可以以存儲(chǔ)單元陣列為單位共用。
在上述第1和第2實(shí)施方式中，假定選擇1根字線，在位線側(cè)選擇并讀出流過與該選擇字線連接的選擇存儲(chǔ)單元的讀出電流，但也可以使字線和位線的關(guān)系反過來，假定選擇1根位線，在字線側(cè)選擇并讀出流過與該選擇位線連接的選擇存儲(chǔ)單元的讀出電流。這時(shí)，讀出電路23連接在字線譯碼器17一側(cè)。
在上述第3實(shí)施方式中，假定讀出期間Tr流過選擇存儲(chǔ)單元的讀出電流從位線側(cè)流向源極線側(cè)，但也可以變成使讀出期間Tr流過選擇存儲(chǔ)單元的讀出電流從源極線側(cè)流向位線側(cè)，使再生期間Td中流過選擇存儲(chǔ)單元的電流從位線側(cè)流向源極線側(cè)，也可以變更施加在各位線、各源極線的電壓設(shè)定。這時(shí)，根據(jù)需要，也可以使讀出電路13連接在源極線譯碼器6一側(cè)。
在上述各實(shí)施方式中，說明了對各字線、各位線、各源極線(只對第3實(shí)施方式)施加一定電壓振幅的電壓脈沖的情況，但施加的電壓脈沖的電壓振幅也可以不控制在一定的值上。例如，對脈沖的控制可以不是電壓控制，而是電流控制。
在上述各實(shí)施方式中，圖8、圖13、圖16、圖19或圖23所示的電壓開關(guān)電路22a、22b、22c、22d、12a由1個(gè)電路方框產(chǎn)生寫入、擦除和讀出的各工作電壓，但也可以分別具有單獨(dú)產(chǎn)生上述各工作電壓的電路。進(jìn)而，讀出工作時(shí)的讀出電壓施加電路也可以設(shè)在各譯碼器內(nèi)。
雖然通過優(yōu)選的實(shí)施方式說明了本發(fā)明，但只要不脫離本發(fā)明的精神和范圍，本領(lǐng)域技術(shù)人員可以對本發(fā)明的實(shí)施方式進(jìn)行各種各樣的改正和變形。本發(fā)明以一同附上的權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具有分別在行方向和列方向排列多個(gè)包括利用電阻的變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元而形成的存儲(chǔ)單元陣列，其特征在于，包括存儲(chǔ)單元選擇電路，以行、列或存儲(chǔ)單元為單位從上述存儲(chǔ)單元陣列中選擇上述存儲(chǔ)單元；讀出電壓施加電路，對由上述存儲(chǔ)單元選擇電路選出的選擇存儲(chǔ)單元的上述可變電阻元件施加讀出電壓；以及讀出電路，對上述選擇存儲(chǔ)單元內(nèi)的作為讀出對象的上述存儲(chǔ)單元檢測與該可變電阻元件的電阻值對應(yīng)流過的讀出電流的大小，再讀出存儲(chǔ)在上述讀出對象存儲(chǔ)單元中的信息，上述讀出電壓施加電路將和上述讀出電壓反極性的偽讀出電壓施加給上述選擇存儲(chǔ)單元的上述可變電阻元件。
2.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述存儲(chǔ)單元選擇電路將上述選擇存儲(chǔ)單元的選擇切換到其他選擇存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，上述讀出電壓施加電路對同一上述選擇存儲(chǔ)單元施加上述讀出電壓和上述偽讀出電壓兩者。
3.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述存儲(chǔ)單元選擇電路將上述選擇存儲(chǔ)單元的選擇切換到其他選擇存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，上述讀出電壓施加電路對同一上述選擇存儲(chǔ)單元在施加上述讀出電壓之后，施加上述偽讀出電壓。
4.權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述存儲(chǔ)單元選擇電路將上述選擇存儲(chǔ)單元的選擇切換到其他選擇存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，上述讀出電壓施加電路對同一上述選擇存儲(chǔ)單元在施加上述讀出電壓之前，施加上述偽讀出電壓。
5.權(quán)利要求1～4的任何一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述可變電阻元件是鈣鈦礦型金屬氧化物。
6.權(quán)利要求1～4的任何一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述可變電阻元件是通過電脈沖的施加而使電阻值進(jìn)行可逆變化的金屬氧化物。
7.權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于作為上述可變電阻元件的材料的金屬氧化物是過渡金屬氧化物。
8.權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于作為上述可變電阻元件的材料的金屬氧化物包含Pr和Mn。
9.權(quán)利要求1～4的任何一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于對上述選擇存儲(chǔ)單元的上述可變電阻元件施加上述偽讀出電壓的期間比施加上述讀出電壓的期間短，在上述偽讀出電壓施加時(shí)流過上述選擇存儲(chǔ)單元的上述可變電阻元件的電流比上述讀出電壓施加時(shí)流過的電流大。
10.權(quán)利要求1～4的任何一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元陣列具有在行方向上延伸的多根行選擇線和在列方向上延伸的多根列選擇線，同一行的上述各存儲(chǔ)單元使上述可變電阻元件的一端側(cè)與同一上述行選擇線連接，同一列的上述各存儲(chǔ)單元使上述可變電阻元件的另一端側(cè)與同一上述列選擇線連接，上述存儲(chǔ)單元選擇電路從上述存儲(chǔ)單元陣列中選擇1列或1行的上述存儲(chǔ)單元。
11.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第1電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述讀出電壓，上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第3電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述偽讀出電壓，上述第2電壓是上述第1電壓和上述第3電壓之間的電壓值，上述第1電壓與上述第2電壓的電壓差的絕對值和上述第3電壓與上述第2電壓的電壓差的絕對值相等。
12.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第1電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述讀出電壓，上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第3電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述偽讀出電壓，上述第2電壓是上述第1電壓和上述第3電壓之間的電壓值，上述第1電壓與上述第2電壓的電壓差的絕對值比上述第3電壓與上述第2電壓的電壓差的絕對值小，上述讀出電壓的施加期間比上述偽讀出電壓的施加期間長。
13.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第1電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述讀出電壓，上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加上述第2電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第1電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述偽讀出電壓。
14.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第1電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加第2電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述讀出電壓，上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加和上述第2電壓同極性的第4電壓，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第1電壓，由此，對上述存儲(chǔ)單元選擇電路選出的1列或1行的選擇存儲(chǔ)單元的上述可變電阻元件施加上述偽讀出電壓，上述第1電壓與上述第4電壓的電壓差的絕對值比上述第1電壓與上述第2電壓的電壓差的絕對值大，上述讀出電壓的施加期間比上述偽讀出電壓的施加期間長。
15.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述存儲(chǔ)單元選擇電路將上述選擇存儲(chǔ)單元的選擇切換到其他上述存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，存在上述讀出電壓的施加期間和上述偽讀出電壓的施加期間，在上述兩施加期間之間存在所有的上述列選擇線和所有的上述行選擇線是同一電位的預(yù)充電期間。
16.權(quán)利要求10所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述存儲(chǔ)單元選擇電路將上述選擇存儲(chǔ)單元的選擇切換到其他上述存儲(chǔ)單元為止的1個(gè)選擇期間內(nèi)，上述讀出電壓施加電路在對所有的上述列選擇線和所有的上述行選擇線施加了第2電壓的狀態(tài)下，對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加第1電壓，經(jīng)過第1延遲時(shí)間之后，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第1電壓，經(jīng)過對所有的上述列選擇線和所有的上述行選擇線施加了上述第1電壓的預(yù)充電期間之后，對與上述存儲(chǔ)單元選擇電路選出的1列或1行對應(yīng)的1根上述列選擇線或上述行選擇線施加上述第2電壓，經(jīng)過第2延遲時(shí)間之后，對與上述存儲(chǔ)單元選擇電路選出的1列或1行之外的列和行對應(yīng)的上述列選擇線和上述行選擇線施加上述第2電壓，上述第1延遲時(shí)間和上述第2延遲時(shí)間的各經(jīng)過期間中的一方是上述讀出電壓的施加期間，另一方是上述偽讀出電壓的施加期間。
17.權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于規(guī)定上述讀出電壓施加期間和上述預(yù)充電期間的合計(jì)期間的第1脈沖和規(guī)定上述偽讀出電壓施加期間和上述預(yù)充電期間的合計(jì)期間的第2脈沖的一方利用另一方的時(shí)間延遲來生成。
18.權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于規(guī)定上述讀出電壓施加期間和上述預(yù)充電期間的合計(jì)期間的第1脈沖和規(guī)定上述偽讀出電壓施加期間和上述預(yù)充電期間的合計(jì)期間的第2脈沖的一方利用另一方的時(shí)間延遲來生成。
19.權(quán)利要求1～4中的任何一項(xiàng)所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元具有上述可變電阻元件和選擇晶體管的串聯(lián)電路，上述存儲(chǔ)單元陣列具有沿行方向延伸的多根行選擇線和沿列方向延伸的多根列選擇線，同一行的上述各存儲(chǔ)單元使上述選擇晶體管的柵極與同一上述行選擇線連接，同一列的上述各存儲(chǔ)單元使上述串聯(lián)電路的一端與同一上述列選擇線連接，上述各存儲(chǔ)單元使上述串聯(lián)電路的另一端與源極線連接，上述存儲(chǔ)單元選擇電路從上述存儲(chǔ)單元陣列中至少選出1個(gè)同一行的上述存儲(chǔ)單元，上述讀出電壓施加電路對與上述存儲(chǔ)單元選擇電路選出的選擇存儲(chǔ)單元連接的上述行選擇線施加使上述選擇晶體管導(dǎo)通的電壓，在與上述選擇存儲(chǔ)單元連接的上述列選擇線和上述源極線之間分別施加上述讀出電壓和上述偽讀出電壓。
20.一種讀出方法，是對具有利用電阻變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元讀出上述信息的方法，其特征在于，進(jìn)行第1處理，對作為讀出對象的上述存儲(chǔ)單元的上述可變電阻元件施加規(guī)定的讀出電壓，判定流過上述可變電阻元件的電流的大??；以及第2處理，對在上述第1處理中施加了上述讀出電壓的上述存儲(chǔ)單元的上述可變電阻元件施加與上述讀出電壓的極性相反的偽讀出電壓。
21.權(quán)利要求20所述的讀出方法，其特征在于在上述第1處理中施加了上述讀出電壓的上述存儲(chǔ)單元被選擇的期間內(nèi)，在時(shí)間上前后執(zhí)行上述第1處理和上述第2處理。
22.權(quán)利要求20或21所述的讀出方法，其特征在于上述可變電阻元件是鈣鈦礦型金屬氧化物。
23.權(quán)利要求20或21所述的讀出方法，其特征在于上述可變電阻元件是通過電脈沖的施加而使電阻值進(jìn)行可逆變化的金屬氧化物。
24.權(quán)利要求23所述的讀出方法，其特征在于作為上述可變電阻元件的材料的金屬氧化物是過渡金屬氧化物。
25.權(quán)利要求23所述的讀出方法，其特征在于作為上述可變電阻元件的材料的金屬氧化物包含Pr和Mn。
26.一種讀出裝置，是對具有利用電阻變化來存儲(chǔ)信息的可變電阻元件的存儲(chǔ)單元讀出上述信息的裝置，其特征在于，包括判定電路，對作為讀出對象的上述存儲(chǔ)單元的上述可變電阻元件施加規(guī)定的讀出電壓，判定流過上述可變電阻元件的電流的大??；以及偽讀出電壓施加電路，對在由上述判定電路進(jìn)行的處理中施加了上述讀出電壓的上述存儲(chǔ)單元的上述可變電阻元件施加與上述讀出電壓的極性相反的偽讀出電壓。
全文摘要
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)單元選擇電路(17)，以行、列或存儲(chǔ)單元為單位從存儲(chǔ)單元陣列(15)中選擇存儲(chǔ)單元；讀出電壓施加電路(22a)，對由存儲(chǔ)單元選擇電路(17)選出的選擇存儲(chǔ)單元的可變電阻元件施加讀出電壓；讀出電路(23)，對選擇存儲(chǔ)單元內(nèi)的讀出對象存儲(chǔ)單元檢測與該可變電阻元件的電阻值對應(yīng)流過的讀出電流的大小，再讀出存儲(chǔ)在讀出對象存儲(chǔ)單元中的信息；讀出電壓施加電路(22a)將和讀出電壓反極性的偽讀出電壓施加給選擇存儲(chǔ)單元的可變電阻元件。
文檔編號(hào)G11C16/26GK1741194SQ200510087650
公開日2006年3月1日 申請日期2005年7月27日 優(yōu)先權(quán)日2004年7月28日
發(fā)明者川添豪哉, 玉井幸夫, 島岡篤志, 森本英德, 粟屋信義 申請人:夏普株式會(huì)社