專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及當(dāng)用于具有例如靜態(tài)RAM的半導(dǎo)體集成電路器件時(shí)的半導(dǎo)體集成電路器件和有效的技術(shù)。
日本未審專利公報(bào)No.2001-344979(專利文獻(xiàn)1)公開(kāi)了一項(xiàng)發(fā)明，該發(fā)明通過(guò)給字線提供負(fù)電壓而用于解決如下問(wèn)題隨著器件變得更精細(xì)，截止?fàn)顟B(tài)下的漏電流由于晶體管的閾值電壓下降而增加，其中被訪問(wèn)(被選擇)的晶體管的柵極在備用時(shí)連接到上述字線。日本未審專利公報(bào)No.6(1994)-216346(專利文獻(xiàn)2)公開(kāi)了一項(xiàng)發(fā)明，其中預(yù)先將閾值電壓設(shè)置為高，在工作時(shí)，在正向偏置方向給襯底提供小電壓，使得閾值電壓減小，并且在保證所希望的工作速度的同時(shí)進(jìn)行工作。在備用狀態(tài)時(shí)，電源電壓和地電位提供給襯底，以利用高閾值電壓進(jìn)行操作，由此減少漏電流。

發(fā)明內(nèi)容
在如1-芯片微型計(jì)算機(jī)等近年來(lái)的系統(tǒng)LSI中，隨著器件變得越來(lái)越精細(xì)，MOSFET(絕緣柵場(chǎng)效應(yīng)晶體管)的工作電壓和閾值電壓減小。閾值電壓的減小是通過(guò)減小柵極絕緣膜的厚度來(lái)實(shí)現(xiàn)的，并且通常不被看作問(wèn)題的柵極絕緣膜中的漏電流變得不可忽視。這里本發(fā)明人已經(jīng)注意到反轉(zhuǎn)現(xiàn)象的發(fā)生概率極高，這種反轉(zhuǎn)現(xiàn)象是柵極絕緣膜中的產(chǎn)生的漏電流大于源極和漏極之間的漏電流。
本發(fā)明的目的是提供一種可以減小漏電流的具有SRAM的半導(dǎo)體集成電路器件。本發(fā)明的上述和其它目的和新特征將從下面的說(shuō)明和附圖中明顯看出。
下面將簡(jiǎn)要地介紹本申請(qǐng)中公開(kāi)的發(fā)明的表示性的輪廓。在包括多個(gè)存儲(chǔ)單元的SRAM中，提供襯底偏置切換電路，其中每個(gè)存儲(chǔ)單元由存儲(chǔ)器和選擇MOSFET構(gòu)成，在所述存儲(chǔ)器中，兩個(gè)反相器電路的輸入端和輸出端交叉連接，所述選擇MOSFET設(shè)置在存儲(chǔ)器和互補(bǔ)位線之間，并且其柵極連接到字線。在正常操作中，襯底偏置切換電路將電源電壓提供給其中形成存儲(chǔ)單元的P溝道MOSFET的N型阱，并將電路的地電位提供給其中形成N溝道MOSFET的P型阱。在備用狀態(tài)下，襯底偏置切換電路將比電源電壓低并且通過(guò)它使N型阱和P溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給N型阱，并且將比地電位高并通過(guò)其使P型阱和N溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給P型阱。
可以減小備用狀態(tài)下的作為存儲(chǔ)器部件的P溝道和N溝道MOSFET的柵極之間的柵極漏電流。


圖1是表示根據(jù)本發(fā)明的靜態(tài)RAM的例子的電路圖；圖2是表示根據(jù)本發(fā)明的靜態(tài)SRAM的另一例子的電路圖；圖3是用于解釋圖2的靜態(tài)RAM的工作的例子的時(shí)序圖；圖4是表示用于本發(fā)明的MOSFET的例子的器件剖面圖；圖5是表示用于本發(fā)明的MOSFET中的漏電流的示意圖；圖6是表示通過(guò)本發(fā)明的發(fā)明人檢測(cè)到的柵極氧化物膜的厚度和漏電流之間的關(guān)系的特性圖；
圖7是表示作為例子的N溝道MOSFET中的漏極電流Ids和柵極氧化物膜的厚度Tox之間的關(guān)系的特性圖；圖8是表示漏電流和柵極氧化物膜的厚度之間的關(guān)系的特性圖；圖9是表示漏電流和阱電位之間的關(guān)系的特性圖；圖10是表示本發(fā)明的靜態(tài)RAM的例子的一般電路圖；以及圖11是適用于本發(fā)明的半導(dǎo)體集成電路器件的例子的方框圖。
具體實(shí)施例方式
圖1是表示根據(jù)本發(fā)明的靜態(tài)RAM的例子的電路圖。在該圖中，作為表示性的，示出了一個(gè)存儲(chǔ)單元和位線電位控制電路。在該存儲(chǔ)單元中，由P溝道MOSFET Q1和N溝道MOSFET Q2構(gòu)成的CMOS反相器電路以及由P溝道MOSFET Q3和N溝道MOSFET Q4構(gòu)成的CMOS反相器電路的輸入和輸出端交叉連接，由此形成作為存儲(chǔ)器的鎖存器(觸發(fā)器)電路。CMOS反相器電路(Q1、Q2)的輸出端和CMOS反相器電路(Q3、Q4)的輸入端之間的連接點(diǎn)用做存儲(chǔ)節(jié)點(diǎn)n0，這是存儲(chǔ)節(jié)點(diǎn)之一，并且CMOS反相器電路(Q1、Q2)的輸入端和CMOS反相器電路(Q3、Q4)的輸出端之間的連接點(diǎn)用做另一存儲(chǔ)節(jié)點(diǎn)n1。
用于尋址選擇的N溝道MOSFET Q5設(shè)置在存儲(chǔ)節(jié)點(diǎn)n0和位線BL之間，用于尋址選擇的N溝道MOSFET Q6設(shè)置在存儲(chǔ)節(jié)點(diǎn)n1和位線/BL之間。每個(gè)MOSFET Q5和Q6的柵極連接到字線WL。用于預(yù)充電的P溝道MOSFET Q8和Q9設(shè)置在位線BL和/BL與電源電壓VDD之間，用于平衡的P溝道MOSFET Q7設(shè)置在位互補(bǔ)位線BL和/BL之間。預(yù)充電信號(hào)PR提供給MOSFET Q7-Q9的柵極。
位線電位控制電路VCON是為位線BL和/BL提供的。當(dāng)位線電位控制電路VCON接收到備用信號(hào)STB并進(jìn)入備用狀態(tài)時(shí)，其中在該備用狀態(tài)下在預(yù)定周期內(nèi)在存儲(chǔ)單元上不進(jìn)行寫和讀操作，中間電壓如VDD/2或者低電平電壓如對(duì)應(yīng)字線WL的未選擇電平的電路的地電位VSS提供給位線BL和/BL，其中所述地電位VSS比電源電壓VDD低。盡管未示出，在備用狀態(tài)下，用于選擇/未選擇字線WL的地址選擇電路將所有字線設(shè)置為低電平，如地電位VSS。
如上所述，通過(guò)在備用狀態(tài)下將所有字線WL設(shè)置為未選擇電平(＝地電位VSS)和將位線(BL、/BL)設(shè)置為低于預(yù)充電電位(＝VDD)的值(VDD/2或者VSS)，利用字線WL的未選擇電平，MOSFET Q5和Q6中的柵極和襯底(阱)之間的電位變得與襯底電位(＝地電位VSS)相同。因而，沒(méi)有漏電流經(jīng)過(guò)柵極絕緣膜在柵極和襯底之間流過(guò)。當(dāng)通過(guò)位線電位控制電路VCON將位線電位設(shè)置為VDD/2時(shí)，如上所述，只有VDD/2施加于柵極、源極和漏極之間，從而可以將漏電流減小到一半。當(dāng)位線電位設(shè)置VSS時(shí)，如上所述，可以防止在柵極、源極和漏極之間發(fā)生漏電流。
還可以省略位線電位控制電路VCON，在備用狀態(tài)下將預(yù)充電信號(hào)PR設(shè)置為高電平，并且使預(yù)充電MOSFET Q8、Q9和Q7截止。此時(shí)，位線BL和/BL設(shè)置為高阻抗?fàn)顟B(tài)。因此，即使在柵極、源極和漏極之間產(chǎn)生漏電流，也可以很好地對(duì)位線BL和/BL中的寄生電容進(jìn)行放電。電平最終達(dá)到VSS電平，并且沒(méi)有電流流過(guò)。
圖2是表示根據(jù)本發(fā)明的靜態(tài)RAM的另一例子的電路圖。圖2表示類似于上述存儲(chǔ)單元的存儲(chǔ)單元、一對(duì)互補(bǔ)位線BL和/BL、字線WL、襯底控制電壓產(chǎn)生電路VWG、用于電路VWG的過(guò)變化開(kāi)關(guān)(change-over switch)和列開(kāi)關(guān)、公共數(shù)據(jù)線CD和/CD以及對(duì)應(yīng)公共數(shù)據(jù)線CD和/CD的寫電路和讀檢測(cè)放大器。
作為表示性目的示出的存儲(chǔ)單元由MOSFET Q1-Q6構(gòu)成，類似于上述存儲(chǔ)單元。在該實(shí)施例中，N溝道型的負(fù)載MOSFET Q15 Q16設(shè)置在位線BL和/BL與電源電壓VDD之間。位線BL和/BL經(jīng)過(guò)由N溝道MOSFET Q10和Q11構(gòu)成的列開(kāi)關(guān)連接到公共數(shù)據(jù)線CD和/CD。采用單端型差分放大電路A1和A2形式的讀出放大器的輸入端連接到公共數(shù)據(jù)線CD和/CD。從兩個(gè)放大電路A1和A2的輸出端，產(chǎn)生互補(bǔ)輸出信號(hào)dout和/dout。偏置電流從被讀出放大器激勵(lì)信號(hào)SAC導(dǎo)通的N溝道MOSFET Q14經(jīng)過(guò)并到達(dá)將要被激勵(lì)的放大電路A1和A2。
由未示出的寫放大器產(chǎn)生的寫信號(hào)din經(jīng)過(guò)被寫信號(hào)WECS切換的N溝道MOSFET Q12提供給公共數(shù)據(jù)線CD。通過(guò)由反相器電路INV使寫信號(hào)din反相獲得的信號(hào)經(jīng)過(guò)被寫信號(hào)WECS切換的N溝道MOSFET Q13提供給公共數(shù)據(jù)線/CD。
在該實(shí)施例的存儲(chǔ)單元中，漏電流包括溝道漏電流和柵極漏電流。在存儲(chǔ)單元中，在存儲(chǔ)節(jié)點(diǎn)n0處于高電平和存儲(chǔ)節(jié)點(diǎn)n1處于低電平的情況下，在P溝道MOSFET Q1和N溝道MOSFET Q4的漏極和源極之間產(chǎn)生溝道漏電流。在N溝道MOSFET Q2和P溝道MOSFET Q3的柵極與襯底(阱)之間產(chǎn)生柵極漏電流。
為了減小在備用狀態(tài)下的存儲(chǔ)單元的存儲(chǔ)部件中的柵極漏電流，開(kāi)關(guān)SW1和SW2被控制信號(hào)WELC切換，比電源電壓VDD小的電壓VDD1施加于其中形成P溝道MOSFET Q1和Q3的N型阱(NWEL)，并且比地電位VSS大的電壓VSS1施加于其中形成N溝道MOSFET Q2和Q4的P型阱(PWEL)。電壓VDD1和VSS1由襯底控制電壓產(chǎn)生電路VWG產(chǎn)生。在返回到正常工作的情況下，通過(guò)開(kāi)關(guān)SW1和SW2，將電源電壓VDD提供給N型阱(NWEL)，并將地電位VSS提供給P型阱。
由于電源電壓VDD施加于P溝道MOSFET Q1和Q3的源極，因此將電壓VDD1設(shè)置為使襯底和每個(gè)MOSFET Q1和Q3的源極之間的PN結(jié)不正向偏置的預(yù)定電壓。就是說(shuō)，VDD1設(shè)置成滿足VDD-VDD1＜大約0.7V的關(guān)系。同樣，地電位VSS施加于N溝道MOSFET Q2和Q4的源極，從而電壓VSS1設(shè)置為使襯底和MOSFETQ2和Q4的源極之間的PN結(jié)不正向偏置的預(yù)定電壓。就是說(shuō)，VSS1設(shè)置成滿足VSS-VSS1＜大約0.7V的關(guān)系。通過(guò)在襯底電壓VDD1和VSS1之間進(jìn)行切換，而且在備用狀態(tài)下在存儲(chǔ)單元的存儲(chǔ)器中，柵極和襯底之間的電位差減小，因而，可以減小柵極漏電流。
圖3是表示圖2的靜態(tài)RAM的工作的例子的時(shí)序圖。在讀操作時(shí)，字線WL設(shè)置為選擇電平，如電源電壓VDD。列選擇信號(hào)YS也設(shè)置為高電平，如電源電壓VDD。通過(guò)選擇字線WL，根據(jù)存儲(chǔ)狀態(tài)將高電平和低電平輸出到位線BL和/BL，并且被列選擇信號(hào)YS選擇的位線BL和/BL的讀信號(hào)傳輸?shù)焦矓?shù)據(jù)線CD和/CD。
通過(guò)讀出放大器激勵(lì)信號(hào)SAC的高電平(VDD)，MOSFET Q14導(dǎo)通，差分放大電路A1和A2變?yōu)楣ぷ?，傳輸?shù)焦矓?shù)據(jù)線CD和/CD的存儲(chǔ)單元的讀信號(hào)被放大，并且輸出信號(hào)DOUT和/DOUT經(jīng)過(guò)未示出的輸出電路被輸出。盡管未示出，為輸出電路提供鎖存電路，甚至在讀出放大器設(shè)置在非工作狀態(tài)時(shí)，放大信號(hào)保持不變。在完成讀操作時(shí)，讀出放大器激勵(lì)信號(hào)SAC設(shè)置為低電平(VSS)，并且差分放大電路A1和A2設(shè)置為非工作狀態(tài)，就是說(shuō)，偏置電流中斷。
而且在寫操作時(shí)，字線WL設(shè)置為類似于電源電壓VDD的選擇電平。列選擇信號(hào)YS也設(shè)置為類似于電源電壓VDD的高電平。寫控制信號(hào)WECS設(shè)置為高電平(H)，MOSFET Q12和Q13導(dǎo)通，并且寫信號(hào)din經(jīng)過(guò)公共數(shù)據(jù)線CD和/CD、MOSFET Q10和Q11以及位線BL和/BL傳輸?shù)酱鎯?chǔ)單元，從而對(duì)存儲(chǔ)單元的存儲(chǔ)狀態(tài)進(jìn)行重寫。
在備用或非工作(NOP)狀態(tài)下，控制信號(hào)WELC設(shè)置為低電平。因而，開(kāi)關(guān)SW1將VSS切換到VSS1，并將VSS1提供給襯底N溝道MOSFET Q2和Q4的襯底PWEL。開(kāi)關(guān)SW2將VDD切換到VDD1，并將VDD1提供給P溝道MOSFET Q1和Q3的襯底NWEL。當(dāng)備用狀態(tài)復(fù)位到正常狀態(tài)時(shí)，控制信號(hào)WELC設(shè)置為高電平。因而，通過(guò)開(kāi)關(guān)SW1和SW2，將VSS提供給N溝道MOSFET Q2和Q4的襯底PWEL，并將VDD提供給P溝道MOSFET Q1和Q3的襯底NWEL。之后，進(jìn)行讀操作或?qū)懖僮鳌?br> 下面將參照?qǐng)D4-9介紹減小尺寸MOSFET中的漏電流。圖4是用于本發(fā)明的MOSFET的器件部分。深N型阱區(qū)DNWEL形成在P型半導(dǎo)體襯底Psub上方。在形成N溝道MOSFET(NMOSEFT)的區(qū)域中，形成P型阱區(qū)PWEL。在形成P溝道MOSFET(PMOSEFT)的區(qū)域中，形成N型阱區(qū)NWEL。器件隔離部分形成在MOSFET(NMOSFET和PMOSFET)周圍。器件隔離部分例如由氧化硅層構(gòu)成。N溝道MOSFET(NMOSFET)通過(guò)形成柵極絕緣膜以及源極和漏極構(gòu)成，其中源極和漏極由N+層構(gòu)成，同時(shí)柵極形成在柵極絕緣膜上。P溝道MOSFET(PMOSFET)通過(guò)形成柵極絕緣膜以及源極和漏極構(gòu)成，其中源極和漏極由P+層構(gòu)成，同時(shí)柵極形成在柵極絕緣膜上。
圖5是表示MOSFET中的漏電流的示意圖。在該圖中，示出了標(biāo)準(zhǔn)化N溝道或P溝道MOSFET的阱、漏極、源極、柵極和器件隔離部分，并且漏電流的電流通路A和B用箭頭表示。漏電流A是流過(guò)柵極絕緣膜的電流并包括在柵極和襯底(阱)、柵極和漏極以及柵極和源極之間流動(dòng)的電流。漏電流B是在MOSFET處于截止?fàn)顟B(tài)時(shí)在漏極和源極之間流過(guò)的電流。下面，電流A表示為柵極漏電流Ig，電流B表示為溝道漏電流Ioff。
圖6是表示由本發(fā)明的發(fā)明人檢測(cè)的柵極氧化物膜厚度和漏電流之間的關(guān)系的特性圖。在90nm或更大的技術(shù)節(jié)點(diǎn)中，即，在90nm工藝、130nm工藝和180nm工藝(柵極長(zhǎng)度分別為90nm、130nm和180nm)中，柵極氧化物膜的厚度分別設(shè)置為大約2nm、大約2.5-3nm、和大約3.5-4nm。在該圖中，溝道漏電流(Ioff)占據(jù)備用(漏電流)電流的大部分，如在由虛線所示的特性B中所示的。在90nm或更細(xì)的下一代技術(shù)節(jié)點(diǎn)中，柵極漏Ig顯著增加，如由實(shí)線表示的特性A所示，并且期望Ig變得比Ioff大(Ig＞Ioff)。建議這個(gè)問(wèn)題不能通過(guò)在專利文獻(xiàn)1和2中公開(kāi)的方法來(lái)解決，這兩篇專利文獻(xiàn)只注意了溝道漏電流Ioff。
圖7是表示作為例子在N溝道MOSFET的情況下漏極電流Ids和柵極氧化物膜厚度Tox的特性圖。圖8是表示漏電流I和柵極氧化物膜厚度Tox的特性圖。圖9是表示漏電流I和襯底偏置電壓Vbb的特性圖。圖7-9是通過(guò)本發(fā)明人進(jìn)行的計(jì)算機(jī)模擬獲得的。應(yīng)該理解的是，當(dāng)厚度Tox如圖7所示那樣減小時(shí)，漏極電流Ids增加。然而，如圖8所示，希望在具有90nm或更小柵極長(zhǎng)度的最大節(jié)點(diǎn)中，就是說(shuō)，在下一代更精細(xì)的半導(dǎo)體技術(shù)中，厚度Tox達(dá)到2nm，柵極漏電流Ig成指數(shù)性增加，并且柵極漏電流Ig和溝道漏電流Ioff之間的關(guān)系變?yōu)橄喾础?br> 圖8是表示在膜厚度Tox上在存儲(chǔ)單元的存儲(chǔ)器中，具有Lg＝0.1μmWg＝1μm的N溝道MOSFET的柵極漏電流Ig和溝道漏電流Ioff的相關(guān)性。在評(píng)價(jià)中，膜厚Tox大約為2.1nm，并且Ig＞Ioff。應(yīng)該理解，隨著柵極膜變薄，柵極漏電流Ig變得比溝道漏電流Ioff更顯著，它已經(jīng)被看作是漏電流的主要原因。
圖9表示在Ig＞Ioff的結(jié)構(gòu)下在具有Tox＝2.1nm的N溝道MOSFET的柵極導(dǎo)通狀態(tài)下的柵極漏電流Ig、在該柵極截止?fàn)顟B(tài)下的溝道漏電流Ioff以及阱電位Vbb上的Istby(＝Ig+Ioff)。該圖中的特性A表示柵極漏電流Ig，特性B表示溝道漏電流Ioff，和特性C表示備用漏電流Istby＝Ig+Ioff。通過(guò)設(shè)置阱電位從而使電位差比柵極電位(VSS→VSS1)小，存在如下電位即漏電流總和Istby比阱電位為0V時(shí)的小。從該圖中可以理解到，當(dāng)襯底＝0V(VSS)時(shí)，Istby＝3.8nA，當(dāng)襯底＝0.5V(VSS1)時(shí)，Istby＝3.2nA。并且在擴(kuò)散層和阱之間的PN結(jié)不是正向偏置的條件下，可以將漏電流減小15％。
圖2的實(shí)施例使用了一種電路，該電路通過(guò)將N溝道MOSFET的P阱PWEL的電位增加到使源極擴(kuò)散層和阱之間的二極管不被導(dǎo)通的電位(VSS1)和通過(guò)將P溝道MOSFET的N阱NWEL的電位減小到使源極擴(kuò)散層和阱之間的二極管不導(dǎo)通的電位(VDD1)，在Ig＞Ioff的條件下用于減小漏電流。
圖10是根據(jù)本發(fā)明的靜態(tài)RAM的例子的一般電路圖。靜態(tài)RAM由存儲(chǔ)單元陣列、設(shè)置在存儲(chǔ)單元陣列的外圍電路中的地址選擇電路、讀電路和寫電路以及用于控制操作的時(shí)序產(chǎn)生電路構(gòu)成。
作為存儲(chǔ)單元陣列，代表性地示出了一個(gè)字線WL、兩對(duì)互補(bǔ)位線BL和/BL以及設(shè)置在交叉點(diǎn)上的兩個(gè)存儲(chǔ)單元。存儲(chǔ)單元由以下部件構(gòu)成鎖存電路，其中由P溝道MOSFET Q1和Q3與N溝道MOSFET Q2和Q4構(gòu)成的兩個(gè)CMOS反相器電路的輸入和輸出端交叉連接；和選擇開(kāi)關(guān)，它由鎖存電路的一對(duì)輸入和輸出節(jié)點(diǎn)與位線BL和/BL之間的N溝道MOSFET Q5和Q6構(gòu)成。MOSFET Q5和Q6的柵極連接到字線WL。
盡管不限制，在存儲(chǔ)單元陣列中，為一個(gè)字線WL設(shè)置128個(gè)存儲(chǔ)單元。因此，提供128對(duì)互補(bǔ)位線BL和/BL。對(duì)于一對(duì)位線BL和/BL，設(shè)置256個(gè)存儲(chǔ)單元。因此，提供256個(gè)字線WL0-255。對(duì)于每個(gè)位線BL和/BL，提供預(yù)充電&平衡電路PC/EQ。預(yù)充電&平衡電路PC/EQ由用于按照與圖1相同的方式給互補(bǔ)位線BL和/BL施加預(yù)充電電壓如電源電壓的P溝道MOSFET和用于使互補(bǔ)位線BL和/BL短路的P溝道MOSFET構(gòu)成。在該例中，提供了其中柵極和漏極交叉連接的P溝道MOSFET，作為互補(bǔ)位線BL和/BL與電源端子之間的上拉MOSFET。利用該結(jié)構(gòu)，可以防止在讀操作時(shí)在高電平側(cè)的位線上的電壓降。
盡管不限制，128對(duì)位線通過(guò)讀取用列開(kāi)關(guān)連接到32對(duì)互補(bǔ)讀數(shù)據(jù)線RD和/RD上，所述列開(kāi)關(guān)由P溝道MOSFET構(gòu)成。四對(duì)位線BL和/BL之一連接到讀數(shù)據(jù)線RD或/RD。為讀數(shù)據(jù)線RD和/RD提供讀出放大器SA。讀出放大器SA由CMOS鎖存電路和設(shè)置在CMOS鎖存電路的N溝道MOSFET的源極與該電路的地電位之間的N溝道MOSFET構(gòu)成，在所述CMOS鎖存電路中，兩個(gè)CMOS反相器電路的輸入和輸出端交叉連接。對(duì)于32對(duì)讀數(shù)據(jù)線RD和/RD，總共提供32個(gè)讀出放大器。
由時(shí)序產(chǎn)生電路產(chǎn)生的時(shí)序信號(hào)和由接收讀出放大器選擇信號(hào)sac的門電路產(chǎn)生的時(shí)序控制信號(hào)Фsac經(jīng)過(guò)反相器電路鏈傳輸?shù)絅溝道MOSFET的柵極，激勵(lì)讀出放大器SA和用于傳輸讀出放大器SA的放大信號(hào)的門電路。時(shí)序控制信號(hào)Фsac也用做用于讀取的列開(kāi)關(guān)的選擇信號(hào)。通過(guò)選擇信號(hào)激勵(lì)讀出放大器SA，并且讀出放大器SA放大讀數(shù)據(jù)線RD和/RD的信號(hào)。
讀出放大器SA的放大信號(hào)傳輸?shù)接蒑OSFETQ17-Q22構(gòu)成的鎖存電路LT，并且輸出信號(hào)dout由輸出電路OB產(chǎn)生。鎖存電路LT由穿通鎖存電路構(gòu)成，該穿通鎖存電路由在輸出鎖存控制信號(hào)olc的基礎(chǔ)上產(chǎn)生的信號(hào)Фolc控制。輸出電路OB由門電路和輸出反相器電路構(gòu)成，所述門電路由在示出驅(qū)動(dòng)器控制信號(hào)odc的基礎(chǔ)上產(chǎn)生的信號(hào)Фodc控制。
在該實(shí)施例中，盡管不限制，激勵(lì)所有32個(gè)讀出放大器SA并輸出32位讀信號(hào)的讀操作、激勵(lì)32個(gè)讀出放大器中的16個(gè)讀出放大器SA并輸出16位讀信號(hào)的讀操作、或者激勵(lì)32個(gè)讀出放大器SA中的8個(gè)讀出放大器SA并輸出8位讀信號(hào)的讀操作可以選擇進(jìn)行。讀出放大器選擇信號(hào)sac根據(jù)這三種讀操作控制讀出放大器SA等，并通過(guò)讀開(kāi)關(guān)控制信號(hào)rswc和列選擇信號(hào)sel而用做用于讀的列開(kāi)關(guān)的未選擇信號(hào)，其中所述列開(kāi)關(guān)由P溝道MOSFET構(gòu)成。
128對(duì)位線通過(guò)用于寫的列開(kāi)關(guān)(WCP)連接到32對(duì)互補(bǔ)寫數(shù)據(jù)線WD和/WD上，其中所述列開(kāi)關(guān)(WCP)由N溝道MOSFET構(gòu)成。一個(gè)寫數(shù)據(jù)線WD和/WD通過(guò)列開(kāi)關(guān)連接到4對(duì)位線BL和/BL的任一個(gè)上。對(duì)于寫數(shù)據(jù)線WD和/WD，提供由用于將寫信號(hào)din傳輸?shù)綄憯?shù)據(jù)線WD的反相器電路鏈(WDP1)、用于產(chǎn)生反相寫信號(hào)的反相器電路(WDP3)以及用于將反相寫信號(hào)傳輸?shù)綄憯?shù)據(jù)線/WD的反相器電路線(WDP2)構(gòu)成的寫電路(寫放大器)。對(duì)應(yīng)32對(duì)互補(bǔ)寫數(shù)據(jù)線WD和/WD提供32片寫電路。
盡管不限制，該實(shí)施例的SRAM可選擇地進(jìn)行使由32個(gè)寫放大器產(chǎn)生的32位寫信號(hào)有效的寫操作、使由32個(gè)寫放大器中的16個(gè)寫放大器產(chǎn)生的16位讀信號(hào)有效的寫操作、或者使由32個(gè)寫放大器中的8個(gè)寫放大器產(chǎn)生的8位寫信號(hào)有效的寫操作。為此，使用寫開(kāi)關(guān)控制信號(hào)wswc。在該實(shí)施例中，列選擇信號(hào)與寫開(kāi)關(guān)控制信號(hào)wswc組合并傳輸?shù)接蒒溝道MOSFET構(gòu)成的用于寫的列開(kāi)關(guān)。
讀出放大器SA的放大信號(hào)經(jīng)過(guò)門電路和由反相器電路構(gòu)成的鎖存電路傳輸?shù)組OSFET Q17-Q22，并且由門電路和輸出反相器電路產(chǎn)生輸出信號(hào)dout。由時(shí)序產(chǎn)生電路產(chǎn)生的時(shí)序信號(hào)和由接收讀出放大器選擇信號(hào)sac的門電路產(chǎn)生的時(shí)序控制信號(hào)Фsac經(jīng)過(guò)作為控制通路的一部分的反相器電路鏈傳輸?shù)絅溝道MOSFET的柵極，所述N溝道MOSFET的柵極激勵(lì)讀出放大器SA和用于傳輸讀出放大器SA的放大信號(hào)的門電路。時(shí)序控制信號(hào)Фsac還用做用于讀的列開(kāi)關(guān)的未選擇信號(hào)。
時(shí)序產(chǎn)生電路接收時(shí)鐘CLK和以讀/寫控制信號(hào)R/W為代表的多個(gè)控制信號(hào)，并根據(jù)SRAM的工作模式如讀操作、寫操作、或者備用操作而產(chǎn)生SRAM工作所需的各個(gè)時(shí)序信號(hào)。盡管未示出，產(chǎn)生了圖1中的控制信號(hào)STB、圖2的控制信號(hào)WELC等。
256個(gè)字線WL之一由字驅(qū)動(dòng)器選擇，所述字驅(qū)動(dòng)器接收由解碼器電路產(chǎn)生的選擇信號(hào)。解碼器電路接收由時(shí)序產(chǎn)生電路產(chǎn)生的時(shí)序信號(hào)和地址信號(hào)add，并產(chǎn)生字線的選擇信號(hào)和列選擇信號(hào)。在備用操作等的工作模式中，所有字線設(shè)置為非選擇電平，而與地址信號(hào)add無(wú)關(guān)。使用由解碼器電路產(chǎn)生的列選擇信號(hào)根據(jù)由未示出的邏輯電路進(jìn)行的32位操作、16位操作或8位操作而產(chǎn)生控制信號(hào)sac、rswc、wswc等。
圖11是表示適用于本發(fā)明的半導(dǎo)體集成電路器件如微處理器(以下稱為微計(jì)算機(jī)LSI)的實(shí)施例的方框圖。該圖的電路塊通過(guò)公知的CMOS(互補(bǔ)MOS)半導(dǎo)體集成電路制造技術(shù)形成在單晶硅等的一個(gè)襯底上。
盡管不限制，微計(jì)算機(jī)LSI通過(guò)使RISC(Reduced Instruction SetComputer減少指令組計(jì)算機(jī))型的處理單元CPU中心化而實(shí)現(xiàn)了高性能算法工藝。其上集成了系統(tǒng)結(jié)構(gòu)所需的外圍器件的微計(jì)算機(jī)LSI應(yīng)用于便攜式器件。中心處理單元CPU具有RISC型的指令設(shè)置，并且基本指令利用流水線工藝而通過(guò)1-指令1-狀態(tài)(1系統(tǒng)時(shí)鐘循環(huán))來(lái)工作。例如，為蜂窩電話安裝作為主要部件和下列外圍電路的中心化處理單元CPU和數(shù)據(jù)信號(hào)處理器DSP。
內(nèi)部總線包括I總線、Y總線、X總線、L總線和外圍總線。作為內(nèi)置外圍模塊，提供用于圖像處理的存儲(chǔ)器XYMEM和存儲(chǔ)控制器XYCNT，以便用戶系統(tǒng)可以由最少數(shù)量的部件構(gòu)成。存儲(chǔ)器XYMEM和控制器XYCNT連接到I總線、X總線、Y總線和L總線，并且進(jìn)行用于圖像處理的數(shù)據(jù)輸入/輸出操作和用于顯示操作的輸出操作。作為內(nèi)置存儲(chǔ)器如存儲(chǔ)器XYMEM和高速緩沖存儲(chǔ)器CACHE，使用如圖1、2或10所示的SRAM。
對(duì)于I總線，提供高速緩沖存儲(chǔ)器CACHE、高速緩沖存儲(chǔ)控制器CCN、存儲(chǔ)器管理控制器MMU、翻譯后備緩沖器TLB、中斷控制器INTC、時(shí)鐘振蕩器/監(jiān)視定時(shí)器CPG/WDT、視頻I/O模塊VIO、和外部總線接口。經(jīng)過(guò)外部總線接口，I總線連接到未示出的外部存儲(chǔ)器LSI等。
對(duì)于L總線，高速緩沖存儲(chǔ)器CACHE、高速緩沖存儲(chǔ)控制器CCN、存儲(chǔ)器管理控制器MMU、翻譯后備緩沖器TLB、中心處理單元CPU、數(shù)據(jù)信號(hào)處理器DSP、用戶暫?？刂破鱑BC和預(yù)先用戶調(diào)試AUD被連接。
16位定時(shí)器單元TMU、比較匹配定時(shí)器CMT、系列I/O(利用FIFO)SIOF0、FIFO-內(nèi)置系列通信接口SCIF1、I2C控制器I2C、多功能接口MFI、NAND/AND閃爍接口FLCTL、用戶調(diào)試接口H-UDI、ASE存儲(chǔ)器ASERAM、管腳功能控制器PFC、和RCLK工作監(jiān)視定時(shí)器RWDT連接到外圍總線?？偩€狀態(tài)控制器BSC和直接存儲(chǔ)器訪問(wèn)控制器DMAC連接到外圍總線和I總線。
通過(guò)在該實(shí)施例中減小柵極漏電流Ig，根據(jù)本發(fā)明可以在SRAM中減少在備用時(shí)的備用電流。通過(guò)將本發(fā)明應(yīng)用于將要安裝在系統(tǒng)LSI上的SRAM模塊上，可以減小備用電流，從而具有減小整個(gè)系統(tǒng)LSI的備用電流的效果。因此，如在該實(shí)施例中那樣，實(shí)現(xiàn)了用于圖像處理的存儲(chǔ)器XYMEM和高速緩沖存儲(chǔ)器CACHE的較高處理速度和較低功耗，并且可以實(shí)現(xiàn)滿足高速工作指標(biāo)和底功耗的LSI。通過(guò)將本發(fā)明應(yīng)用于系統(tǒng)LSI的芯片上存儲(chǔ)器，可以實(shí)現(xiàn)高性能LSI。
盡管在實(shí)施例的基礎(chǔ)上具體介紹了由本發(fā)明人在這里實(shí)現(xiàn)的本發(fā)明，但是顯然，本發(fā)明不限于前述實(shí)施例，而是在不脫離本發(fā)明的精神的情況下可以對(duì)本發(fā)明進(jìn)行各種修改。例如，圖2的SRAM可以具有如下結(jié)構(gòu)為位線BL和/BL提供預(yù)充電MOSFET Q8和Q9以及平衡MOSFET Q7，如在圖1的SRAM中那樣。構(gòu)成安裝在半導(dǎo)體集成電路器件上的SRAM的存儲(chǔ)單元陣列的字線的數(shù)量和位線的數(shù)量可以是任意數(shù)量。本發(fā)明不僅可以應(yīng)用于安裝在系統(tǒng)LSI上的SRAM，而且可以應(yīng)用于作為一般存儲(chǔ)器的DRAM。本發(fā)明可以廣泛地用于各包括SRAM的半導(dǎo)體集成電路器件。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元由存儲(chǔ)器和選擇MOSFET構(gòu)成，在所述存儲(chǔ)器中，兩個(gè)反相器電路的輸入端和輸出端交叉連接，所述選擇MOSFET設(shè)置在所述存儲(chǔ)器和互補(bǔ)位線之間，并且所述選擇MOSFET的柵極連接到字線；地址選擇電路，用于在寫和讀操作的任何操作都不在所述存儲(chǔ)單元上進(jìn)行的備用狀態(tài)下，將所有字線設(shè)置為非選擇電平；和襯底偏置切換電路，其中，在正常操作中，所述襯底偏置切換電路將電源電壓提供給其中形成所述存儲(chǔ)單元的P溝道MOSFET的N型阱，以及將電路的地電位提供給其中形成N溝道MOSFET的P型阱，和其中，在所述備用狀態(tài)下，所述襯底偏置切換電路將比所述電源電壓低并且通過(guò)其使所述N型阱和所述P溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給所述N型阱，以及將比所述地電位高并通過(guò)其使所述P型阱和所述N溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給所述P型阱。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，負(fù)載MOSFET設(shè)置在所述互補(bǔ)位線和所述電源電壓之間，和其中，在所述備用狀態(tài)下，所述負(fù)載MOSFET截止。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中，作為所述存儲(chǔ)單元的部件的所述兩個(gè)反相器電路是CMOS反相器電路，和其中，所述選擇MOSFET是N溝道MOSFET。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件，還包括位線電位控制電路，用于在所述備用狀態(tài)下，將所述互補(bǔ)位線的電位設(shè)置為比所述電源電壓低的電壓。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件，其中，作為所述存儲(chǔ)單元的部件的MOSFET具有一個(gè)器件尺寸，使得在柵極和襯底、源極或漏極之間流動(dòng)的柵極漏電流大于在源極和漏極之間流動(dòng)的溝道漏電流。
全文摘要
本發(fā)明提供一種減小了漏電流的具有SRAM的半導(dǎo)體集成電路器件。在包括多個(gè)存儲(chǔ)單元的SRAM中，提供襯底偏置切換電路，其中每個(gè)存儲(chǔ)單元由存儲(chǔ)器和選擇MOSFET構(gòu)成，在所述存儲(chǔ)器中，兩個(gè)反相器電路的輸入端和輸出端交叉連接，所述選擇MOSFET設(shè)置在存儲(chǔ)器和互補(bǔ)位線之間，并且其柵極連接到字線。在正常操作中，襯底偏置切換電路將電源電壓提供給其中形成存儲(chǔ)單元的P溝道MOSFET的N型阱，并將電路的地電位提供給其中形成N溝道MOSFET的P型阱。在備用狀態(tài)下，襯底偏置切換電路將比電源電壓低并且通過(guò)它使N型阱和P溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給N型阱，并且將比地電位高并通過(guò)其使P型阱和N溝道MOSFET的源極之間的PN結(jié)不被正向偏置的預(yù)定電壓提供給P型阱。
文檔編號(hào)G11C11/418GK1741190SQ200510087600
公開(kāi)日2006年3月1日 申請(qǐng)日期2005年7月28日 優(yōu)先權(quán)日2004年7月30日
發(fā)明者森涼, 山田利夫, 村谷哲也 申請(qǐng)人:株式會(huì)社瑞薩科技