專利名稱：調(diào)整讀出電壓的存儲器存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路存儲器的領(lǐng)域。更具體地說，本發(fā)明涉及用于調(diào)整讀出電壓的存儲器存儲裝置和方法。
背景技術(shù)：
隨著對集成電路的需求不斷增加，制造商致力于將越來越多的存儲單元集成到各個(gè)芯片中。集成電路存儲器一般按照二維陣列設(shè)置，其中行導(dǎo)體和列導(dǎo)體相交于陣列中的每個(gè)存儲單元。因?yàn)樵S多應(yīng)用要求短的存取時(shí)間和高的數(shù)據(jù)傳輸速率，所以存儲器經(jīng)過設(shè)置，可以同時(shí)向多個(gè)存儲器存儲裝置寫入或讀取數(shù)據(jù)。
一種流行的存儲器是只讀存儲器(ROM)。兩種常見類型的ROM是掩模ROM和現(xiàn)場可編程ROM。在掩模ROM中，每個(gè)存儲單元中存儲的信息在制造過程中被永久性地編程，之后無法更改?，F(xiàn)場可編程ROM可以在制造過程之后編程，在一些應(yīng)用中更受歡迎，因?yàn)樗鼈兪棺罱K用戶能夠庫存可用于許多應(yīng)用中的單一部件類型。
一種類型的現(xiàn)場可編程ROM包括具有存儲元件和控制部件的存儲單元。通常，存儲元件最初是非導(dǎo)通的或?qū)τ陔娏骶哂懈唠娮?，它們可以被編程為通過在存儲元件兩端施加適當(dāng)電壓而變?yōu)閷?dǎo)通或具有低電阻。可以通過讀出對應(yīng)于正在讀取的被尋址存儲單元的電流來讀取存儲元件編程后的狀態(tài)。
常規(guī)ROM存儲器陣列的一個(gè)問題是，行線或列線電流可能組合，而使精確讀取存儲器更困難。例如，相交于陣列中存儲單元的行線和列線延伸到陣列的整個(gè)長度。如果選擇特定行線和多個(gè)列線，沿該公共行線定位的選定存儲單元被編程為導(dǎo)通或具有低電阻，它們提供在該公共行線上組合的電流。隨著這種公共行線電流增加，可能使讀出余量劣化，導(dǎo)致更難于檢測該存儲單元的非編程狀態(tài)與編程狀態(tài)的差異。
從上述來看，需要一種當(dāng)選擇多個(gè)存儲單元時(shí)檢測非編程狀態(tài)和編程狀態(tài)之間差異的功能提高的存儲器。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面提供一種存儲器存儲裝置和方法。該存儲器存儲裝置包括可配置為至少具有第一導(dǎo)通狀態(tài)的存儲單元，并且包括分別與所述存儲單元電耦合的第一和第二導(dǎo)體。調(diào)整電路配置成當(dāng)存儲單元被配置為具有第一導(dǎo)通狀態(tài)時(shí)調(diào)整第二導(dǎo)體上的讀出電壓，使之與通過第一導(dǎo)體的電流無關(guān)。


圖1是說明本發(fā)明的一個(gè)實(shí)施例的存儲器存儲系統(tǒng)的框圖。
圖2是說明存儲模塊的一個(gè)實(shí)施例的存儲卡的框圖。
圖3是說明存儲模塊的一個(gè)實(shí)施例的剖視立體圖。
圖4A和圖4B是說明存儲陣列中所采用的存儲單元的一個(gè)實(shí)施例的原理圖。
圖5是說明存儲單元的一個(gè)實(shí)施例的簡化平面圖。
圖6是說明存儲單元陣列的一個(gè)示范實(shí)施例的原理圖。
圖7是說明存儲單元陣列尋址電路的一個(gè)實(shí)施例的局部原理圖。
圖8是說明調(diào)整電路的第一和第二示范實(shí)施例的原理圖。
圖9是說明調(diào)整電路的第三和第四示范實(shí)施例的原理圖。
圖10是說明局部存儲單元陣列中包含的圖8的調(diào)整電路的第一和第二示范實(shí)施例的原理圖。
圖11是說明局部存儲單元陣列中包含的圖9的調(diào)整電路的第三和第四示范實(shí)施例的原理圖。
具體實(shí)施例方式
在最佳實(shí)施例的下列詳細(xì)說明中，參考構(gòu)成說明的一部分的附圖，其中通過舉例說明可以實(shí)施本發(fā)明的特定實(shí)施例。要明確的是，在不背離本發(fā)明范圍的前提下可以采用其它實(shí)施例并且可以進(jìn)行結(jié)構(gòu)上或邏輯上的更改。因此，下文的詳細(xì)說明不是出于限定的目的，本發(fā)明的范圍由所附權(quán)利要求書定義。
圖1是說明本發(fā)明的一個(gè)實(shí)施例的存儲器存儲系統(tǒng)或裝置8的框圖。在所述實(shí)施例中，存儲器存儲裝置8包括具有I/O接口連接器12的存儲卡10，通過所述連接器12在存儲卡10和與之電耦合的裝置20之間進(jìn)行通信。接口連接器12電耦合到接口和控制電路14，電路14又連接到可拆卸存儲模塊18。存儲模塊18包括用于數(shù)據(jù)存儲的電子裝置。在各種實(shí)施例中，存儲模塊18包括用于尋址、控制、檢測、糾錯(cuò)編碼(ECC)以及其它適合功能的電路。在一個(gè)實(shí)施例中，存儲模塊18被插入存儲卡10中的槽中，它可以拆卸并更換為另一個(gè)存儲模塊18。在所述實(shí)施例中，當(dāng)將存儲模塊18插入存儲卡10時(shí)，它通過內(nèi)部接口16與接口和控制電路14電耦合。
圖2是說明存儲模塊18的一個(gè)實(shí)施例的存儲卡10的框圖。在所述實(shí)施例中，存儲模塊18與接口和控制電路14電耦合。在一個(gè)實(shí)施例中，存儲模塊18由疊層22的堆棧構(gòu)成。在一個(gè)實(shí)施例中，每個(gè)疊層22具有提供數(shù)據(jù)存儲功能的存儲單元40的存儲單元陣列24(參見圖4A和4B)。各層22包括尋址電路26，它們通過內(nèi)部接口16將各個(gè)存儲單元陣列24與接口和控制電路14耦合。在一個(gè)實(shí)施例中，各層22上的尋址電路26可使存儲模塊18的各層22之間的互連導(dǎo)體更少，從而減少制造工序數(shù)并降低成本。
圖3是說明存儲模塊18的一個(gè)實(shí)施例的剖面立體圖。在所示實(shí)施例中，每層22包括在襯底32上形成的存儲單元陣列24和尋址電路26。存儲單元陣列24包括存儲單元40。在一個(gè)實(shí)施例中，尋址電路26包括列和行復(fù)用電路，它們被布置為與存儲單元陣列24的相應(yīng)垂直邊緣相鄰。在一個(gè)實(shí)施例中，輸入/輸出(I/O)引線28在制造工序中形成于襯底32上。在一個(gè)實(shí)施例中，行I/O引線28從尋址電路26延伸到襯底32的第一相鄰邊，而列I/O引線28從尋址電路26延伸到襯底32的第二相鄰邊。在所示實(shí)施例中，每個(gè)I/O引線28終止于相應(yīng)的焊盤30。圖示所示焊盤30部分暴露于襯底32的邊緣。
在所示實(shí)施例中，疊層22按同一取向堆疊并層壓在一起。在其它實(shí)施例中，疊層22可以按其它適合的取向堆疊。在所示實(shí)施例中，通過導(dǎo)電接觸構(gòu)件34與焊盤30的暴露部分形成電接觸，如局部剖面圖所示。接觸構(gòu)件34沿存儲模塊18的側(cè)面延伸，方向?yàn)闄M切各層22的平面。每個(gè)接觸構(gòu)件34與一個(gè)或多個(gè)層22的各焊盤30形成電接觸。在一個(gè)實(shí)施例中，接觸構(gòu)件34通過內(nèi)部接口16將存儲模塊18耦合到接口和控制電路14。在一個(gè)實(shí)施例中，每個(gè)層22由聚合物塑料構(gòu)成。在其它實(shí)施例中，采用其它適合的材料構(gòu)成層22。
圖4A是說明存儲單元陣列24中所采用的存儲單元40的一個(gè)實(shí)施例的示意圖。在所示實(shí)施例中，存儲單元陣列24包括存儲模塊18中設(shè)在每層22上的存儲單元40。存儲單元陣列24還包括導(dǎo)電行線46和導(dǎo)電列線48。每個(gè)存儲單元40位于行線46和列線48的相交處。每個(gè)存儲單元40包括與控制元件44串連的存儲元件42。存儲元件42為存儲單元40提供數(shù)據(jù)存儲功能，而控制元件44協(xié)助利用行線46和列線48對存儲單元40尋址，以寫入或讀取存儲的數(shù)據(jù)。存儲單元40的一個(gè)實(shí)施例在圖4B中詳細(xì)說明。
在一個(gè)實(shí)施例中，每個(gè)存儲單元40包括一次性寫入存儲元件42。一次性寫入存儲元件42只能寫入一次，因此之后無法更改。在一個(gè)實(shí)施例中，一次性寫入存儲元件42被制造為每個(gè)存儲單元40的初始第一存儲狀態(tài)為邏輯“0”。寫入過程中，選定的存儲單元40可以被更改為第二存儲狀態(tài)，即邏輯“1”。一旦邏輯“1”被寫入選定的存儲單元40，選定的存儲單元40無法被更改回邏輯“0”。在另一個(gè)實(shí)施例中，一次性寫入存儲元件40被制造為每個(gè)存儲單元40的初始第一存儲狀態(tài)為邏輯“1”。寫入過程中，選定的存儲單元40可以被更改為第二存儲狀態(tài)，即邏輯“0”。一旦邏輯“0”被寫入選定的存儲單元40，選定的存儲單元40無法被更改回邏輯“1”。在其它實(shí)施例中，存儲單元40可配置為在邏輯“0”和“1”之間被寫入或更改任何適合的次數(shù)。
在一個(gè)實(shí)施例中，每個(gè)存儲單元40包括反熔斷存儲元件42。通過在存儲單元40兩端施加編程電壓以更改反熔斷存儲元件42的電阻來完成對反熔斷存儲元件42編程。在一個(gè)實(shí)施例中，存儲單元40在進(jìn)行編程之前被配置為具有第一電阻狀態(tài)。在該實(shí)施例中，存儲單元40在進(jìn)行編程之后被配置為具有第二電阻狀態(tài)。在一個(gè)實(shí)施例中，配置在第一電阻狀態(tài)的存儲單元40具有至少一兆歐的電阻值。在一個(gè)實(shí)施例中，配置在第二電阻狀態(tài)的存儲單元40具有100千歐姆或更低的第二電阻值。在一個(gè)實(shí)施例中，在被編程之前反熔斷存儲元件42被配置為在電氣上基本不導(dǎo)通或者具有非導(dǎo)通狀態(tài)，而在被編程之后被配置為電氣上導(dǎo)通或具有導(dǎo)通狀態(tài)。在一個(gè)實(shí)施例中，反熔斷存儲元件42的第一電阻值或非導(dǎo)通狀態(tài)表示一個(gè)邏輯狀態(tài)，如邏輯“0”。編程之后，反熔斷存儲元件42的第二電阻值或?qū)顟B(tài)表示相反的邏輯狀態(tài)，如邏輯“1”。在一個(gè)實(shí)施例中，反熔斷存儲元件42的第一電阻值或非導(dǎo)通狀態(tài)表示一個(gè)邏輯狀態(tài)，如邏輯“1”。編程之后，反熔斷存儲元件42的第二電阻值或?qū)顟B(tài)表示相反的邏輯狀態(tài)，如邏輯“0”。
在其它實(shí)施例中，存儲單元40可配置為具有任何適當(dāng)數(shù)量的導(dǎo)通狀態(tài)。在各種實(shí)施例中，存儲單元40可配置為在不同導(dǎo)通狀態(tài)具有不同電阻值。在各種實(shí)施例中，存儲單元40可配置為被編程到任何適合數(shù)量的導(dǎo)通狀態(tài)任何適合的次數(shù)。
在其它實(shí)施例中，每個(gè)存儲單元40可以包括與任何適當(dāng)控制元件44串聯(lián)的任何適當(dāng)存儲元件42。在一個(gè)實(shí)施例中，熔絲元件42與控制元件44(如二極管控制元件)以串聯(lián)形式耦合。在一個(gè)實(shí)施例中，存儲元件42或控制元件44可以由任何適當(dāng)數(shù)量的材料層構(gòu)成。在一個(gè)實(shí)施例中，存儲元件42是隧道結(jié)存儲元件42，控制元件44是隧道結(jié)控制元件44。
在一個(gè)實(shí)施例中，每個(gè)存儲單元40包括初始導(dǎo)電的熔絲元件42。熔絲元件42的導(dǎo)通狀態(tài)表示一個(gè)邏輯狀態(tài)，如邏輯“0”。為了將數(shù)據(jù)寫入存儲陣列24，利用行線46和列線48尋址被選擇以存儲邏輯“1”的每個(gè)存儲單元40，其熔絲元件42被熔斷，從而將其設(shè)為非導(dǎo)通狀態(tài)。熔絲元件42的非導(dǎo)通狀態(tài)表示相反的邏輯狀態(tài)，如邏輯“1”。在其它實(shí)施例中，導(dǎo)通狀態(tài)表示邏輯“1”，而非導(dǎo)通狀態(tài)表示邏輯“0”。在一個(gè)實(shí)施例中，熔斷熔絲元件42是單向操作，存儲單元40是一次性寫入存儲單元40。在其它實(shí)施例中，熔絲元件42可以被編程為處于非導(dǎo)通狀態(tài)，然后再被編程為處于導(dǎo)通狀態(tài)。
在一個(gè)實(shí)施例中，在所選的列線48與所選的行線46之間施加足以熔斷存儲單元40的熔絲元件42的預(yù)定電流。從而執(zhí)行數(shù)據(jù)寫操作。在一個(gè)實(shí)施例中，利用所選的行線46和所選的列線48讀出存儲單元40的存儲電阻狀態(tài)，從而執(zhí)行讀操作。
在所示實(shí)施例中，控制元件44是二極管元件44，用于通過行線46和列線48尋址所選的存儲單元40。如果沒有二極管元件44，會在所選行線46和所選列線48之間存在許多電流路徑通過存儲單元40。二極管元件44構(gòu)成通過每個(gè)存儲單元40的單向?qū)щ娐窂剑瑥亩梢圆捎脝螚l行線46和單條列線48來唯一地尋址和傳送電流通過所選的單個(gè)存儲單元40。
圖5是說明設(shè)在襯底32上的存儲單元40的一個(gè)實(shí)施例的簡化平面圖。在所示實(shí)施例中，存儲單元40位于行線46和列線48的相交處。在一個(gè)實(shí)施例中，行線46和列線48是正交的。在行線46和列線48的每個(gè)相交處，連接到存儲單元40。在一個(gè)實(shí)施例中，存儲單元40包括存儲元件42和控制元件44，它們以串聯(lián)形式彼此電耦合。在一個(gè)實(shí)施例中，控制元件44包括如下取向的二極管44，使得如果在所有行線46和所有列線48之間施加公共電位，則所有的二極管44按同一方向偏置。
在所示實(shí)施例中，半導(dǎo)體層50被圖示為單一層，以便簡化本發(fā)明的說明。實(shí)際上，半導(dǎo)體層50由形成存儲單元40的適當(dāng)數(shù)量的不同材料層構(gòu)成。在各種實(shí)施例中，這些層包括屬于半導(dǎo)體材料的材料或包括諸如金屬或電介質(zhì)的材料。在各種實(shí)施例中，這些材料被安排在構(gòu)成存儲元件42和控制元件44的各層中。在其它實(shí)施例中，存儲元件42和控制元件44是分開形成的。
圖6是說明存儲單元陣列24的一個(gè)示范實(shí)施例的原理圖。在圖6所示的示范實(shí)施例中，表示出8行×8列的存儲單元陣列24。在其它實(shí)施例中，也可以采用其它適當(dāng)規(guī)格的存儲單元陣列24。
在示范實(shí)施例中，只有一個(gè)存儲單元40被選中。向行線46和列線48施加電壓，使得除一個(gè)選定行線46之外的所有行線46被偏置在電位“-V”，而一個(gè)選定行線46偏置在電位“+V”。在示范實(shí)施例中，除一個(gè)選定列線48之外的所有列線48偏置在電位“+V”，而一個(gè)選定列線48偏置在電位“-V”。在該示范實(shí)施例中，僅所選存儲單元40的所選二極管44’正向偏置。
在圖6所示的示范實(shí)施例中，所選二極管44′位于存儲陣列24的左上角，它被選定并正向偏置。在其它示范實(shí)施例中，可以選擇任何一個(gè)或多個(gè)存儲單元40，以使對應(yīng)的二極管44正向偏置。在圖6的示范實(shí)施例中，與所選行線46和所選列線48電耦合的未選中二極管44未被施加偏置電壓。存儲陣列24中其余的二極管44被反向偏置。如果通過圖6所示施加的電壓電位在所選行線46和所選列線48之間導(dǎo)通電流，則與所選二極管44’電耦合的所選存儲元件42、乃至所選存儲單元40被配置為具有第二電阻狀態(tài)或?qū)顟B(tài)。反之，如果在此配置中導(dǎo)通極少電流或沒有電流，則所選存儲元件42、乃至所選存儲單元40被配置為具有第一電阻狀態(tài)或非導(dǎo)通狀態(tài)。
在示范實(shí)施例中，為了更改所選存儲單元40中存儲的邏輯狀態(tài)，可以更改施加到所選行線46和所選列線48的電壓的振幅，產(chǎn)生超過存儲元件42的閾值電流的電流。這導(dǎo)致存儲元件42更改狀態(tài)。在各種實(shí)施例中，更改所選存儲元件42的狀態(tài)所需的閾值電壓或電流可以在制造存儲陣列24時(shí)設(shè)置為適當(dāng)值。在一個(gè)實(shí)施例中，閾值電壓或電流與通過存儲單元40的電流密度相關(guān)，因此閾值電壓或電流可以通過更改存儲元件42的結(jié)面積來調(diào)整。在一個(gè)實(shí)施例中，減小行線46和列線48相交處的橫截面積，也會減小達(dá)到更改存儲元件42的狀態(tài)所要求的臨界電流密度所需施加的閾值電壓或電流。
圖7是說明存儲單元陣列尋址電路的一個(gè)實(shí)施例的局部原理電路圖。在一個(gè)實(shí)施例中，采用稱為置換二極管邏輯的邏輯方案來執(zhí)行地址復(fù)用和去復(fù)用功能。如圖7所示，存儲單元40包括串聯(lián)的存儲元件42和控制元件44。在所示的實(shí)施例中，控制元件44包括二極管44。存儲單元40耦合在線46/48與線48/46之間。地址二極管邏輯電路60耦合到線46/48，地址二極管邏輯電路66耦合到線48/46。地址電路60包括耦合在線46/48和上拉電壓或第一電壓+V之間的電阻元件62或第一電阻器62。地址電路60還包括陽極耦合到線46/48以及陰極由X、Y和Z所表示的各個(gè)地址輸入電壓控制的地址二極管64。地址二極管邏輯電路66類似地由耦合在線48/46到下拉電壓或第二電壓-V之間的電阻元件68或第二電阻68構(gòu)成。地址二極管70的陰極耦合到線48/46，而陽極由A、B和C表示的各地址輸入電壓控制。在一個(gè)實(shí)施例中，線46/48是行線46而線48/46是列線48。在一個(gè)實(shí)施例中，線46/48是列線48，而線48/46是行線46。
在一個(gè)示范實(shí)施例中，地址電路60對于行地址輸入電壓(X、Y、Z)采用+V和-(V+ΔV)的邏輯電平。在該示范實(shí)施例中，當(dāng)電壓+V表示邏輯“1”時(shí)，行地址電路60用作“與”門，其中二極管陰極(X、Y、Z)為輸入，線46/48為輸出。僅當(dāng)所有三個(gè)行地址輸入(X、Y、Z)均為高電平時(shí)，線46才為高電平(+V)。同樣，地址電路66用作負(fù)邏輯“與”門。在此情況中，如果在地址輸入(A、B、C)處施加邏輯電平-V和(V+ΔV)，則當(dāng)所有三個(gè)輸入均在-V時(shí)，線48/46的輸出為-V。如果地址輸入(X、Y、Z)都將+V的陰極電壓施加于對應(yīng)的二極管64，而地址輸入(A、B、C)均將陽極電壓-V施加于對應(yīng)的二極管70，則存儲單元40被選中。在圖7所示的實(shí)施例中，只顯示了三個(gè)二極管64和三個(gè)二極管70，但是在其它實(shí)施例中，可以采用任何適當(dāng)數(shù)量的二極管64或70，以及可以采用任何適當(dāng)數(shù)量的尋址輸入。在美國專利6385075中公開和描述了有關(guān)地址復(fù)用和去復(fù)用功能的其它信息，將該專利通過引用結(jié)合于此。
圖8是說明調(diào)整電路86的第一和第二示范實(shí)施例的原理圖。在第一示范實(shí)施例中，調(diào)整電路包括二極管86，它電耦合在偏置電壓(VBIAS)電壓源和線46/48之間。在第一示范實(shí)施例中，線46/48是行線46。
在第一示范實(shí)施例中，每個(gè)行線46終止于電阻62，每個(gè)列線48終止于電阻68。當(dāng)不止一個(gè)列線48被尋址時(shí)，存儲單元40通過多個(gè)并聯(lián)電阻68有效地連接到-V電壓，而只通過一個(gè)電阻62連接到+V電壓。因?yàn)閷?dǎo)通電流的存儲單元40的數(shù)量是未知的，所以電阻62兩端的電壓降是未知的，讀出電壓余量可能劣化。在一個(gè)實(shí)施例中，電壓VBIAS被設(shè)置為足夠小于+V電壓的電平，使得+V電壓與VBIAS電壓之差大于電阻62兩端的電壓降，這種情況會出現(xiàn)在通過行線46的所有電流通過電阻62時(shí)。在一個(gè)實(shí)施例中，電阻62兩端的最大電壓降與正在提供通過電阻62的電流的列線48的數(shù)量成比例。在一個(gè)實(shí)施例中，尋址所有列線48，耦合于列線48和行線46之間的所有存儲單元40都處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)，并且電流通過電阻62。
在圖8所示的第二示范實(shí)施例中，調(diào)整電路包括二極管86，它電耦合在VBIAS電壓源和線46/48之間。在第二示范實(shí)施例中，線46/48是列線48。
在第二示范實(shí)施例中，每個(gè)行線46終止于電阻68，每個(gè)列線48終止于電阻62。當(dāng)不止一個(gè)列線48被尋址時(shí)，存儲單元40通過多個(gè)并聯(lián)電阻68有效地連接到-V電壓，而只通過一個(gè)電阻62連接到+V電壓。因?yàn)閷?dǎo)通電流的存儲單元40的數(shù)量是未知的，所以電阻62兩端的電壓降是未知的，從而讀出電壓余量可能劣化。在一個(gè)實(shí)施例中，電壓VBIAS被設(shè)置為足夠低于+V電壓的電平，使得+V電壓與VBIAS電壓之差大于電阻62兩端的電壓降，這種情況會出現(xiàn)在通過列線48的所有電流通過電阻62時(shí)。在一個(gè)實(shí)施例中，電阻62兩端的最大電壓降與正在提供通過電阻62的電流的行線46的數(shù)量成正比。在一個(gè)實(shí)施例中，尋址所有行線46，耦合在列線48和行線46之間的所有存儲單元40都處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)，并且使電流通過電阻62。
圖9是說明調(diào)整電路96的第三和第四示范實(shí)施例的原理圖。在第三示范實(shí)施例中，調(diào)整電路96包括二極管96，它電耦合在VBIAS電壓源和線48/46之間。在第三示范實(shí)施例中，線48/46是列線48。
在第三示范實(shí)施例中，每個(gè)行線46終止于電阻62，每個(gè)列線48終止于電阻68。當(dāng)不止一個(gè)行線46被尋址時(shí)，存儲單元40通過多個(gè)并聯(lián)電阻62有效地連接到+V電壓，而只通過一個(gè)電阻68連接到-V電壓。因?yàn)閷?dǎo)通電流的存儲單元40的數(shù)量是未知的，所以電阻68兩端的電壓降是未知的，讀出電壓余量可能劣化。在一個(gè)實(shí)施例中，電壓VBIAS被設(shè)置為足夠大于-V電壓的電平，以使VBIAS電壓與-V電壓之差大于電阻68兩端的電壓降，這種情況會出現(xiàn)在通過列線48的所有電流通過電阻68時(shí)。在一個(gè)實(shí)施例中，電阻68兩端的最大電壓降與正在提供通過電阻68的電流的行線46數(shù)量成比例。在一個(gè)實(shí)施例中，尋址所有行線46，耦合于列線48和行線46之間的所有存儲單元40都處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)，且電流通過電阻68。
在圖9所示的第四示范實(shí)施例中，調(diào)整電路96包括二極管96，它電耦合在VBIAS電壓源和線48/46之間。在第四示范實(shí)施例中，線48/46是行線46。
在第四示范實(shí)施例中，每個(gè)行線46終止于電阻68，每個(gè)列線48終止于電阻62。當(dāng)不止一個(gè)列線48被尋址時(shí)，存儲單元40通過多個(gè)并聯(lián)電阻62有效地連接到+V電壓，而只通過電阻68連接到-V電壓。因?yàn)橐龑?dǎo)電流到電阻68的存儲單元40的數(shù)量是未知的，所以電阻68兩端的電壓降是未知的，讀出電壓余量可能劣化。在一個(gè)實(shí)施例中，電壓VBIAS被設(shè)置為足夠大于-V電壓的電平，以使VBIAS電壓與-V電壓之間的差大于電阻68兩端的電壓降，這種情況會出現(xiàn)在通過行線46的所有電流被引導(dǎo)通過電阻68時(shí)。在一個(gè)實(shí)施例中，電阻68兩端的最大電壓降與正在提供通過電阻68的電流的列線48的數(shù)量成比例。在一個(gè)實(shí)施例中，尋址所有列線48，耦合于行線46和列線48之間的所有存儲單元40都處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)，且引導(dǎo)電流通過電阻68。
圖10是說明被包括在局部存儲單元陣列24中的圖8的調(diào)整電路86的第一和第二示范實(shí)施例的原理圖。圖中表示了三個(gè)存儲單元40，它們與各個(gè)尋址電路70耦合。三個(gè)存儲單元40分別耦合在對應(yīng)的線48/46和公共線46/48之間。在第一和第二示范實(shí)施例中，僅表示了三條線48/46、三個(gè)存儲單元40以及一條公共線46/48，以簡化本發(fā)明的說明。在其它實(shí)施例中，可以采用任何適當(dāng)數(shù)量的線48/46、存儲單元40以及線46/48。
在圖10所示的第一和第二示范實(shí)施例中，各讀出線82通過各個(gè)讀出二極管80耦合到線48/46。每個(gè)二極管80的陰極耦合到對應(yīng)的線48/46，陽極耦合到讀出電流計(jì)84。在各種實(shí)施例中，讀出電流計(jì)84可以是對流經(jīng)讀出線82的讀出電流作出響應(yīng)的任何適當(dāng)?shù)碾娐饭δ堋?br> 在圖10所示的第一和第二示范實(shí)施例中，每個(gè)存儲單元40在線48/46上被尋址電路70選擇，因?yàn)閷ぶ冯娐?0中的二極管的陽極處于-V電壓電平。每個(gè)存儲單元40還在線46/48上被尋址電路選擇，為了簡化本發(fā)明的說明，圖中未顯示。對于處于非導(dǎo)通狀態(tài)或第一電阻狀態(tài)的每個(gè)存儲單元40，電流將流經(jīng)讀出二極管80和讀出線82。對于處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)的每個(gè)存儲單元40，很少電流或沒有電流流入對應(yīng)的讀出線82。
在一個(gè)實(shí)施例中，-ΔV的偏置電平被設(shè)置為適當(dāng)?shù)卮笥?V的值，以使二極管80在對應(yīng)的存儲單元40處于非導(dǎo)通狀態(tài)或第一電阻狀態(tài)時(shí)被正向偏置。在一個(gè)實(shí)施例中，-ΔV的值被設(shè)置為適當(dāng)?shù)匦∮赩BIAS值的值，以使二極管80在對應(yīng)的存儲單元40處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)被反向偏置。在一個(gè)實(shí)施例中，-ΔV的值定義尋址電路70的檢測余量。
在圖10所示的第一和第二示范實(shí)施例中，采用單端讀出方法。利用單端讀出，當(dāng)對應(yīng)的存儲單元40被尋址且被配置為非導(dǎo)通狀態(tài)或第一電阻狀態(tài)時(shí)，讀出電流只從+V或-V電壓源其中之一引出。在第一和第二示范實(shí)施例中，讀出電流從-V電壓源引出。在其它實(shí)施例中，讀出電流從+V電壓源引出，或同時(shí)從+V和-V電壓源引出。
在圖10所示的第一和第二示范實(shí)施例中，當(dāng)兩個(gè)或更多的存儲單元40被尋址且被配置為非導(dǎo)通狀態(tài)或第一電阻狀態(tài)時(shí)，電流在多個(gè)-V電壓源和對應(yīng)的電阻68以及+V電壓源和電阻62之間流過。因?yàn)樽x出二極管80似乎通過多個(gè)并聯(lián)的電阻68連接，所以如果VBIAS被設(shè)置為等于+V電壓，則讀出余量減小。如果讀出余量被降低到足夠小的值，讀出二極管80的陰極的電壓會變得足夠低，以使二極管80變?yōu)檎蚱?，并在存儲單?0被尋址且處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)產(chǎn)生讀出電流。在第一和第二實(shí)施例中，VBIAS電壓和-V電壓之間的差足以使二極管讀出線82在存儲單元40處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)被反向偏置。
在圖10所示的第一示范實(shí)施例中，線46/48是與各個(gè)存儲單元40耦合的公共行線46。在第一示范實(shí)施例中，線48/46是分別與對應(yīng)存儲單元40耦合的列線48。
在圖10所示的第二示范實(shí)施例中，線46/48是與各個(gè)存儲單元40耦合的公共列線48。在第二示范實(shí)施例中，線48/46是分別與對應(yīng)存儲單元40耦合的行線46。
圖11是說明被包括在局部存儲單元陣列24中的圖9的調(diào)整電路96的第三和第四示范實(shí)施例的原理圖。圖中所示的三個(gè)存儲單元40與相應(yīng)的尋址電路64耦合。三個(gè)存儲單元40分別耦合在對應(yīng)的線46/48和公共線48/46之間。在第三和第四示范實(shí)施例中，僅表示了三條線46/48、三個(gè)存儲單元40以及一條公共線48/46，以簡化本發(fā)明的說明。在其它實(shí)施例中，可以采用任何適當(dāng)數(shù)量的線46/48、存儲單元40以及線48/46。
在圖11所示的第三和第四示范實(shí)施例中，各讀出線92通過各個(gè)讀出二極管90耦合到線46/48。每個(gè)二極管90的陽極耦合到對應(yīng)的線46/48，陰極耦合到讀出電流計(jì)94。在各種實(shí)施例中，讀出電流計(jì)94可以是對流經(jīng)讀出線92的讀出電流作出響應(yīng)的任何適當(dāng)?shù)碾娐饭δ堋?br> 在圖11所示的第三和第四示范實(shí)施例中，每個(gè)存儲單元40在線46/48上被尋址電路64選擇，因?yàn)閷ぶ冯娐?4中的二極管的陰極處于+V電壓。每個(gè)存儲單元40還在線48/46上被尋址電路選擇，為了簡化本發(fā)明的說明，圖中未表示。對于處于非導(dǎo)通狀態(tài)或第一電阻狀態(tài)的每個(gè)存儲單元40，電流流經(jīng)讀出二極管90和讀出線92。對于處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)的每個(gè)存儲單元40，沒有電流流入對應(yīng)的讀出線92。
在一個(gè)實(shí)施例中，+ΔV的偏置電平被設(shè)置為適當(dāng)?shù)匦∮?V的值，以使二極管90在對應(yīng)的存儲單元40處于非導(dǎo)通狀態(tài)或第一電阻狀態(tài)時(shí)被正向偏置。在一個(gè)實(shí)施例中，+ΔV的值被設(shè)置為適當(dāng)?shù)卮笥赩BIAS值的值，以使二極管90在對應(yīng)的存儲單元40處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)被反向偏置。在一個(gè)實(shí)施例中，+ΔV的這些值定義尋址電路64的檢測余量。
在圖11所示的第三和第四示范實(shí)施例中，采用單端讀出方法。在第三和第四示范實(shí)施例中，讀出電流從+V電壓源導(dǎo)出。在其它實(shí)施例中，讀出電流從-V電壓源導(dǎo)出，或同時(shí)從+V和-V電壓源導(dǎo)出。
在圖11所示的第三和第四示范實(shí)施例中，當(dāng)兩個(gè)或更多的存儲單元40被尋址且處于非導(dǎo)通狀態(tài)或第一電阻狀態(tài)時(shí)，電流在多個(gè)+V電壓源和對應(yīng)的電阻62以及-V電壓源和電阻68之間流過。因?yàn)樽x出二極管90似乎通過多個(gè)并聯(lián)的電阻62連接，所以如果VBIAS被設(shè)置為等于-V電壓，則讀出余量降低。如果讀出余量被降低到足夠低的值，讀出二極管90的陽極的電壓會變得足夠高，以使二極管90變?yōu)檎蚱?，并在存儲單?0被尋址且處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)產(chǎn)生讀出電流。在第三和第四實(shí)施例中，VBIAS電壓和+V電壓之間的差足以使二極管讀出線92在存儲單元40處于導(dǎo)通狀態(tài)或第二電阻狀態(tài)時(shí)被反向偏置。
在圖11所示的第三示范實(shí)施例中，線48/46是與各個(gè)存儲單元40耦合的公共列線48。在第三示范實(shí)施例中，線46/48是分別與對應(yīng)的存儲單元40耦合的行線46。
在圖11所示的第四示范實(shí)施例中，線48/46是與各個(gè)存儲單元40耦合的公共行線46。在第四示范實(shí)施例中，線46/48是分別與對應(yīng)存儲單元40耦合的列線48。
雖然為了說明最佳實(shí)施例，表示和描述了一些特定實(shí)施例，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不背離本發(fā)明的范圍的前提下可以各種各樣的替代和/或等效實(shí)現(xiàn)來替代所示和所述的這些特定實(shí)施例?；瘜W(xué)、機(jī)械、機(jī)電、電子和計(jì)算機(jī)專業(yè)的相關(guān)技術(shù)人員應(yīng)該知道，本發(fā)明可以在范圍非常廣泛的實(shí)施例中實(shí)現(xiàn)。本申請旨在涵蓋所述最佳實(shí)施例的任何修改或更改方案。因此，顯然本發(fā)明只受權(quán)利要求書及其等效物的限定。
權(quán)利要求
1.一種存儲器存儲裝置(8)，它包括存儲單元(40)，可配置為至少具有第一導(dǎo)通狀態(tài)；與所述存儲單元(40)電耦合的第一和第二導(dǎo)體(46、48)；以及調(diào)整電路(86、96)，被配置為當(dāng)所述存儲單元(40)被配置為具有所述第一導(dǎo)通狀態(tài)時(shí)調(diào)整所述第二導(dǎo)體(48、46)上的讀出電壓，使之與通過所述第一導(dǎo)體(46、48)的電流無關(guān)。
2.如權(quán)利要求1所述的存儲器存儲裝置，其特征在于，所述調(diào)整電路(86、96)耦合在偏置電壓(VBIAS)與所述第一導(dǎo)體(46、48)之間，并且被配置為將所述第一導(dǎo)體(46、48)上的電壓調(diào)整到大約等于所述偏置電壓(VBIAS)。
3.如權(quán)利要求2所述的存儲器存儲裝置，其特征在于還包括第一電阻器(62、68)，它耦合在第一電壓(+V，-V)和所述第一導(dǎo)體(46、48)之間；以及第二電阻器(68、62)，它耦合在第二電壓(-V、+V)和所述第二導(dǎo)體(48、46)之間，其中所述偏置電壓(VBIAS)具有介于所述第一電壓(+V、-V)與所述第二電壓(-V、+V)之間的值。
4.如權(quán)利要求3所述的存儲器存儲裝置，其特征在于，當(dāng)所述存儲單元被配置為具有所述第一導(dǎo)通狀態(tài)時(shí)，所述偏置電壓(VBIAS)與所述第一電壓(+V、-V)之差大于所述第一電阻器(62、68)的電阻與流經(jīng)所述第一導(dǎo)體(46、48)的電流的乘積。
5.如權(quán)利要求2所述的存儲器存儲裝置，其特征在于，所述調(diào)整電路(86、96)是二極管。
6.如權(quán)利要求5所述的存儲器存儲裝置，其特征在于，所述二極管的陽極耦合到所述第一導(dǎo)體(46)，陰極耦合到所述偏置電壓(VBIAS)，以及所述第一電壓(+V)是正電壓，而所述第二電壓(-V)是負(fù)電壓。
7.如權(quán)利要求5所述的存儲器存儲裝置，其特征在于，所述二極管的陰極耦合到所述第一導(dǎo)體(48)，陽極耦合到所述偏置電壓(VBIAS)，以及所述第一電壓(-V)是負(fù)電壓，而所述第二電壓(+V)是正電壓。
8.如權(quán)利要求3所述的存儲器存儲裝置，其特征在于還包括二極管讀出線(82、92)，它耦合到所述第二導(dǎo)體(48、46)，其中所述偏置電壓(VBIAS)與所述第二電壓(-V、+V)之差足以使所述二極管讀出線(82、92)在所述存儲單元(40)被配置為具有所述導(dǎo)通狀態(tài)時(shí)被反向偏置。
9.如權(quán)利要求1所述的存儲器存儲裝置，其特征在于，所述存儲單元(40)在編程之前被配置為具有第一電阻狀態(tài)，以及所述存儲單元(40)在編程之后被配置為具有所述第一導(dǎo)通狀態(tài)，其中所述存儲單元(40)在所述第一電阻狀態(tài)時(shí)比在所述第一導(dǎo)通狀態(tài)時(shí)具有更高的電阻。
10.一種控制讀出電壓的方法，包括設(shè)置可配置為具有導(dǎo)通狀態(tài)的存儲單元(40)；設(shè)置電耦合到所述存儲單元(40)的第一和第二導(dǎo)體(46、48)；以及當(dāng)所述存儲單元(40)被配置為具有所述導(dǎo)通狀態(tài)時(shí)，將所述第二導(dǎo)體(48、46)上的讀出電壓調(diào)整到與流經(jīng)所述第一導(dǎo)體(46、48)的電流無關(guān)。
全文摘要
一種存儲器存儲裝置(8)包括可配置為至少具有第一導(dǎo)通狀態(tài)的存儲單元(40)，并且包括分別電耦合到所述存儲單元(40)的第一和第二導(dǎo)體(46、48)。調(diào)整電路(86、96)被配置為當(dāng)所述存儲單元(40)被配置為具有第一導(dǎo)通狀態(tài)時(shí)，將所述第二導(dǎo)體(48、46)上的讀出電壓調(diào)整到與流經(jīng)所述第一導(dǎo)體(46、48)的電流無關(guān)。
文檔編號G11C8/00GK1652256SQ200310101518
公開日2005年8月10日 申請日期2003年10月2日 優(yōu)先權(quán)日2003年10月2日
發(fā)明者A·L·范布羅克林, P·弗里克, J·M·達(dá)庫哈 申請人:惠普開發(fā)有限公司