專利名稱：改進編程的非易失性存儲器及為此的方法
技術領域：
本發(fā)明涉及諸如電可擦可編程只讀存儲器(EEPROM)和快速EEPROM(flash EEPROM)之類的非易失性半導體存儲器，更具體地說涉及對它們的存儲器狀態(tài)編程的電路和技術。
EEPROM和電可編程只讀存儲器(EPROM)是可被擦除并且可把新數據寫入或者“編程寫入”它們的存儲單元的非易失性存儲器。
EPROM使用場效應晶體管結構中在源極區(qū)和漏極區(qū)之間，布置在半導體襯底中的溝道區(qū)上方的浮動(不連接的)導電柵。隨后在浮柵的上方設置控制柵(gate)。晶體管的閾值電壓特性由保留在浮柵上的電荷的數量控制。即，對于浮柵上指定電平的電荷來說，在晶體管導通以便允許其源極區(qū)和漏極區(qū)之間的導通之前，必須施加給控制柵對應電壓(閾值)。
浮柵可保持一定范圍的電荷，于是，EPROM存儲單元可被編程為閾值電壓窗口內的任意閾值電平。閾值電壓窗口的尺寸由存儲器的最小和最大閾值電平限定，所述最小和最大閾值電平又對應于可設計到浮柵上的電荷的范圍。閾值窗口一般取決于存儲器的特性、工作條件和歷史。實際上，該窗口內的各個截然不同的可分辨的閾值電平可用于指定存儲單元的一定存儲狀態(tài)。
對于EPROM存儲器來說，一般通過加速來自于襯底溝道區(qū)的電子，使之通過薄的柵電介質并且到達浮柵之上，把用作存儲單元的晶體管設計成程控狀態(tài)。通過利用紫外線輻射，除去浮柵上的電荷，可大批擦除存儲器。


圖1A示意表示了呈具有用于保存電荷的浮柵的EEPROM單元形式的非易失性存儲器。電可擦可編程只讀存儲器(EEPROM)的結構類似于EPROM，但是還提供了在不需要暴露于紫外線輻射的情況下，當施加恰當的電壓時，以電學方式增加和消除電荷的機制。
當整個單元陣列，或者該陣列的較大一組單元被一起(即立即)電擦除時，這種EEPROM單元的陣列被稱為“快速”EEPROM陣列。一旦被擦除，則該組單元可被重新編程。
圖1B示意表示了呈具有用于保存電荷的介電層的NROM單元形式的非易失性存儲器。代替把電荷保存在浮柵中，它具有用于保存電荷的介電層。例如，美國專利No.5768192和6011725公開了具有夾在兩層二氧化硅之間的捕集(trapping)電介質的非易失性存儲單元。
單元和陣列結構圖1C示意表示了具有選擇柵(gate)和控制或操縱柵的快速EEPROM單元。在美國專利No.5313421中描述了具有這種單元結構的存儲器，該專利作為參考包含于此。存儲器單元10具有位于源極14和漏極16擴散之間的“分離溝道”12。形成的單元實際上具有串聯的兩個晶體管T1和T2。T1用作具有浮柵20和控制柵30的存儲晶體管?？刂茤乓脖环Q為操縱柵30。浮柵能夠保存數量可選擇的電荷。可流過溝道的T1部分的電流量取決于操縱柵(gate)30上的電壓以及駐留在介入中間的浮柵20上的電荷數量。T2用作具有選擇柵40的選擇晶體管。當T2由選擇柵40上的電壓導通時，它允許溝道的T1部分中的電流在源極和漏極之間通過。
圖1D示意表示了具有雙浮柵和獨立的選擇柵及控制柵的另一快速EEPROM。在同時待審的美國專利申請No.09/343493(申請日1999年6月30日)中描述了具有這種單元結構的存儲器，該專利申請的公開內容作為參考包含于此。除了實際上具有三個串聯晶體管之外，存儲器單元10′類似于圖1C的存儲器單元。在一對存儲晶體管T1-左和T1-右之間是選擇晶體管T2。存儲晶體管分別具有浮柵20′和20″及操縱柵30′和30″。選擇晶體管T2由控制柵40′控制。在任意時間，該對存儲晶體管中只有一個被訪問以便進行讀取或編程。當存儲單元T1-左被訪問時，T2和T1-右都被導通，以便允許溝道的T1-左部分中的電流在源極和漏極之間通過。類似地，當存儲單元T1-右被訪問時，T2和T1-左被導通。通過使一部分選擇柵多晶硅接近浮柵，并且向選擇柵施加相當大的正電壓(例如20V)，以致保存在浮柵內的電子能夠穿過勢壘到達選擇柵多晶硅，實現擦除。
圖2是具有解碼器的成行成列的存儲單元的可尋址陣列的示意方框圖。形成存儲單元的二維陣列100，每行存儲單元由它們的源極和漏極以串級鏈的形式連接。每個存儲單元50具有源極54、漏極56和操縱柵60及選擇柵70。一行中的單元使它們的選擇柵與字線110連接。一列中的單元使它們的源極和漏極分別與位線124、126相連。一列中的單元還使它們的操縱柵由操縱線130相連。
當單元50被尋址以便編程或讀取時，必須分別向單元的源極54和漏極56，操縱柵60和選擇柵70提供恰當的編程或讀取電壓(VS、VD、VSTG、VSLG)。字線解碼器112有選擇地把選擇的字線和選擇電壓VSLG相連。位線解碼器122有選擇地把被尋址列中的一對位線124、126分別和源極電壓VS和漏極電壓VD相連。類似地，操縱線解碼器132有選擇地把被尋址列中的操縱線130和操縱或控制柵電壓VSTG相連。
從而，借助沿一對位線和一條操縱線的列方向，以及沿一條字線的行方向的選擇或解碼，快速EEPROM單元的二維陣列的具體單元被尋址以供編程或讀取。為了提高性能，列解碼器122和132允許選擇一組列，于是對應的一組或者大量單元將被并行訪問，從而逐塊地訪問單元行。
以前，許多快速EEPROM使字線沿著各行連接單元的所有控制柵。從而，字線實際上起兩個作用行選擇；以及向行中的所有單元提供控制柵電壓以便讀取或編程。利用單一電壓通常難以極佳地完成這兩個作用。如果電壓足以滿足行選擇，則可能高于編程所需的電壓。但是，在單元具有獨立的操縱柵和選擇柵的情況下，與一行中的單元的選擇柵相連的字線只需履行選擇功能，而操縱線履行向一列中的各個單元提供最佳、獨立的控制柵電壓的功能。
單元特征在通常的雙態(tài)EEPROM單元中，至少確定一個電流斷點水平(level)，以便把導通窗口劃分成兩個區(qū)域。當通過施加預定的固定電壓讀取一個單元時，通過和斷點水平(或者基準電流IREF)比較，其源極/漏極電流被歸結為存儲狀態(tài)。如果讀取的電流高于斷點水平的電流或者IREF，則確定該單元處于一個邏輯狀態(tài)(例如“0”狀態(tài))，而如果電流小于斷點水平的電流，則確定該單元處于另一邏輯狀態(tài)(例如“1”狀態(tài))。從而，這種雙態(tài)單元保存一位的數字信息。通常以存儲器系統的一部分的形式提供可外部編程的基準電流源，以便產生斷點水平電流。
為了提高存儲容量，隨著半導體技術的發(fā)展，在密度越來越大的情況下制備快速EEPROM器件。增大存儲容量的另一種方法是使每個存儲單元保存兩個以上的狀態(tài)。
對于多態(tài)或者多電平EEPROM存儲單元來說，導通窗口由一個以上的斷點劃分成兩個以上的區(qū)域，從而每個單元能夠保存一位以上的數據。從而隨著每個單元能夠保存的狀態(tài)的數目的增加，增大了指定EEPROM陣列能夠保存的信息。在美國專利No.5172338中描述了具有多態(tài)或者多電平存儲單元的EEPROM或者快速EEPROM。
實際上，通常通過檢測當向控制柵施加基準電壓時，穿過單元的源極和漏極的導通電流，讀取單元的存儲狀態(tài)。從而，對于單元的浮柵上的各個指定電荷，可檢測相對于固定基準控制柵電壓的對應導通電流。類似地，可編程到浮柵上的電荷的范圍確定對應的閾值電壓窗口或者對應的導通電流窗口。
另一方面，代替檢測被劃分的電流窗口中的導通電流，能夠確定控制柵的導致導通電流剛好“切斷”或橫斷固定的基準電流的閾值電壓。從而，對劃分的閾值電壓窗口之間的閾值電壓進行檢測。
圖3圖解說明了對于在任意時刻，浮柵可有選擇地保存的四種不同電荷Q1-Q4的源極-漏極電流ID和控制柵電壓VSTG之間的關系。ID與VSTG的四條實線代表可編程到存儲單元的浮柵上的，分別對應于四種可能存儲狀態(tài)的四種可能電荷電平。例如，一組單元的閾值電壓窗口可從0.5V～3.5V。通過以0.5V的間隔把閾值窗口劃分成五個區(qū)域，可劃定六種存儲狀態(tài)。例如，如果如圖所示使用2μA的基準電流IREF，則利用Q1編程的單元可被認為處于存儲狀態(tài)“1”，因為其曲線在由VSTG＝0.5V和1.0V劃定界限的閾值窗口區(qū)域中和IREF相交。類似地，Q4處于存儲狀態(tài)“5”。
如上所述，如果使存儲單元保存更多的狀態(tài)，則其閾值窗口被劃分得更細。為了能夠獲得所需的分辨率，這需要編程和讀取操作方面的精度更高。
美國專利No.4357685公開一種對雙態(tài)EPROM編程的方法，其中單元被設計成指定狀態(tài)，它經受連續(xù)的編程電壓脈沖，每次向浮柵增加增量電荷。在脈沖之間，單元被讀回或者被驗證，以便確定其相對于斷點水平的源極-漏極電流。當確認電流狀態(tài)已達到所需狀態(tài)時，停止編程。使用的編程脈沖序列具有逐漸增大的周期或者幅值。
現有的編程電路僅僅施加編程脈沖，從擦除或者接地狀態(tài)步進通過閾值窗口，直到達到目標狀態(tài)為止。實際上，為了得到足夠的分辨率，通過每個分割或者劃定區(qū)域至少需要大約5個編程步驟。對于雙態(tài)存儲單元來說，這種性能是可接受的。但是，對于多態(tài)單元來說，所需步驟的數目隨著分區(qū)的數目的增大而增大，于是，必須提高編程精度或分辨率。例如，為了達到目標狀態(tài)，16態(tài)單元可能平均需要至少40個編程脈沖。
特別地，本發(fā)明的目的是提供能夠支持存儲狀態(tài)顯著多于2的高性能快速EEPROM。
本發(fā)明的另一目的能夠替換計算機系統中的磁盤存儲器的快速EEPROM半導體芯片。
本發(fā)明的一個目的是提供用于快速EEPROM器件的改進編程電路和方法。
本發(fā)明的另一目的是提供制造更簡單、更容易，并且在延長的使用期內具有更高的精度和可靠性的編程電路。
通過用于非易失性浮柵器件的編程電路和技術方面的改進，實現這些及其它目的。本發(fā)明的各個方面有助于提高性能，同時獲得所需的細微編程分辨率。本發(fā)明的一個特征是使用具有關于要編程的數據(目標狀態(tài))優(yōu)化的幅值的編程脈沖，從而在第一步或者頭幾步內，存儲單元被編程到盡可能接近目標狀態(tài)，而不會超出目標狀態(tài)。第二特征是通過一系列的操作階段，反復進行編程，就每個階段來說，編程波形產生越來越精細的編程步驟。另一特征是在并行適用于一組存儲單元的編程操作中實現前兩個特征。這樣，在并行操作進一步提高性能的時候，能夠同時獲得高的分辨率并且能夠更快地收斂于目標狀態(tài)。
根據本發(fā)明的一個方面，在具有多狀態(tài)單元的存儲器中，改進包括可并行應用于一組存儲單元的編程電路和方法。相對于要保存在單元中的數據優(yōu)化并行施加給各個單元的編程脈沖。這樣，利用最小數目的編程脈沖把各個單元編程到目標狀態(tài)。在優(yōu)選實施例中，這是通過準備提供多個電平的編程電壓總線，并且該組中各個單元的編程電路能夠從電壓總線選擇適合于把各個單元編程到其目標狀態(tài)的最佳電平來實現的。
根據本發(fā)明的另一方面，在編程分辨率越來越細微的情況下，在多個編程操作階段內施加編程脈沖。在優(yōu)選實施例中，在每個階段內，并行向各個單元施加呈階梯波形的編程電壓。當該組中的某一單元被編程到經過達不到對應于目標狀態(tài)的目標電平的預定電平偏移量時，阻止該單元繼續(xù)進行編程。該偏移量使得把單元編程到經過預定電平的編程脈沖超過目標電平的程度不會大于預定的容限。預定的容限由編程步驟的大小隱含設定。在最后階段內，預定電平和目標電平相同，偏移量為零。這樣，在獲得高分辨率的同時，能夠快速收斂于目標狀態(tài)。
改進的編程電路和技術允許更精細地劃分單元的導通狀態(tài)或閾值電壓的范圍，以便支持高密度存儲。在優(yōu)選實施例中，可在約10-20編程步驟內對具有16種不同狀態(tài)的快速EEPROM單元編程。當在大規(guī)劃并行操作中，實現依賴于數據的編程電壓和多階段編程的改進特征時，可實現高密度高性能，但是成本低的快速EEPROM。
結合附圖，根據本發(fā)明優(yōu)選實施例的下述說明，可理解本發(fā)明的其它目的、特征和優(yōu)點。
圖1B示意表示了呈NROM單元形式的非易失性存儲器。
圖1C示意表示了具有選擇柵和控制或操縱柵的快速EEPROM單元。
圖1D示意表示了具有雙浮柵和獨立的選擇柵及控制柵的另一快速EEPROM單元。
圖2是帶解碼器的成行成列存儲單元的可尋址陣列的示意方框圖。
圖3圖解說明了對于在任意時刻浮柵可保存的四種不同電荷Q1-Q4的源極-漏極電流I(t)和控制柵電壓VSTG之間的關系。
圖4是圖解說明根據本發(fā)明的優(yōu)選實施例，并行對一組存儲單元編程的編程系統的方框圖。
圖5更詳細地表示了圖4的多階段編程電路的多階段程序電壓發(fā)生器和單元程序控制器。
圖6(a)-6(e)是圖5的多階段程序電壓發(fā)生器的抽樣保持操作的時序圖。
圖7(a)-7(i)是圖5中所示的多階段程序電壓發(fā)生器的第一階段操作的時序圖。
圖8(a)-8(j)是圖5中所示的多階段程序電壓發(fā)生器的第二階段操作的時序圖。
圖9是根據本發(fā)明的優(yōu)選實施例的一組存儲單元的多階段、并行編程的流程圖。
多階段編程電路210實質上向單元50的操縱柵提供一系列編程電壓脈沖。當單元50要被編程到目標狀態(tài)S1時，提供的電壓脈沖被優(yōu)化，以便準確快速地把該單元編程到S1狀態(tài)。在一個優(yōu)選實施例中，每個單元50的閾值窗口被劃分以便指定16種狀態(tài)之一。例如，橫越0.5～3.5V之間的閾值電壓窗口的單元需要劃分成大約0.2V的間隔，以便劃定16種狀態(tài)。這大約比雙態(tài)分區(qū)中使用的分辨率高一個數量級。
多電壓總線220由電源222驅動，以便提供多個最佳起始電壓V0，用于對劃分的狀態(tài)編程并讀取劃分的狀態(tài)。通常，適用的電壓越多，起始電壓的優(yōu)化越細。在優(yōu)選實施例中，多電壓總線將提供近似和各個分區(qū)閾值電壓相同的電壓。本例中，總線包含16條電壓為0.4、0.6、0.8、1.0、1.2、1.4、1.6、1.8、2.0、2.2、2.4、2.6、2.8、3.0、3.2和3.4V的它源線。
當單元50將被編程為目標狀態(tài)S1時，數據被保存在數據鎖存器232中。響應數據鎖存器232中的目標狀態(tài)數據D(S1)(它可以為多位)，電壓選擇器230選擇被優(yōu)化以便把單元編程到目標狀態(tài)S1的總線電壓之一V0(S1)。
如前所述，通過交替向單元施加編程脈沖，隨后進行讀回以確定最終得到的單元的存儲狀態(tài)，完成編程。在驗證(讀回)操作過程中，電壓V0(S1)被施加給單元的操縱柵60。在編程過程中，電壓V0(S1)形成構成具有預定波形輪廓的編程電壓的基礎。根據所需的編程速度，波形輪廓可以是一條平直的波形到引起編程速度增大的逐漸增加的多條平直波形。在一個優(yōu)選實施例中，預定的波形輪廓是階梯波形。
在驗證操作中，信號VERIFY啟動將從電壓選擇器230提供給單元50的操縱柵60的V0(S1)的通路234。讀出放大器240把最終獲得的源極-漏極電流和基準電流進行比較。在開始編程之前，單元50處于源極-漏極電流大于基準電流的擦除狀態(tài)。隨著單元被漸進編程，電荷累積在浮柵上，從而逐漸減小操縱柵的V0(S1)對溝道的場效應，以致在驗證過程中，源極-漏極電流降低，直到低于基準電流IREF為此。此時，該單元已被編程到所需的電平，并且借助來自于讀出放大器240的輸出信號PASSED*變成低電平(LOW)，用信號通知該事件。
在編程操作中，多階段程序電壓發(fā)生器250使用V0(S1)形成用于產生將提供給單元的操縱柵60的各種波形的基礎。多階段程序電壓發(fā)生器250產生不同工作狀態(tài)下的不同波形，并且由單元程序控制器260控制，所述單元程序控制器260響應本地單元50的狀態(tài)以及該組k個單元中所有單元的狀態(tài)。
單元程序控制器260還響應讀出放大器240的輸出信號。如上所述，當單元被編程到所需電平時，讀出放大器的輸出信號PASSED*變成低電平，這又導致控制器260輸出信號PGM1*，從而啟動程序禁止電路280。當被啟動時，程序禁止電路280通過向漏極和操縱柵施加適當的電壓，禁止單元50繼續(xù)進行編程。
采用一排多階段編程電路210，…210′并行地對k個單元編程，一個編程電路用于一個單元。分別響應來自k個多階段編程電路單元的狀態(tài)PGM1*，…PGMk*的并行程序控制器290協調該排編程電路的編程操作。如同后面更詳細說明的一樣，在所有k個單元已被編程到它們各自的所需電平之后，開始新的階段，等同于每個單元切斷其讀出放大器的基準電流。這導致PGM1*～PGMk*均變成低電平。
圖5更詳細地表示了圖4的多階段編程電路210的多階段程序電壓發(fā)生器250和單元程序控制器260。最好結合圖6-8中所示的時序圖說明各個組件的操作。
實質上，在由高電平(HIGH)脈沖的控制信號SAMPLE指示的操作的初始階段中，多階段程序電壓發(fā)生器250對優(yōu)化電壓V0(S1)采樣，并保存在抽樣保持電路300中。抽樣保持電路300具有輸出節(jié)點307，在輸出節(jié)點307，來自其它源極(例如下面說明的330、350)的電壓被相加，形成最終的電壓VLast。電壓VLast隨后驅動源跟隨器310在單元50的操縱柵提供編程電壓VSTG(1)。
抽樣保持電路300包含由兩個串聯晶體管302、304選通的輸入端和輸出節(jié)點307，共用節(jié)點303位于晶體管302和304之間。共用節(jié)點303可被設置成由另一晶體管308選通的電壓VHOLD。
在優(yōu)選實施例中，由具有相關AC耦合器330的第一相波形發(fā)生器320和具有相關AC耦合器350的第二相波形發(fā)生器340產生在輸出節(jié)點307被相加從而產生VLast的其它電壓源。
圖6(a)-6(e)是圖5的多階段程序電壓發(fā)生器的抽樣和保持操作的時序圖。操作中，并行程序控制器290(參見圖4)確定(assert)SAMPLE信號，所述SAMPLE信號導通兩個串聯晶體管302和304，從而允許在AC耦合器330的電容器C1的兩端維持輸入電壓V0(S1)。在抽樣保持操作中，波形發(fā)生器320和340并不對VLast產生影響，因為它們的通路分別被選通信號G1和G2(圖6(c))阻塞。從而，輸出節(jié)點307的電壓VLast最初采取V0(S1)的值(圖6(e))。之后，在SAMPLE變成低電平(圖6(a))的情況下，這兩個串聯晶體管被截止，并且在晶體管308的柵極確定信號HOLD(圖6(b))之后，允許共用節(jié)點303獲得電壓VHOLD。這種解偏置安排使漏回晶體管304的VLast降低幾個數量級，并且確保在節(jié)點307保存的抽樣電壓的精度。
圖5中所示的單元程序控制器360包括設置/復位鎖存器(S/R鎖存器)262。當單元被編程到使其導通電流低于基準電流水平時，讀出放大器輸出從高電平變?yōu)榈碗娖降男盘朠ASSED*。該信號被用于設置設置-復位鎖存器262，以便把鎖存的輸出信號PGM1*從高電平變?yōu)榈碗娖?，從而啟動程序禁止電?80。
圖7(a)-7(i)是圖5中所示的多階段程序電壓發(fā)生器的第一階段的操作的時序圖。在優(yōu)選實施例中，在編程之前進行驗證操作。RESET信號復位設置-復位鎖存器262，以致鎖存的輸出信號PGM1*為高電平。每當VERIFY信號變成高電平時，啟動驗證操作。相反，每當VERIFY信號處于低電平時，能夠進行編程操作。如果單元50被正確擦除，則讀出放大器240的輸出信號PASSED*將是高電平，允許進行編程，因為將不會激活程序禁止電路280(另外參見圖4)。
在編程操作的第一階段中，來自并行程序控制器290的控制信號Ф1(圖7(e))啟動第一波形發(fā)生器320。隨后當啟用通過柵極(pass-gate)信號G1時，它產生呈一個或多個階梯脈沖形式的V1(t)(圖7(h))。最好使第一脈沖的初始上沿傾斜，以便緩和另外的陡峭前沿，借此減輕相對于存儲單元的任意不良壓力。波形的每個連續(xù)脈沖將朝著目標電平移動單元的程控電平，目標電平被設置成指示單元的目標狀態(tài)的優(yōu)選電平。由于編程步驟的離散本性，存在所指定的代表給定存儲狀態(tài)的程控電平的統計分布。在本實施例中，當程控閾值電平落在與給定存儲狀態(tài)相關的程控電平的范圍之內時，認為單元將被編程到該狀態(tài)。程控電平的范圍的下限由目標電平限定，上限由與該狀態(tài)相關的預定容限限定。
為了避免超出程控電平的范圍，編程電路使用達不到該范圍的預定電平測量在每個階段中何時停止編程。該預定電平比目標電平小一定的偏移量，以致當編程脈沖移動程控電平通過預定電平時，它超過目標電平的量不會大于相關的預定容限。換句話說，一旦通過預定電平，則單元被編程到不超過該狀態(tài)的程序電平范圍的上限。這種情況下，不再施加當前階段的編程脈沖。從而，有關階梯波形的增大速率和第一階段的預定電平的需要考慮的問題如下。盡可能快地利用連續(xù)脈沖逼近目標電平，但是任意單一脈沖不會導致存儲單元的閾值既通過第一階段預定電平又通過超出目標電平的相關預定容限。
在節(jié)點333由為高電平的控制信號PGM1*啟用V1(t)，并且通過AC耦合器330被加到輸出節(jié)點307上(參見圖7(d)，7(h))。從而，輸出節(jié)點307的電壓為VLast＝V0(S1)+b1V1(t)(這里b1是接近于單位值的耦接率)，并且該電壓通過源跟隨器310變成提供給單元50的操縱柵的電壓(參見圖7(i))。當連續(xù)施加編程脈沖時，單元50被編程到第一階段的預定電平。此時，信號PASSED*(圖7(e))變成低電平，再導致信號PGM1*變成低電平(圖7(d))，變成低電平的信號PGM1*再啟動程序禁止電路280禁止單元進行進一步的編程。同時，PGM1*變成低電平導致G1變成低電平(圖7(f))，低電平的G1把AC耦合器330從第一波形發(fā)生器320斷開，從而把V1凍結在切斷時的波形幅值。如果T1F是PGM1*變成低電平的時間，則V1＝V1(T1f)，從而VLast(T1f)＝V0(S1)+b1V1(T1f)。
同時，繼續(xù)進行單元組塊中的其它單元的并行編程，同時越來越多的單元達到它們相關的第一階段預定電平，并且退出并行編程操作。當每個單元退出時，它們相關的VLast均保持在程序禁止時施加給操縱柵的對應電壓。最終，組塊中的所有單元被編程到預定的電平，并且借助都已變成低電平的PGM1*～PGMk*用信號通知該事件。這將促使并行程序控制器290開始下一階段。
圖8(a)-8(j)是圖5中所示的多階段程序電壓發(fā)生器的第二階段操作的時序圖。除了第一波形發(fā)生器被處于低電平(圖8(e))的控制信號Ф1禁用之外，第二階段類似于第一階段，開始于在編程之前執(zhí)行的驗證。改為由來自并行程序控制器290的控制信號Ф2(圖8(f))啟用第二波形發(fā)生器340，并且產生呈一個或多個階梯波形形式的V2(t)(圖8(i))。波形的每個連續(xù)脈沖將使單元的程控電平朝著偏離目標電平的第二階段預定電平移動。階梯波形的增大速率和第二階段預定電平是這樣的，使得盡可能快地利用連續(xù)脈沖逼近目標電平，但是任意單一脈沖都不會使存儲單元的閾值既通過第二階段預定電平，又通過超出目標電平的相關預定容限。通常階梯波形的增大速率和預定電平將比第一階段的細微得多。
在節(jié)點335利用為高電平的控制信號PGM1*啟用V2(t)(圖8(d))(同時在開始第二階段時，所有的SR鎖存器已被重置(圖8(a)))，并且通過AC耦合器350被加到節(jié)點333上。從而，輸出節(jié)點307的電壓為VLast＝V0(S1)+b1[V1(T1f)+b2[V2(t)-V2i]，這里b2是另一耦接率，V2i是當G1變成低電平時V2的值，并且是在第一階段結束之前施加的預定偏移量(例如～0.4V)。VLast通過源跟隨器310變成提供給單元50的操縱柵的電壓(參見圖8(j))。當連續(xù)施加編程脈沖時，單元50最終被編程到當前階段的預定電平。此時，信號PASSED*(圖8(c))變成低電平，再使信號PGM1*變成低電平(圖8(d))，低電平信號PGM1*再啟動程序禁止電路280禁止單元50進行進一步的編程。同時，變成低電平的PGM1*使G2變成低電平(圖8(g))，通過禁用控制信號G2，低電平的G2使AC耦合器350脫離第二波形發(fā)生器340，從而把V2凍結在脫離時波形的幅值。如果T2F是PGM1*變成低電平的時間，則V2＝V2(T2f)，從而VLast(T2f)＝V0(S1)+b1V1(T1f)+b2[V2(T2f)-V2i]。
類似地，繼續(xù)進行組塊中其它單元的并行編程，同時越來越多的單元達到它們的目標狀態(tài)，并且退出并行編程操作，它們的VLast均保持程序禁止時施加給操縱柵的電壓。最后，組塊中的所有單元被編程到預定電平，并且借助均已變成低電平的PGM1*～PGMk*用信號通知該事件。這將促使并行程序控制器290開始下一階段。
類似的安排應用于更高的階段，波形發(fā)生器產生被加到在前一階段結束時凍結的VLast的電平上的電壓。在最后階段，預定電平和對應于目標狀態(tài)的目標電平相同。
在另一實施例中，VLast由一個多階段波形發(fā)生器產生。
多階段編程的實現允許不同階段內階梯波形的不同增加速率。借助一系列的編程步驟逼近要程控的目標狀態(tài)，其中第一階段最粗略，在不超出規(guī)定限度的情況下以最少的步驟逼近目標狀態(tài)，隨后進行具有一系列細微步驟的第二階段，再次在不超出規(guī)定限度的情況下以最少的步驟進一步逼近目標狀態(tài)，依次類推。這樣，對單元50的操縱柵60施加一系列逐增大的編程脈沖，同時優(yōu)化每個階段內的增大速率，以便快速收斂于目標狀態(tài)。
如上所述，對于除最終階段之外的每個階段，除目標狀態(tài)之外的電平被用作目標，以致在該階段的一個編程步驟中越過該目標值不會導致越過實際的目標狀態(tài)。在最終階段中，目標是實際目標狀態(tài)。在優(yōu)選實施例中，通過把在驗證操作中施加給操縱柵VSTG的電壓下移預定量，實現和階段有關的電平。這將導致在達到目標狀態(tài)之前，讀出放大器240(參見圖4)斷開。響應階段的狀態(tài)的電源222(參見圖4)據此調節(jié)多電壓總線220上的電壓。
在另一實施例中，通過把由圖4中所示的讀出放大器240采用的基準電流IREF調整為遞增的低值，完成取決于階段的驗證。
在另一實施例中，通過把在驗證操作中施加給操縱柵的電壓下移預定量，并且調整讀出放大器采用的基準電流，完成取決于階段的驗證。
對于分成16種狀態(tài)的單元來說，已發(fā)現多個實施例允許編程在大約10～20步驟內收斂于目標狀態(tài)。例如，一個優(yōu)選實施例具有兩階段編程操作，即具有逐漸增大的第一波形的第一階段和其后具有更加緩和地逐漸增大的第二波形的第二階段。另一實施例具有三階段操作，第一階段為單一脈沖，之后是兩個連續(xù)的階梯波形。各種組合都是可能的，并且都在本發(fā)明的預期范圍之內。
所述編程系統200的一個優(yōu)點是即使對較大的一組單元編程，這些單元仍然能夠共用相同的電源總線220實現取決于數據的編程電壓。類似地，該組中的所有單元共用取決于階段的波形發(fā)生器，例如320、340，…。
圖9是根據本發(fā)明的一個優(yōu)選實施例的一組存儲單元的多階段并行編程的流程圖。
步驟400開始初始化，設置Phase＝0，PhaseLast＝2(舉例來說)
步驟410開始獲得取決于數據的電壓步驟412對該組單元i＝1～k進行并行編程步驟414鎖存D(Si)，第i個單元的目標狀態(tài)。
步驟416使用D(Si)選擇初始電壓V0(D(Si))，所述初始電壓被優(yōu)化以便把第i個單元編程到D(Si)。
步驟418保存將用作操縱柵電壓的基線電壓的V0(D(Si))，即VLast(i)＝V0(D(Si))。
步驟420開始并行編程的新階段步驟422Phase＝Phase+1步驟430開始組塊i＝1～k并行編程。
步驟432相對于基線VLast(i)把操縱柵電壓設置成取決于階段的波形。
步驟434繼續(xù)對單元組塊的并行編程。
步驟436驗證以了解第i個單元是否已被編程到目標狀態(tài)的預定電平之內。該電平取決于階段，并且遠遠達不到目標狀態(tài)，以致越過該電平的編程步驟不會超越目標狀態(tài)。如果已通過該電平，則轉到步驟440，如果沒有，則繼續(xù)步驟438。
步驟438把編程脈沖VSTG(i)施加給第i個單元。返回步驟436。
步驟440在當前階段中，禁止第i個單元進行進一步編程。
步驟442把當前編程電壓，即VLast(i)＝VSTG(i)保存為下一階段的基線電壓。
步驟450被編程的所有單元通過當前階段的電平？如果是，則轉到步驟460。否則返回步驟434，繼續(xù)對該組塊中的剩余單元編程，直到最后一個單元通過當前階段的電平為止。如果編程已經超過預定的最大許可脈沖數，則開始預定的例外處理，通常是啟動錯誤處理例程。
步驟460Phase是否等于PhaseLast。如果不是，則轉到步驟420開始下一階段。否則轉到步驟470。
步驟470結束。完成單元i＝1～k組塊的編程。
已關于包含電荷保存浮柵或者介電層的非易失性半導體存儲器說明了本發(fā)明的實施例。但是，本發(fā)明的各個方面可應用于通過施加取決于狀態(tài)的優(yōu)化控制的電壓編程脈沖可實現精確編程的任意類型的非易失性存儲器。例如，該方法可應用于多電介質存儲器件，例如金屬-氮化硅-氧化硅(MNOS)或者多晶硅-氮化硅-氧化硅(SONOS)半導體器件。類似地，該方法適用于MROM器件。
雖然已描述的本發(fā)明的實施例是優(yōu)選實施例，不過本領域的技術人員將明白本發(fā)明的各種變化也是可能的。于是，本發(fā)明的范圍由附加的權利要求限定。
權利要求
1.一種并行對一組存儲單元編程的方法，每個存儲單元具有可單獨編程到目標電荷電平的電荷存儲，所述目標電荷電平對應于其多個存儲狀態(tài)中的目標存儲狀態(tài)，所述方法包括提供把存儲單元編程到所述多個存儲狀態(tài)之一的多個電平；為該組中的各個存儲單元選擇所述多個電平之一，選擇的電平是存儲單元的目標存儲狀態(tài)的函數；產生隨著各個存儲單元的選擇電平而變化的編程電壓；和并行對該組存儲單元編程。
2.按照權利要求1所述的方法，還包括為所述一組存儲單元的各個單元產生編程電壓波形；每個所述編程電壓波形具有為各個單元選擇的所述電平的函數的初始幅值。
3.按照權利要求2所述的方法，其中所述編程電壓波形包括一系列的電壓脈沖。
4.按照權利要求3所述的方法，其中施加所述一系列電壓脈沖的初始電壓脈沖基本朝著、但不超過各個單元的目標存儲狀態(tài)對各個單元編程。
5.按照權利要求3所述的方法，其中所述一系列電壓脈沖具有隨著時間增大的幅值。
6.按照權利要求3所述的方法，還包括(a)通過對各個單元施加選自與各個單元相關的編程電壓波形的所述一系列電壓脈沖中的某一脈沖，并行對所述一組存儲單元編程；(b)通過確定是否每個單元已被編程到與各個存儲單元的目標狀態(tài)相關的預定電平，并行驗證所述一組存儲單元；(c)當所述一組存儲單元中的任何單元被編程到其預定電平時，禁止所述任何單元繼續(xù)進行編程；和(d)重復(a)、(b)和(c)，直到所述一組存儲單元中的所有單元已被編程到它們各自的預定電平為止。
7.按照權利要求6所述的方法，其中當迭代次數超過預定次數時，也終止所述重復步驟。
8.按照權利要求6所述的方法，其中終止之前，(a)-(d)的所述重復循環(huán)構成一個編程階段，所述方法還包括一個或多個其它編程階段，每個編程階段具有其相關的一系列電壓脈沖和預定電平。
9.按照權利要求8所述的方法，其中每個連續(xù)階段采用產生比前一階段更精細的編程步驟的一系列電壓脈沖。
10.按照權利要求8所述的方法，其中每個連續(xù)階段采用更接近于目標狀態(tài)的預定電平。
11.按照權利要求8所述的方法，其中預定的最后階段采用使該組存儲單元的每個單元被編程到它們各自的目標狀態(tài)的預定電平。
12.按照權利要求8所述的方法，其中每個單元接收不超過20個編程脈沖。
13.按照權利要求1-12任一所述的方法，其中每個單元保存兩種存儲狀態(tài)之一。
14.按照權利要求1-12任一所述的方法，其中每個單元保存兩種以上的存儲狀態(tài)。
15.按照權利要求1-12任一所述的方法，其中每個單元保存16種存儲狀態(tài)之一。
16.一種非易失性存儲器，包括一個存儲單元陣列，每個存儲單元具有可單獨編程到相關目標電荷電平的電荷存儲，所述相關目標電荷電平對應于其多個存儲狀態(tài)中的目標存儲狀態(tài)，并行提供把存儲單元編程到所述多個存儲狀態(tài)之一的多個電壓的電源總線；和并行對一組存儲單元編程的并行編程系統，所述并行編程系統具有多個編程電路，一個編程電路用于該組存儲單元中的一個存儲單元，每個編程電路還包括從所述電源總線選擇多個電壓之一的電壓選擇器，選擇的電壓是相關存儲單元的目標狀態(tài)的函數，使得選擇的電壓最適合于所述編程電路產生朝著其目標存儲狀態(tài)對存儲狀態(tài)編程的編程電壓。
17.按照權利要求16所述的非易失性存儲器，其中所述編程電路還包括耦接的接收所述選擇電壓，以便產生第一編程電壓波形的第一編程電壓波形發(fā)生器，所述第一編程電壓波形的初始幅值是選擇電壓的函數；確定存儲單元的編程狀態(tài)的讀出放大器；和響應讀出放大器，當存儲單元的編程狀態(tài)已經過第一預定電平時，禁止該存儲單元的進一步編程的程序禁止電路。
18.按照權利要求17所述的非易失性存儲器，還包括保存使相關單元的編程狀態(tài)經過第一預定電平的最后編程電壓的存儲元件；響應保存的所述最后編程電壓，產生第二編程電壓的第二編程電壓波形發(fā)生器；和在所述一組存儲單元中的所有存儲單元通過第一預定電平之后，啟動所述第二編程電壓波形發(fā)生器的控制器。
全文摘要
利用并行應用于多個存儲單元的編程系統程控具有非易失性電荷保存能力的非易失性存儲器，例如EEPROM和快速EEPROM。通過利用依賴于數據的編程電壓借助最少的編程脈沖，把各個單元編程到其目標狀態(tài)，獲得增強性能。通過在多階段中執(zhí)行編程操作，實現進一步的提高，在編程分辨率更細微的情況下，例如采用具有更緩和的階梯波形的編程電壓，執(zhí)行各個連續(xù)階段。這些特征允許快速準確地收斂于被并行編程的該組存儲單元的目標狀態(tài)，從而允許每個存儲單元在不犧牲性能的情況下保存幾位信息。
文檔編號G11C11/56GK1460268SQ02800792
公開日2003年12月3日 申請日期2002年2月22日 優(yōu)先權日2001年2月26日
發(fā)明者杰弗里·岡格威爾, 丹尼爾·C·古特曼 申請人:三因迪斯克公司