口寫操作的操作步驟為:外部總線主機(jī)的FPGA需要進(jìn)行寫操作時(shí)，輸出寫地址和控制數(shù)據(jù)到作為外部總線從機(jī)的FPGA ;作為從機(jī)的FPGA運(yùn)用其從異步傳輸接口接收到外部總線輸出的寫控制信號；通過異步轉(zhuǎn)換后，根據(jù)總線定義以及數(shù)據(jù)的分類進(jìn)行提取操作，將寫地址與控制信息分別存儲于寄存器中；寫地址與控制信號提取完畢后，轉(zhuǎn)換為內(nèi)部總線寫操作，并接收反饋信息；將內(nèi)部總線反饋轉(zhuǎn)換為外部異步總線寫控制反饋操作；外部異步總線主機(jī)FPGA接收到反饋后，接著發(fā)出發(fā)出寫數(shù)據(jù)操作；從機(jī)FPGA中的從異步傳輸接口根據(jù)總線定義以及數(shù)據(jù)的分類進(jìn)行提取操作，將寫數(shù)據(jù)存儲于寄存器中；寫數(shù)據(jù)提取完畢后，轉(zhuǎn)換為內(nèi)部總線寫操作，并接收反饋信息；將內(nèi)部總線反饋轉(zhuǎn)換為外部異步總線寫數(shù)據(jù)反饋操作，輸出至外部總線主機(jī)FPGA ； 從異步傳輸接口讀操作的操作步驟為:外部總線主機(jī)的FPGA需要進(jìn)行讀操作時(shí)，輸出讀地址到作為外部總線從機(jī)的FPGA ;作為從機(jī)的FPGA運(yùn)用其從異步傳輸接口根據(jù)外部總線讀信號；經(jīng)過異步轉(zhuǎn)換后，根據(jù)總線定義以及數(shù)據(jù)的分類進(jìn)行提取操作，將讀地址與控制信息分別存儲于寄存器中；讀地址與控制信號提取完畢后，轉(zhuǎn)換為內(nèi)部總線讀操作，并準(zhǔn)備接收讀數(shù)據(jù)和反饋狀態(tài)；接收內(nèi)部總線讀數(shù)據(jù)和反饋狀態(tài)為外部異步總線讀反饋操作，輸出至外部總線主機(jī)FPGA。
6.一種實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于包括多個(gè)FPGA，所述FPGA分別實(shí)現(xiàn)待驗(yàn)證芯片的一個(gè)或多個(gè)邏輯功能模塊，所述FPGA上都設(shè)有調(diào)試主接口和調(diào)試從接口，根據(jù)邏輯功能模塊之間邏輯的主從關(guān)系，作為主機(jī)的FPGA通過調(diào)試主接口模塊與作為從機(jī)的FPGA的調(diào)試主接口模塊相連接。
7.根據(jù)權(quán)利要求6所述的實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于所述調(diào)試主接口實(shí)現(xiàn)將內(nèi)部總線轉(zhuǎn)換為主異步傳輸操作，包括主異步傳輸接口寫操作模塊和主異步傳輸接口讀操作模塊；調(diào)試從接口實(shí)現(xiàn)將外部總線轉(zhuǎn)換為從異步傳輸操作，包括從異步傳輸接口寫操作模塊和從異步傳輸接口讀操作模塊。
8.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于所述主異步傳輸接口寫操作模塊和主異步傳輸接口讀操作模塊。 所述主異步傳輸接口寫操作模塊包括:內(nèi)部總線寫操作邏輯模塊，數(shù)據(jù)提取邏輯模塊，寫地址與寫控制存儲模塊，寫數(shù)據(jù)存儲模塊，外部異步總線寫操作邏輯模塊，異步轉(zhuǎn)換邏輯模塊，寫反饋模塊； 內(nèi)部總線寫操作邏輯模塊，實(shí)現(xiàn)根據(jù)內(nèi)部總線協(xié)議，接收總線主機(jī)發(fā)送的數(shù)據(jù)；根據(jù)接收的反饋寫狀態(tài)，將信息反饋給內(nèi)部總線主機(jī)； 數(shù)據(jù)提取邏輯模塊，根據(jù)接收的寫操作信號以及數(shù)據(jù)類型，舍棄無效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將寫地址與寫控制數(shù)據(jù)存入寫地址與寫控制存儲模塊，將接收的寫數(shù)據(jù)存入寫數(shù)據(jù)存儲模塊；提取寫反饋模塊中數(shù)據(jù)，交付給內(nèi)部總線操作邏輯模塊；寫地址與寫控制存儲模塊，用于存儲內(nèi)部主機(jī)發(fā)送的寫地址和寫控制信號； 寫數(shù)據(jù)存儲模塊，此模塊用于存儲內(nèi)部主機(jī)發(fā)送的數(shù)據(jù)； 外部異步總線寫操作邏輯模塊，實(shí)現(xiàn)根據(jù)接收的寫地址和寫控制，轉(zhuǎn)換為寫控制外部異步總線操作；根據(jù)寫數(shù)據(jù)存儲模塊，轉(zhuǎn)換為寫數(shù)據(jù)外部異步總線操作；同時(shí)接收外部總線從機(jī)發(fā)送的反饋信息，經(jīng)過異步采樣以及轉(zhuǎn)換操作，存入寫反饋模塊中； 異步轉(zhuǎn)換邏輯模塊，實(shí)現(xiàn)因?yàn)槎郌PGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時(shí)鐘不同，采用此模塊避免采樣時(shí)，數(shù)據(jù)信號的出錯(cuò)以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生； 寫反饋模塊，存儲反饋狀態(tài)數(shù)值； 所述主異步傳輸接口讀操作模塊包括:內(nèi)部總線讀操作邏輯模塊，數(shù)據(jù)提取邏輯模塊，讀地址與讀控制存儲模塊、外部異步總線讀操作邏輯模塊和讀數(shù)據(jù)模塊； 內(nèi)部總線讀操作邏輯模塊，實(shí)現(xiàn)根據(jù)內(nèi)部總線協(xié)議，接收總線主機(jī)發(fā)送的讀地址和讀控制數(shù)據(jù)；根據(jù)接收的讀數(shù)據(jù)和讀反饋狀態(tài)，將信息反饋給內(nèi)部總線主機(jī)； 數(shù)據(jù)提取邏輯模塊，實(shí)現(xiàn)根據(jù)接收的讀操作信號以及數(shù)據(jù)類型，舍棄無效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將讀地址與讀控制數(shù)據(jù)存入讀地址與讀控制存儲模塊；提取讀數(shù)據(jù)模塊中數(shù)據(jù)，交付給內(nèi)部總線讀操作邏輯模塊； 讀地址與讀控制存儲模塊，實(shí)現(xiàn)存儲內(nèi)部主機(jī)發(fā)送的讀地址和讀控制信號； 外部異步總線讀操作邏輯模塊，實(shí)現(xiàn)根據(jù)接收的讀地址和讀控制，轉(zhuǎn)換為讀控制外部異步總線操作；同時(shí)接收外部總線從機(jī)發(fā)返回的數(shù)據(jù)，經(jīng)過異步采樣以及轉(zhuǎn)換操作，存入讀數(shù)據(jù)模塊中。
9.根據(jù)權(quán)利7所述的實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于所述從異步傳輸接口寫操作模塊和從異步傳輸接口讀操作模塊。 所述從異步傳輸接口寫操作模塊包括:外部異步總線寫操作邏輯模塊，異步轉(zhuǎn)換邏輯模塊，數(shù)據(jù)提取邏輯模塊，寫地址與寫控制存儲模塊，寫數(shù)據(jù)存儲模塊，內(nèi)部總線寫操作邏輯模塊和寫反饋模塊； 外部異步總線寫操作邏輯模塊，實(shí)現(xiàn)根據(jù)外部異步總線定義，接收總線主機(jī)發(fā)送的數(shù)據(jù)；根據(jù)接收的反饋寫狀態(tài)，將信息反饋給外部總線主機(jī)；異步轉(zhuǎn)換邏輯模塊，因?yàn)槎郌PGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時(shí)鐘不同，采用此模塊避免采樣時(shí)，數(shù)據(jù)信號的出錯(cuò)以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生； 數(shù)據(jù)提取邏輯模塊，根據(jù)接收的寫操作信號以及數(shù)據(jù)類型，舍棄無效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將寫地址與寫控制數(shù)據(jù)存入寫地址與寫控制存儲模塊，將接收的寫數(shù)據(jù)存入寫數(shù)據(jù)存儲模塊；提取寫反饋模塊中數(shù)據(jù)，交付給外部異步總線操作邏輯模塊； 寫地址與寫控制存儲模塊，用于存儲外部主機(jī)發(fā)送的寫地址和寫控制信號； 寫數(shù)據(jù)存儲模塊，用于存儲外部主機(jī)發(fā)送的數(shù)據(jù)； 內(nèi)部總線寫操作邏輯模塊，用于實(shí)現(xiàn)根據(jù)接收的寫地址和寫控制，轉(zhuǎn)換為寫控制內(nèi)部總線操作；根據(jù)寫數(shù)據(jù)存儲模塊，轉(zhuǎn)換為寫數(shù)據(jù)內(nèi)部總線操作；同時(shí)接收內(nèi)部總線從機(jī)發(fā)送的反饋信息，存入寫反饋模塊中； 寫反饋模塊，實(shí)現(xiàn)存儲反饋狀態(tài)數(shù)值； 所述從異步傳輸接口讀操作模塊包括:外部異步總線讀操作邏輯模塊，異步轉(zhuǎn)換邏輯模塊，數(shù)據(jù)提取邏輯模塊，讀地址與讀控制存儲模塊和內(nèi)部總線讀操作邏輯模塊； 外部異步總線讀操作邏輯模塊，實(shí)現(xiàn)根據(jù)外部總線定義，接收總線主機(jī)發(fā)送的讀地址和讀控制數(shù)據(jù)；根據(jù)接收的讀數(shù)據(jù)和讀反饋狀態(tài)，將信息反饋給外部總線主機(jī)； 異步轉(zhuǎn)換邏輯模塊，實(shí)現(xiàn)因?yàn)槎郌PGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時(shí)鐘不同，采用此模塊避免采樣時(shí)，數(shù)據(jù)信號的出錯(cuò)以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生； 數(shù)據(jù)提取邏輯模塊，實(shí)現(xiàn)根據(jù)接收的讀操作信號以及數(shù)據(jù)類型，舍棄無效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將讀地址與讀控制數(shù)據(jù)存入讀地址與讀控制存儲模塊；提取讀數(shù)據(jù)模塊中數(shù)據(jù)，交付給外部異步總線讀操作邏輯模塊； 讀地址與讀控制存儲模塊，實(shí)現(xiàn)存儲外部主機(jī)發(fā)送的讀地址和讀控制信號； 內(nèi)部總線讀操作邏輯模塊，實(shí)現(xiàn)根據(jù)接收的讀地址和讀控制，轉(zhuǎn)換為讀控制內(nèi)部總線操作；同時(shí)接收內(nèi)部總線從機(jī)發(fā)返回的數(shù)據(jù)，存入讀數(shù)據(jù)模塊中。
【專利摘要】本發(fā)明公開了一種芯片多FPGA驗(yàn)證方法，其特征在于：將待驗(yàn)證的芯片根據(jù)功能進(jìn)行模塊劃分為多個(gè)邏輯功能模塊；將待驗(yàn)證的芯片按照邏輯功能模塊劃分后分別燒錄到各個(gè)獨(dú)立的FPGA中，采用外部異步總線與芯片內(nèi)部總線結(jié)合將所有的FPGA相連接，實(shí)現(xiàn)邏輯功能模塊間的通訊，在FPGA上增加內(nèi)部數(shù)據(jù)總線轉(zhuǎn)換外部異步傳輸?shù)牟僮?。同時(shí)還公開了實(shí)現(xiàn)該方法的系統(tǒng)。實(shí)現(xiàn)了雖然待驗(yàn)證芯片功能的不斷發(fā)展，性能的提高，但不需要再升級FPGA的容量，在多FPGA上完整地實(shí)現(xiàn)芯片系統(tǒng)功能，且軟件程序也無需進(jìn)行任何修改，這樣就極大地降低了FPGA測試成本。
【IPC分類】G06F11-26
【公開號】CN104572384
【申請?zhí)枴緾N201410826816
【發(fā)明人】彭?xiàng)钊?
【申請人】記憶科技(深圳)有限公司
【公開日】2015年4月29日
【申請日】2014年12月25日