一種芯片多fpga驗(yàn)證方法及系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片驗(yàn)證技術(shù)，特別涉及一種采用多FPGA驗(yàn)證芯片的的方法及系統(tǒng)。
【背景技術(shù)】
[0002]集成電路設(shè)計(jì)中，F(xiàn)PGA調(diào)試已經(jīng)作為設(shè)計(jì)流程中重要的一環(huán)，通過將芯片的源代碼通過綜合燒錄到FPGA中，進(jìn)行功能測(cè)試盒系統(tǒng)驗(yàn)證，更能準(zhǔn)確低驗(yàn)證芯片的功能是否正確，為芯片成功流片和樣品回歸測(cè)試積累經(jīng)驗(yàn)以及準(zhǔn)備測(cè)試程序。
[0003]在當(dāng)前的調(diào)試中，普遍采用將芯片代碼直接燒錄到單FPGA中調(diào)試，但是當(dāng)芯片規(guī)模變大時(shí)，一個(gè)FPGA已經(jīng)滿足不了容量需求，則目前普遍采用的方法是，將芯片進(jìn)行精簡(jiǎn)，對(duì)芯片內(nèi)部功能進(jìn)行單獨(dú)測(cè)試，從而缺少對(duì)芯片整體系統(tǒng)的全局測(cè)試，對(duì)芯片的流片成功埋下了隱患；另種方式則為采購(gòu)一款容量更大的FPGA芯片，這樣能暫時(shí)解決問題，但是隨著芯片功能的不斷發(fā)展，性能的提高，F(xiàn)PGA容量隨著提高，則FPGA需要跟隨著芯片功能提高，不斷進(jìn)行更新，這樣就極大地提高了 FPGA測(cè)試成本。

【發(fā)明內(nèi)容】

[0004]針對(duì)以上缺陷，本發(fā)明目的在于如何解決由于待驗(yàn)證芯片的不斷復(fù)雜化，驗(yàn)證所需的FPGA容量也需不斷提高，驗(yàn)證成本高的問題。
[0005]為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種芯片多FPGA驗(yàn)證方法，其特征在于:將待驗(yàn)證的芯片根據(jù)功能進(jìn)行模塊劃分為多個(gè)邏輯功能模塊；將待驗(yàn)證的芯片按照邏輯功能模塊劃分后分別燒錄到各個(gè)獨(dú)立的FPGA中，采用外部異步總線與芯片內(nèi)部總線結(jié)合將所有的FPGA相連接，實(shí)現(xiàn)邏輯功能模塊間的通訊，在FPGA上增加內(nèi)部數(shù)據(jù)總線轉(zhuǎn)換外部異步傳輸?shù)牟僮鳌?br>[0006]所述的芯片多FPGA驗(yàn)證方法，其特征在于所述的內(nèi)部總線轉(zhuǎn)換為外部異步傳輸?shù)牟僮骶唧w為根據(jù)邏輯功能模塊之間的主從關(guān)系，將內(nèi)部總線轉(zhuǎn)換為主異步傳輸操作和從異步傳輸操作。
[0007]所述的芯片多FPGA驗(yàn)證方法，其特征在于所述的主異步傳輸操作包括主異步傳輸接口寫操作和主異步傳輸接口讀操作；從異步傳輸操作包括從異步傳輸接口寫操作和從異步傳輸接口讀操作。
[0008]還公開了一種實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于包括多個(gè)FPGA，所述FPGA分別實(shí)現(xiàn)待驗(yàn)證芯片的一個(gè)或多個(gè)邏輯功能模塊，所述FPGA上都設(shè)有調(diào)試主接口和調(diào)試從接口，根據(jù)邏輯功能模塊之間邏輯的主從關(guān)系，作為主機(jī)的FPGA通過調(diào)試主接口模塊與作為從機(jī)的FPGA的調(diào)試主接口模塊相連接。
[0009]所述的實(shí)現(xiàn)芯片多FPGA驗(yàn)證的系統(tǒng)，其特征在于所述調(diào)試主接口實(shí)現(xiàn)將內(nèi)部總線轉(zhuǎn)換為主異步傳輸操作，包括主異步傳輸接口寫操作模塊和主異步傳輸接口讀操作模塊；調(diào)試從接口實(shí)現(xiàn)將外部總線轉(zhuǎn)換為從異步傳輸操作，包括從異步傳輸接口寫操作模塊和從異步傳輸接口讀操作模塊。
[0010]本發(fā)明實(shí)現(xiàn)了雖然待驗(yàn)證芯片功能的不斷發(fā)展，性能的提高，但不需要再升級(jí)FPGA的容量，在多FPGA上完整地實(shí)現(xiàn)芯片系統(tǒng)功能，且軟件程序也無(wú)需進(jìn)行任何修改，這樣就極大地降低了 FPGA測(cè)試成本
【附圖說明】
[0011]圖1是主異步傳輸接口的寫操作邏輯結(jié)構(gòu)框圖；
[0012]圖2是主異步傳輸接口的讀操作邏輯結(jié)構(gòu)框圖；
[0013]圖3是從異步傳輸接口的寫操作邏輯結(jié)構(gòu)框圖；
[0014]圖4是從異步傳輸接口的讀操作邏輯結(jié)構(gòu)框圖；
[0015]圖5是主異步傳輸接口寫操作步驟流程圖；
[0016]圖6是主異步傳輸接口讀操作步驟流程圖；
[0017]圖7是從異步傳輸接口寫操作步驟流程圖；
[0018]圖8是從異步傳輸接口讀操作步驟流程圖；
[0019]圖9是芯片多FPGA驗(yàn)證系統(tǒng)結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0020]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0021]圖1是主異步傳輸接口的寫操作邏輯結(jié)構(gòu)框圖，包括以下模塊:內(nèi)部總線寫操作邏輯模塊101，根據(jù)內(nèi)部總線協(xié)議，接收總線主機(jī)發(fā)送的數(shù)據(jù)；根據(jù)接收的反饋寫狀態(tài)，將信息反饋給內(nèi)部總線主機(jī)；
[0022]數(shù)據(jù)提取邏輯模塊102，根據(jù)接收的寫操作信號(hào)以及數(shù)據(jù)類型，舍棄無(wú)效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將寫地址與寫控制數(shù)據(jù)存入寫地址與寫控制存儲(chǔ)模塊103模塊，將接收的寫數(shù)據(jù)存入寫數(shù)據(jù)存儲(chǔ)模塊104 ;提取寫反饋模塊106中數(shù)據(jù)，交付給內(nèi)部總線操作邏輯模塊101 ;
[0023]寫地址與寫控制存儲(chǔ)模塊103，用于存儲(chǔ)內(nèi)部主機(jī)發(fā)送的寫地址和寫控制信號(hào)；
[0024]寫數(shù)據(jù)存儲(chǔ)模塊104，用于存儲(chǔ)內(nèi)部主機(jī)發(fā)送的數(shù)據(jù)；
[0025]外部異步總線寫操作邏輯模塊105，此模塊根據(jù)接收的寫地址和寫控制，轉(zhuǎn)換為寫控制外部異步總線操作；根據(jù)寫數(shù)據(jù)存儲(chǔ)模塊104，轉(zhuǎn)換為寫數(shù)據(jù)外部異步總線操作；同時(shí)接收外部總線從機(jī)發(fā)送的反饋信息，經(jīng)過異步采樣以及轉(zhuǎn)換操作，存入寫反饋模塊107中；
[0026]異步轉(zhuǎn)換邏輯106，因?yàn)槎郌PGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時(shí)鐘不同，采用此模塊避免采樣時(shí)，數(shù)據(jù)信號(hào)的出錯(cuò)以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生；
[0027]寫反饋模塊107，存儲(chǔ)反饋狀態(tài)數(shù)值。
[0028]圖2是主異步傳輸接口的讀操作邏輯結(jié)構(gòu)框圖，包括以下模塊:內(nèi)部總線讀操作邏輯模塊201，根據(jù)內(nèi)部總線協(xié)議，接收總線主機(jī)發(fā)送的讀地址和讀控制數(shù)據(jù)；根據(jù)接收的讀數(shù)據(jù)和讀反饋狀態(tài)，將信息反饋給內(nèi)部總線主機(jī)；
[0029]數(shù)據(jù)提取邏輯模塊202，根據(jù)接收的讀操作信號(hào)以及數(shù)據(jù)類型，舍棄無(wú)效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將讀地址與讀控制數(shù)據(jù)存入讀地址與讀控制存儲(chǔ)模塊203模塊；提取讀數(shù)據(jù)模塊205中數(shù)據(jù)，交付給內(nèi)部總線讀操作邏輯模塊201 ;
[0030]讀地址與讀控制存儲(chǔ)模塊203，此模塊用于存儲(chǔ)內(nèi)部主機(jī)發(fā)送的讀地址和讀控制信號(hào);
[0031]外部異步總線讀操作邏輯204，此模塊根據(jù)接收的讀地址和讀控制，轉(zhuǎn)換為讀控制外部異步總線操作；同時(shí)接收外部總線從機(jī)發(fā)返回的數(shù)據(jù)，經(jīng)過異步采樣以及轉(zhuǎn)換操作，存入讀數(shù)據(jù)模塊205中。
[0032]圖3是從異步傳輸接口的寫操作邏輯結(jié)構(gòu)框圖，該系統(tǒng)包括以下模塊:
[0033]外部異步總線寫操作邏輯模塊301，根據(jù)外部異步總線定義，接收總線主機(jī)發(fā)送的數(shù)據(jù)；根據(jù)接收的反饋寫狀態(tài)，將信息反饋給外部總線主機(jī)；
[0034]異步轉(zhuǎn)換邏輯模塊302，因?yàn)槎郌PGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時(shí)鐘不同，采用此模塊避免采樣時(shí)，數(shù)據(jù)信號(hào)的出錯(cuò)以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生；
[0035]數(shù)據(jù)提取邏輯模塊303，根據(jù)接收的寫操作信號(hào)以及數(shù)據(jù)類型，舍棄無(wú)效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將寫地址與寫控制數(shù)據(jù)存入寫地址與寫控制存儲(chǔ)模塊30，將接收的寫數(shù)據(jù)存入寫數(shù)據(jù)存儲(chǔ)模塊305 ;提取寫反饋模塊307中數(shù)據(jù)，交付給外部異步總線操作邏輯模塊301 ;
[0036]寫地址與寫控制存儲(chǔ)模塊304，此模塊用于存儲(chǔ)外部主機(jī)發(fā)送的寫地址和寫控制信號(hào);
[0037]寫數(shù)據(jù)存儲(chǔ)模塊305，此模塊用于存儲(chǔ)外部主機(jī)發(fā)送的數(shù)據(jù)；
[0038]內(nèi)部總線寫操作邏輯模塊306，此模塊根據(jù)接收的寫地址和寫控制，轉(zhuǎn)換為寫控制內(nèi)部總線操作；根據(jù)寫數(shù)據(jù)存儲(chǔ)模塊305，轉(zhuǎn)換為寫數(shù)據(jù)內(nèi)部總線操作；同時(shí)接收內(nèi)部總線從機(jī)發(fā)