在mcu芯片中配置fpga的方法和裝置制造方法
【專利摘要】本發(fā)明實施例提供了一種在MCU芯片中配置FPGA的方法和裝置，所述微控制單元MCU芯片集成有現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列FPGA模塊包括互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所述方法包括：所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息；所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊將所述數(shù)據(jù)信息寫入所述FPGA器件。本發(fā)明可以降低成本，并且能夠在掉電后保存數(shù)據(jù)信息。
【專利說明】在MCU芯片中配置FPGA的方法和裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別是涉及一種在MCU芯片中配置FPGA的方法和 一種在MCU芯片中配置FPGA的裝置。

【背景技術(shù)】
[0002] 隨著集成電路工藝的不斷提高，現(xiàn)場可編程門陣列FPGA (Field - Programmable Gate Array)作為專用集成電路（ASIC，Application_Specific Integrated Circuit)領(lǐng)域中 的一種半定制電路而出現(xiàn)，F(xiàn)PGA的邏輯塊和連接可以按照用戶的需要而改變，通過可編輯 的連接把FPGA內(nèi)部的邏輯塊連接起來，所以FPGA可以完成所需要的邏輯功能。
[0003] 由于FPGA具有極高的靈活性，MCU (Micro Control Unit，微控制單元）芯片廠商 寄望于將FPGA集成于MCU芯片中，以解決MCU芯片在不同應(yīng)用場景對功能需求不一樣的矛 盾。
[0004] 通常，在FPGA完成所需要的邏輯功能之前，需要將相應(yīng)的數(shù)據(jù)信息燒錄至FPGA 中進行配置，相關(guān)的FPGA配置模式有多種，包括：并行主模式、主從模式、串行模式以及外 設(shè)模式，其中，并行主模式為一片 FPGA 加一片 EPROM (Erasable Programmable Read-Only Memory,可擦除可編程只讀寄存器）的方式；主從模式可以支持一片PROM (Programmable Read-Only Memory，可編程只讀存儲器）編程多片F(xiàn)PGA ;串行模式可以采用串行PROM編程 FPGA ;夕卜設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。
[0005] 然而，在MCU芯片中配置FPGA時，采用一片EPR0M或者一片PR0M對FPGA進行編 程都會增加額外的成本，并且，MCU芯片的面積也會相應(yīng)的增大，進一步增加了成本，此外， 由于FPGA為現(xiàn)場可編程器件，掉電后相應(yīng)的數(shù)據(jù)信息也即丟失，造成FPGA不能正常工作。
[0006] 因此，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是：提供一種在MCU 芯片中配置FPGA的方法和裝置，以降低成本，并且能夠在掉電后保存數(shù)據(jù)信息。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明實施例所要解決的技術(shù)問題是提供一種在MCU芯片中配置FPGA的方法，以 降低成本，并且能夠在掉電后保存數(shù)據(jù)信息。
[0008] 相應(yīng)的，本發(fā)明實施例還提供了一種在MCU芯片中配置FPGA的裝置，用以保證上 述方法的實現(xiàn)及應(yīng)用。
[0009] 為了解決上述問題，本發(fā)明公開了一種在MCU芯片中配置FPGA的方法，所述微控 制單元MCU芯片集成有現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列FPGA模塊包 括互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所 述方法包括：
[0010] 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息；
[0011] 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊將所述數(shù)據(jù)信息寫入所述FPGA 器件。
[0012] 優(yōu)選地，所述MCU芯片還包括：
[0013] CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中，
[0014] 所述CPU和所述現(xiàn)場可編程門陣列模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù) 位模塊與所述現(xiàn)場可編程門陣列模塊互連；
[0015] 所述現(xiàn)場可編程門陣列模塊還包括現(xiàn)場可編程門陣列FPGA 10配置子模塊，所述 FPGA器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA器件的內(nèi)部10引腳 與所述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述FPGA 10配置子模塊 之間通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信。
[0016] 優(yōu)選地，所述MCU芯片還包括聯(lián)合測試工作組JTAG，所述現(xiàn)場可編程門陣列FPGA 配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊通過以下方式接收數(shù)據(jù)信息：
[0017] 所述聯(lián)合測試工作組JTAG接收預(yù)設(shè)的聯(lián)合測試工作組JTAG下載器發(fā)送的數(shù)據(jù)信 息；所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下載獲得；
[0018] 所述聯(lián)合測試工作組JTAG將所述數(shù)據(jù)信息發(fā)送至所述現(xiàn)場可編程門陣列FPGA配 置信息下載子模塊；
[0019] 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述聯(lián)合測試工作組JTAG 發(fā)送的數(shù)據(jù)信息。
[0020] 優(yōu)選地，所述MCU芯片還包括系統(tǒng)總線，所述現(xiàn)場可編程門陣列FPGA配置信息下 載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收 數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述系統(tǒng)總線上傳輸 的數(shù)據(jù)信息；
[0021] 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后， 還包括：
[0022] 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
[0023] 優(yōu)選地，所述MCU芯片還包括閃存控制器，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊與閃存控制器互連，所述閃存控制器與閃存芯片互連，所述閃存芯片中包括預(yù) 設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息包括現(xiàn)場 可編程門陣列FPGA配置信息下載子模塊接收所述閃存控制器傳輸?shù)臄?shù)據(jù)信息，所述數(shù)據(jù) 信息通過所述閃存控制器讀取所述閃存芯片獲得；
[0024] 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后， 還包括：
[0025] 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
[0026] 依據(jù)本發(fā)明的實施例，公開了一種在MCU芯片中配置FPGA的裝置，所述微控制單 元芯片集成有現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列模塊包括互連的現(xiàn)場 可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所述裝置位于現(xiàn) 場可編程門陣列FPGA配置信息下載子模塊側(cè)，包括：
[0027] 數(shù)據(jù)信息接收單元，用于接收數(shù)據(jù)信息；
[0028] 數(shù)據(jù)信息寫入單元，用于將所述數(shù)據(jù)信息寫入所述FPGA器件。
[0029] 優(yōu)選地，所述MCU芯片還包括：
[0030] CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中，
[0031] 所述CPU和所述現(xiàn)場可編程門陣列模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù) 位模塊與所述現(xiàn)場可編程門陣列模塊互連；
[0032] 所述現(xiàn)場可編程門陣列模塊還包括現(xiàn)場可編程門陣列FPGA 10配置子模塊，所述 FPGA器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA器件的內(nèi)部10引腳 與所述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述FPGA 10配置子模塊 之間通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信。
[0033] 優(yōu)選地，所述MCU芯片還包括聯(lián)合測試工作組JTAG，所述現(xiàn)場可編程門陣列FPGA 配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊通過以下方式接收數(shù)據(jù)信息：
[0034] 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息接收子單元，用于接收預(yù)設(shè)的聯(lián)合測試工 作組JTAG下載器發(fā)送的數(shù)據(jù)信息；所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下 載獲得；
[0035] 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息發(fā)送子單元，用于將所述數(shù)據(jù)信息發(fā)送至 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊；
[0036] 位于所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊的數(shù)據(jù)信息接收子單元， 用于接收所述聯(lián)合測試工作組JTAG發(fā)送的數(shù)據(jù)信息。
[0037] 優(yōu)選地，所述MCU芯片還包括系統(tǒng)總線，所述現(xiàn)場可編程門陣列FPGA配置信息下 載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收 數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述系統(tǒng)總線上傳輸 的數(shù)據(jù)信息；
[0038] 所述裝置還包括：
[0039] 第一數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式 的數(shù)據(jù)信息。
[0040] 優(yōu)選地，所述MCU芯片還包括閃存控制器，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊與閃存控制器互連，所述閃存控制器與閃存芯片互連，所述閃存芯片中包括預(yù) 設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息包括現(xiàn)場 可編程門陣列FPGA配置信息下載子模塊接收所述閃存控制器傳輸?shù)臄?shù)據(jù)信息，所述數(shù)據(jù) 信息通過所述閃存控制器讀取所述閃存芯片獲得；
[0041] 所述裝置還包括：
[0042] 第二數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式 的數(shù)據(jù)信息。
[0043] 與現(xiàn)有技術(shù)相比，本發(fā)明實施例包括以下優(yōu)點：
[0044] 本發(fā)明通過在微控制單元MCU芯片中集成現(xiàn)場可編程門陣列FPGA模塊，其中，現(xiàn) 場可編程門陣列FPGA模塊包括互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列 FPGA配置信息下載子模塊，在FPGA配置信息下載子模塊接收到數(shù)據(jù)信息后，將所述數(shù)據(jù)信 息寫入FPGA器件中，即可以完成對FPGA器件的配置，燒錄的過程不需要增加額外的器件， 因此可以降低成本。
[0045] 進一步的，本發(fā)明通過采用聯(lián)合測試工作組JTAG的方式將數(shù)據(jù)信息燒錄至FPGA 器件中，聯(lián)合測試工作組JTAG具有配套使用的設(shè)備以保證數(shù)據(jù)信息格式的要求，同時，操 作還很簡單，方便用戶使用，配套使用的設(shè)備不占用MCU芯片的面積，從而可以降低成本。
[0046] 進一步的，本發(fā)明通過采用系統(tǒng)總線的方式將數(shù)據(jù)信息燒錄至FPGA器件中，使得 系統(tǒng)總線上任意地址空間上的數(shù)據(jù)信息均可以燒錄到FPGA器件中，采用系統(tǒng)總線的方式 不需要增加額外的器件，從而可以降低成本。
[0047] 更進一步的，本發(fā)明通過采用閃存控制器的方式將數(shù)據(jù)信息燒錄至FPGA器件中， 燒錄的過程為MCU芯片自動執(zhí)行，不需要用戶做任何操作，由于閃存芯片具有斷電數(shù)據(jù)信 息不丟失的特點，因此，可以在斷電的情況下保存數(shù)據(jù)信息。

【專利附圖】

【附圖說明】
[0048] 圖1示出了本發(fā)明一種在MCU芯片中配置FPGA的方法實施例的步驟流程圖；
[0049] 圖2示出了本發(fā)明一種在MCU芯片中配置FPGA模塊的結(jié)構(gòu)圖；
[0050] 圖3示出了本發(fā)明一種在MCU芯片中配置FPGA模塊10連接示意圖；
[0051] 圖4示出了本發(fā)明一種在MCU芯片中配置FPGA的裝置實施例的結(jié)構(gòu)框圖。

【具體實施方式】
[0052] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實 施方式對本發(fā)明作進一步詳細(xì)的說明。
[0053] 本發(fā)明實施例的核心構(gòu)思之一在于，通過現(xiàn)場可編程門陣列FPGA配置信息下載 子模塊建立配置FPGA器件的機制，即FPGA配置信息下載子模塊接收到數(shù)據(jù)信息后，將該數(shù) 據(jù)信息寫入FPGA器件中，此外，由于MCU芯片的元件多種多樣，各個元件可以通過不同的方 式與FPGA配置信息下載子模塊連接，因此，F(xiàn)PGA配置信息下載子模塊接收數(shù)據(jù)信息的方式 可以包括JTAG下載、軟件下載以及閃存下載，在簡化用戶操作的同時保證數(shù)據(jù)信息接收的 靈活性，還可以在斷電的情況下保存數(shù)據(jù)信息。
[0054] 參照圖1，示出了本發(fā)明一種在MCU芯片中配置FPGA的方法實施例的步驟流程圖， 所述微控制單元芯片集成有現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列模塊包 括互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，具 體可以包括如下步驟：
[0055] 步驟101，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息；
[0056] 在具體應(yīng)用中，數(shù)據(jù)信息可以包括FPGA器件的配置信息，現(xiàn)場可編程門陣列FPGA 配置信息下載子模塊可以接收聯(lián)合測試工作組JTAG (Joint Test Action Group,聯(lián)合測試 工作組），或者，系統(tǒng)總線，或者，閃存控制器傳輸?shù)臄?shù)據(jù)信息。
[0057] 參照圖2,示出了本發(fā)明一種在MCU芯片中配置FPGA模塊的結(jié)構(gòu)圖。
[0058] 如圖2所示，現(xiàn)場可編程門陣列FPGA模塊集成在微控制單元MCU芯片中（圖示中 未畫出），現(xiàn)場可編程門陣列FPGA模塊包括FPGA配置信息下載子模塊和FPGA器件，F(xiàn)PGA 配置信息下載子模塊燒錄FPAG器件的數(shù)據(jù)通路可以為數(shù)據(jù)通路1，MCU芯片還可以包括聯(lián) 合測試工作組JTAG，JTAG與FPGA配置信息下載子模塊的數(shù)據(jù)通路可以為數(shù)據(jù)通路2, MCU 芯片還可以包括系統(tǒng)總線，系統(tǒng)總線與FPGA配置信息下載子模塊的數(shù)據(jù)通路可以為數(shù)據(jù) 通路3, MCU芯片還可以包括閃存控制器，閃存控制器與FPGA配置信息下載子模塊的數(shù)據(jù)通 路可以為數(shù)據(jù)通路4。
[0059] 在本發(fā)明實施例的一種優(yōu)選示例中，所述MCU芯片還包括聯(lián)合測試工作組JTAG， 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述現(xiàn)場 可編程門陣列FPGA配置信息下載子模塊通過以下方式接收數(shù)據(jù)信息：
[0060] 子步驟SI 1，所述聯(lián)合測試工作組JTAG接收預(yù)設(shè)的聯(lián)合測試工作組JTAG下載器發(fā) 送的數(shù)據(jù)信息；所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下載獲得；
[0061] 作為本發(fā)明具體應(yīng)用的一種示例，JTAG是一種國際標(biāo)準(zhǔn)測試協(xié)議（IEEE1149. 1兼 容），可以用于芯片內(nèi)部測試。在本發(fā)明實施例中可以采用JTAG配置下載FPGA器件。
[0062] 聯(lián)合測試工作組JTAG下載器可以按照國際標(biāo)準(zhǔn)測試協(xié)議的要求下載數(shù)據(jù)信息， 這種下載方式為FPGA器件提供的標(biāo)準(zhǔn)下載方式，可以稱為JTAG下載。
[0063] 聯(lián)合測試工作組JTAG下載器下載數(shù)據(jù)信息后，通過將MCU芯片外預(yù)設(shè)的JTAG下 載器，連接到MCU芯片中的聯(lián)合測試工作組JTAG，可以將該數(shù)據(jù)信息發(fā)送給JTAG。
[0064] 子步驟S12,所述聯(lián)合測試工作組JTAG將所述數(shù)據(jù)信息發(fā)送至所述現(xiàn)場可編程門 陣列FPGA配置信息下載子模塊；
[0065] 聯(lián)合測試工作組JTAG通過數(shù)據(jù)通路2,即JTAG與FPGA配置信息下載子模塊的數(shù) 據(jù)通路，連接到FPGA配置信息下載子模塊，可以將數(shù)據(jù)信息發(fā)送至所述現(xiàn)場可編程門陣列 FPGA配置信息下載子模塊。
[0066] 子步驟S13,所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述聯(lián)合測試 工作組JTAG發(fā)送的數(shù)據(jù)信息。
[0067] 通過數(shù)據(jù)通路2,即JTAG與FPGA配置信息下載子模塊的數(shù)據(jù)通路，現(xiàn)場可編程門 陣列FPGA配置信息下載子模塊即可以接收到聯(lián)合測試工作組JTAG發(fā)送的數(shù)據(jù)信息。
[0068] 需要說明的是，在實際應(yīng)用中，在MCU芯片外，還可以通過USB(Universal Serial Bus，通用串行總線）轉(zhuǎn)JTAG設(shè)備，例如J-Link仿真器，J-Link仿真器一端連接USB，另一 端連接JTAG，將USB信號轉(zhuǎn)換成JTAG信號接到MCU芯片上，實現(xiàn)USB配置下載FPGA，或者， 通過串口轉(zhuǎn)JTAG設(shè)備，實現(xiàn)串口配置下載FPGA器件。
[0069] 本發(fā)明通過采用聯(lián)合測試工作組JTAG的方式將數(shù)據(jù)信息燒錄至FPGA器件中，聯(lián) 合測試工作組JTAG具有配套使用的設(shè)備以保證數(shù)據(jù)信息格式的要求，同時，操作還很簡 單，方便用戶使用，配套使用的設(shè)備不占用MCU芯片的面積，從而可以降低成本。
[0070] 在本發(fā)明實施例的另一種優(yōu)選示例中，所述MCU芯片還包括系統(tǒng)總線，所述現(xiàn)場 可編程門陣列FPGA配置信息下載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門陣列 FPGA配置信息下載子模塊接收數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下載子 模塊接收所述系統(tǒng)總線上傳輸?shù)臄?shù)據(jù)信息；
[0071] 在具體實現(xiàn)中，系統(tǒng)總線上連接了 MCU芯片的CPU等元件，這種通過系統(tǒng)總線配置 FPGA的方式可以稱為軟件下載，即通過CPU或DMA數(shù)據(jù)調(diào)度，從MCU芯片中其他地址空間 (比如SRAM)中將數(shù)據(jù)讀取，通過系統(tǒng)總線，通過數(shù)據(jù)接口 3,即系統(tǒng)總線與FPGA配置信息 下載子模塊的數(shù)據(jù)通路，載入到FPGA配置信息下載子模塊。
[0072] 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后， 還包括：
[0073] 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
[0074] 在FPGA配置信息下載子模塊中，需要將數(shù)據(jù)轉(zhuǎn)化成FPGA器件可配置下載的標(biāo)準(zhǔn) 數(shù)據(jù)格式，即一種符合JTAG協(xié)議的數(shù)據(jù)格式，再通過數(shù)據(jù)通路1，即FPGA配置信息下載子模 塊燒錄FPAG器件的數(shù)據(jù)通路，配置下載FPGA器件。
[0075] 需要說明的是，任意總線地址空間上數(shù)據(jù)，均可以配置下載FPGA器件。如果MCU 芯片中設(shè)備集裝置包括SPI (Serial Peripheral Interface，串行外設(shè)接口），則可實現(xiàn)SPI 下載FPGA，如果設(shè)備集中包括串口，則可實現(xiàn)串口下載FPGA，以此類推。
[0076] 本發(fā)明通過采用系統(tǒng)總線的方式將數(shù)據(jù)信息燒錄至FPGA器件中，使得系統(tǒng)總線 上任意地址空間上的數(shù)據(jù)信息均可以燒錄到FPGA器件中，采用系統(tǒng)總線的方式不需要增 加額外的器件，從而可以降低成本。
[0077] 在本發(fā)明實施例的另一種優(yōu)選示例中，所述MCU芯片還包括閃存控制器，所述現(xiàn) 場可編程門陣列FPGA配置信息下載子模塊與閃存控制器互連，所述閃存控制器與閃存芯 片互連，所述閃存芯片中包括預(yù)設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息下載 子模塊接收數(shù)據(jù)信息包括現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述閃存控制 器傳輸?shù)臄?shù)據(jù)信息，所述數(shù)據(jù)信息通過所述閃存控制器讀取所述閃存芯片獲得；
[0078] 在實際應(yīng)用中，閃存控制器可以連接閃存芯片，閃存芯片具有掉電數(shù)據(jù)信息不丟 失的特點，F(xiàn)PGA器件為現(xiàn)場可編程器件，掉電后數(shù)據(jù)信息將丟失，因此，將FPGA的數(shù)據(jù)信息 保存到閃存芯片中，可以達(dá)到數(shù)據(jù)信息掉電不丟失的效果。這種配置FPGA器件的方式可以 稱為閃存下載。
[0079] MCU芯片上電后，閃存控制器自動讀取閃存芯片中保存的數(shù)據(jù)信息，通過數(shù)據(jù)通路 4,即閃存控制器與FPGA配置信息下載子模塊的數(shù)據(jù)通路，將數(shù)據(jù)信息載入FPGA配置信息 下載子模塊。
[0080] 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后， 還包括：
[0081] 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
[0082] 在FPGA配置信息下載子模塊中，需要將數(shù)據(jù)轉(zhuǎn)化成FPGA器件可配置下載的標(biāo)準(zhǔn) 數(shù)據(jù)格式，即一種符合JTAG協(xié)議的數(shù)據(jù)格式，再通過數(shù)據(jù)通路1，即FPGA配置信息下載子模 塊燒錄FPAG器件的數(shù)據(jù)通路，配置下載FPGA器件。整個過程均是在上電后自動完成，即上 電后自動將FPGA器件配置成需要的專用電路，整個過程對于用戶是不可見的。
[0083] 本發(fā)明通過采用閃存控制器的方式將數(shù)據(jù)信息燒錄至FPGA器件中，燒錄的過程 為MCU芯片自動執(zhí)行，不需要用戶做任何操作，由于閃存芯片具有斷電數(shù)據(jù)信息不丟失的 特點，因此，可以在斷電的情況下保存數(shù)據(jù)信息。
[0084] 在本發(fā)明實施例的一種優(yōu)選示例中，所述MCU芯片還包括：
[0085] CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中，
[0086] 所述CPU和所述FPGA模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù)位與所述 FPGA模塊互連；
[0087] 在實際應(yīng)用中，CPU (Central Processing Unit,中央處理器），一般為IP核 (Intellectual Property Core,知識產(chǎn)權(quán)核），所謂IP核，一般為某一方提供的、在芯片設(shè) 計上的可重用模塊。CPU是MCU芯片中運算與控制核心，可以執(zhí)行軟件編譯完成的代碼程序 等，達(dá)到控制芯片中各部分合理運行的目的。
[0088] 芯片10控制可以是用于控制MCU芯片10用途的模塊，在本發(fā)明實施例中，芯片10 控制的主要作用可以是將MCU芯片10配置成FPGA的10或者普通的GPIO (General Purpose Input Output) 〇
[0089] 時鐘復(fù)位可以是提供MCU芯片時鐘與復(fù)位的模塊，時鐘部分包括PLL(Phase Locked Loop，鎖相環(huán)），用于提供各種頻率的時鐘（比如10MHZ?100MHZ)。在本發(fā)明實施 例中，時鐘復(fù)位部分還可以用于提供FPGA (Field - Programmable Gate Array,現(xiàn)場可編程 門陣列）所需要的時鐘和復(fù)位。
[0090] 需要說明的是，在時鐘復(fù)位中可以預(yù)留一些時鐘，例如：高頻時鐘，低頻時鐘，與 系統(tǒng)同頻時鐘等，還可以預(yù)留一些可配置的復(fù)位信號等，連接到FPGA 10配置子模塊中，為 FPGA器件中的邏輯提供時鐘復(fù)位信號。
[0091] 此外，系統(tǒng)總線同樣可以預(yù)設(shè)一些保留地址空間，這些地址空間與MCU其他部分 不沖突，這樣CPU可以通過系統(tǒng)總線中的預(yù)設(shè)的保留地址空間訪問FPGA器件中的邏輯。
[0092] 參照圖3,示出了本發(fā)明一種在MCU芯片中配置FPGA模塊10連接示意圖。
[0093] 所述FPGA模塊設(shè)置有現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA 10 配置子模塊，所述FPGA器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA 器件的內(nèi)部10引腳與所述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述 FPGA 10配置子模塊之間通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信；
[0094] 在具體應(yīng)用中，現(xiàn)場可編程門陣列FPGA器件一般包含大量的 LUT (Look-Up-Table，查找表），實現(xiàn)組合邏輯電路，觸發(fā)器，實現(xiàn)時序邏輯電路，還包含一定 數(shù)量的Memory (內(nèi)存），DCM(Digital Clock Manager,數(shù)字時鐘管理器），用于產(chǎn)生時鐘，乘 法器，以及10 buffer (輸入輸出緩沖器）。
[0095] 在本發(fā)明實施例中，由于FPGA器件實現(xiàn)在MCU芯片中，有些可以與MCU芯片中其 他部分共用，比如，Memory可以與MCU芯片中裝置SRAM(Static Random Access Memory，靜 態(tài)隨機存儲器）共用，又如，用MCU中時鐘復(fù)位模塊可以為FPGA器件提供時鐘和復(fù)位，因 此，F(xiàn)PGA也可以不用實現(xiàn)DCM，由于MCU芯片應(yīng)用對數(shù)據(jù)運算要求不高，因此，F(xiàn)PGA還可以 不用實現(xiàn)乘法器。所以，在本發(fā)明實施中，F(xiàn)PGA器件可以主要實現(xiàn)可編程邏輯單元（LUT和 觸發(fā)器），可編程輸入輸出單元以及布線資源等。這樣既簡化了實現(xiàn)難度，又減小了芯片面 積，與MCU芯片共用部分也提高了實現(xiàn)效率。需要說明的是，在本發(fā)明實施例中，F(xiàn)PGA器件 也可用其他可編程器件替代。
[0096] 由于FPGA模塊實現(xiàn)在MCU芯片內(nèi)部，所以FPGA的10需要與MCU芯片連接，F(xiàn)PGA 10配置子模塊可以將FPGA器件的每個10配置成與MCU芯片中其他部分的信號連接，或者， 配置成與MCU芯片的10連接。與MCU芯片中其他部分的信號連接主要用于共用MCU芯片 中其他部分電路，減少芯片面積。
[0097] FPGA模塊將MCU芯片需要的功能模塊實現(xiàn)在FPGA器件內(nèi)，并且，在FPGA器件中除 了包括功能模塊以外，還包括功能模塊的10分配。而實現(xiàn)在FPGA器件裝置內(nèi)的功能模塊 與FPGA模塊外（即MCU芯片內(nèi)部其他模塊，以及MCU芯片預(yù)設(shè)的外部器件）的通信可以通 過FPGA 10配置子模塊的10 (輸入輸出端口）交互完成的。
[0098] 需要說明的是，F(xiàn)PGA器件裝置中，除了實現(xiàn)的功能模塊的邏輯部分外，還包含了將 功能模塊的輸入輸出與FPGA的10 buffer連接。
[0099] 10通路1 :為實現(xiàn)FPGA器件的10 buffer與FPGA 10配置子模塊之間的通路連接， 在FPGA 10配置子模塊中，將FPGA器件所有10預(yù)設(shè)多種選擇，如：MCU芯片系統(tǒng)總線信號， 時鐘復(fù)位模塊，MCU芯片的10等，可以將FPGA器件中的每個10選擇與預(yù)設(shè)多種選擇中的 一個連接。
[0100] 10通路2 :為FPGA 10配置子模塊與MCU芯片中其他模塊的通路連接，例如：假設(shè) 在FPGA 10配置子模塊中，將FPGA器件的某個10配置成系統(tǒng)總線信號，此系統(tǒng)總線信號與 MCU芯片中系統(tǒng)總線模塊連接。
[0101] 10通路3 :為FPGA 10配置子模塊與MCU芯片10控制模塊之間的通路連接，例如： 假設(shè)在FPGA 10配置子模塊中，將FPGA器件的某個10配置成與MCU芯片10連接，此10連 接到芯片10控制模塊中，由于每個芯片10也有多個預(yù)設(shè)選擇，其中一種選擇為MCU芯片 10與FPGA 10配置子模塊連接，所以在芯片10控制模塊中，需要將對應(yīng)的芯片10配置成與 FPGA 10配置子模塊連接。
[0102] 10通路4 :為芯片10控制模塊與MCU芯片外的預(yù)設(shè)外接器件的通路連接。
[0103] 所述FPGA器件中的外接信號通過互連的內(nèi)部10引腳傳輸?shù)剿鯢PGAI0配置子 模塊中，再通過相連的對應(yīng)的10引腳傳輸?shù)剿鲂酒?0控制中，之后傳輸?shù)剿鐾饨釉O(shè)備 中。
[0104] 在具體應(yīng)用中，通過10通路1，10通路3,10通路4,實現(xiàn)了在FPGA器件內(nèi)的功能 模塊，與MCU芯片外的設(shè)備之間的數(shù)據(jù)通信。通過10通路1，10通路2實現(xiàn)了在FPGA器件 內(nèi)的功能模塊與MCU芯片中其他模塊之間的數(shù)據(jù)通信。
[0105] 步驟102,所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊將所述數(shù)據(jù)信息寫入 所述FPGA器件。
[0106] 在具體實現(xiàn)中，現(xiàn)場可編程門陣列FPGA配置信息下載子模塊通過數(shù)據(jù)通路1，即 FPGA配置信息下載子模塊燒錄FPAG器件的數(shù)據(jù)通路，將所述數(shù)據(jù)信息寫入所述FPGA器件 中，即可以配置FPGA器件。
[0107] 本發(fā)明通過在微控制單元MCU芯片中集成現(xiàn)場可編程門陣列FPGA模塊，其中，現(xiàn) 場可編程門陣列FPGA模塊包括互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列 FPGA配置信息下載子模塊，在FPGA配置信息下載子模塊接收到數(shù)據(jù)信息后，將所述數(shù)據(jù)信 息寫入FPGA器件中，即可以完成對FPGA器件的配置，燒錄的過程不需要增加額外的器件， 因此可以降低成本。
[0108] 需要說明的是，對于方法實施例，為了簡單描述，故將其都表述為一系列的動作組 合，但是本領(lǐng)域技術(shù)人員應(yīng)該知悉，本發(fā)明實施例并不受所描述的動作順序的限制，因為依 據(jù)本發(fā)明實施例，某些步驟可以采用其他順序或者同時進行。其次，本領(lǐng)域技術(shù)人員也應(yīng)該 知悉，說明書中所描述的實施例均屬于優(yōu)選實施例，所涉及的動作并不一定是本發(fā)明實施 例所必須的。
[0109] 參照圖4，示出了本發(fā)明一種在MCU芯片中配置FPGA的裝置實施例的結(jié)構(gòu)框圖，所 述微控制單元芯片集成有現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列模塊包括 互連的現(xiàn)場可編程門陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所述 裝置位于現(xiàn)場可編程門陣列FPGA配置信息下載子模塊側(cè)，具體可以包括如下模塊：
[0110] 數(shù)據(jù)信息接收單元401，用于接收數(shù)據(jù)信息；
[0111] 數(shù)據(jù)信息寫入單元402,用于將所述數(shù)據(jù)信息寫入所述FPGA器件。
[0112] 在本發(fā)明的一種優(yōu)選示例中，所述MCU芯片還包括：
[0113] CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中，
[0114] 所述CPU和所述現(xiàn)場可編程門陣列模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù) 位模塊與所述現(xiàn)場可編程門陣列模塊互連；
[0115] 所述現(xiàn)場可編程門陣列模塊還包括現(xiàn)場可編程門陣列FPGA 10配置子模塊，所述 FPGA器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA器件的內(nèi)部10引腳 與所述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述FPGA 10配置子模塊 之間通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信。
[0116] 在本發(fā)明的一種優(yōu)選示例中，所述MCU芯片還包括聯(lián)合測試工作組JTAG，所述現(xiàn) 場可編程門陣列FPGA配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述現(xiàn)場可編程 門陣列FPGA配置信息下載子模塊通過以下方式接收數(shù)據(jù)信息：
[0117] 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息接收子單元，用于接收預(yù)設(shè)的聯(lián)合測試工 作組JTAG下載器發(fā)送的數(shù)據(jù)信息；所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下 載獲得；
[0118] 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息發(fā)送子單元，用于將所述數(shù)據(jù)信息發(fā)送至 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊；
[0119] 位于所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊的數(shù)據(jù)信息接收子單元， 用于接收所述聯(lián)合測試工作組JTAG發(fā)送的數(shù)據(jù)信息。
[0120] 在本發(fā)明的一種優(yōu)選示例中，所述MCU芯片還包括系統(tǒng)總線，所述現(xiàn)場可編程門 陣列FPGA配置信息下載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門陣列FPGA配置 信息下載子模塊接收數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收 所述系統(tǒng)總線上傳輸?shù)臄?shù)據(jù)信息；
[0121] 所述裝置還包括：
[0122] 第一數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式 的數(shù)據(jù)信息。
[0123] 在本發(fā)明的一種優(yōu)選示例中，所述MCU芯片還包括閃存控制器，所述現(xiàn)場可編程 門陣列FPGA配置信息下載子模塊與閃存控制器互連，所述閃存控制器與閃存芯片互連，所 述閃存芯片中包括預(yù)設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接 收數(shù)據(jù)信息包括現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述閃存控制器傳輸?shù)?數(shù)據(jù)信息，所述數(shù)據(jù)信息通過所述閃存控制器讀取所述閃存芯片獲得；
[0124] 所述裝置還包括：
[0125] 第二數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式 的數(shù)據(jù)信息。
[0126] 對于裝置實施例而言，由于其與方法實施例基本相似，所以描述的比較簡單，相關(guān) 之處參見方法實施例的部分說明即可。
[0127] 本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與 其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。
[0128] 本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明實施例的實施例可提供為方法、裝置、或計算 機程序產(chǎn)品。因此，本發(fā)明實施例可采用完全硬件實施例、完全軟件實施例、或結(jié)合軟件和 硬件方面的實施例的形式。而且，本發(fā)明實施例可采用在一個或多個其中包含有計算機可 用程序代碼的計算機可用存儲介質(zhì)（包括但不限于磁盤存儲器、CD-ROM、光學(xué)存儲器等）上 實施的計算機程序產(chǎn)品的形式。
[0129] 本發(fā)明實施例是參照根據(jù)本發(fā)明實施例的方法、終端設(shè)備（系統(tǒng)）、和計算機程序 產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計算機程序指令實現(xiàn)流程圖和/或方框 圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商?供這些計算機程序指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數(shù)據(jù)處理 終端設(shè)備的處理器以產(chǎn)生一個機器，使得通過計算機或其他可編程數(shù)據(jù)處理終端設(shè)備的處 理器執(zhí)行的指令產(chǎn)生用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多 個方框中指定的功能的裝置。
[0130] 這些計算機程序指令也可存儲在能引導(dǎo)計算機或其他可編程數(shù)據(jù)處理終端設(shè)備 以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產(chǎn)生包 括指令裝置的制造品，該指令裝置實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方 框或多個方框中指定的功能。
[0131] 這些計算機程序指令也可裝載到計算機或其他可編程數(shù)據(jù)處理終端設(shè)備上，使得 在計算機或其他可編程終端設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機實現(xiàn)的處理，從而在 計算機或其他可編程終端設(shè)備上執(zhí)行的指令提供用于實現(xiàn)在流程圖一個流程或多個流程 和/或方框圖一個方框或多個方框中指定的功能的步驟。
[0132] 盡管已描述了本發(fā)明實施例的優(yōu)選實施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基 本創(chuàng)造性概念，則可對這些實施例做出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為 包括優(yōu)選實施例以及落入本發(fā)明實施例范圍的所有變更和修改。
[0133] 最后，還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將 一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作 之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語"包括"、"包含"或者其任何其他變體意 在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者終端設(shè)備不僅包 括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品 或者終端設(shè)備所固有的要素。在沒有更多限制的情況下，由語句"包括一個……"限定的要 素，并不排除在包括所述要素的過程、方法、物品或者終端設(shè)備中還存在另外的相同要素。
[0134] 以上對本發(fā)明所提供的一種在MCU芯片中配置FPGA的方法和裝置，進行了詳細(xì)介 紹，本文中應(yīng)用了具體個例對本發(fā)明的原理及實施方式進行了闡述，以上實施例的說明只 是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā) 明的思想，在【具體實施方式】及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理 解為對本發(fā)明的限制。
【權(quán)利要求】
1. 一種在MCU芯片中配置FPGA的方法，其特征在于，所述微控制單元MCU芯片集成有 現(xiàn)場可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列FPGA模塊包括互連的現(xiàn)場可編程門 陣列FPGA器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所述方法包括： 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息； 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊將所述數(shù)據(jù)信息寫入所述FPGA器 件。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述MCU芯片還包括： CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中， 所述CPU和所述現(xiàn)場可編程門陣列模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù)位模 塊與所述現(xiàn)場可編程門陣列模塊互連； 所述現(xiàn)場可編程門陣列模塊還包括現(xiàn)場可編程門陣列FPGA 10配置子模塊，所述FPGA 器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA器件的內(nèi)部10引腳與所 述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述FPGA 10配置子模塊之間 通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信。
3. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述MCU芯片還包括聯(lián)合測試工作組 JTAG，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述 現(xiàn)場可編程門陣列FPGA配置信息下載子模塊通過以下方式接收數(shù)據(jù)信息： 所述聯(lián)合測試工作組JTAG接收預(yù)設(shè)的聯(lián)合測試工作組JTAG下載器發(fā)送的數(shù)據(jù)信息； 所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下載獲得； 所述聯(lián)合測試工作組JTAG將所述數(shù)據(jù)信息發(fā)送至所述現(xiàn)場可編程門陣列FPGA配置信 息下載子模塊； 所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述聯(lián)合測試工作組JTAG發(fā)送 的數(shù)據(jù)信息。
4. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述MCU芯片還包括系統(tǒng)總線，所述 現(xiàn)場可編程門陣列FPGA配置信息下載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門 陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下 載子模塊接收所述系統(tǒng)總線上傳輸?shù)臄?shù)據(jù)信息； 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后，還包 括： 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
5. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述MCU芯片還包括閃存控制器，所 述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊與閃存控制器互連，所述閃存控制器與閃 存芯片互連，所述閃存芯片中包括預(yù)設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊接收數(shù)據(jù)信息包括現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述閃存 控制器傳輸?shù)臄?shù)據(jù)信息，所述數(shù)據(jù)信息通過所述閃存控制器讀取所述閃存芯片獲得； 在所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息的步驟之后，還包 括： 將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù)據(jù)信息。
6. -種在MCU芯片中配置FPGA的裝置，其特征在于，所述微控制單元芯片集成有現(xiàn)場 可編程門陣列FPGA模塊，所述現(xiàn)場可編程門陣列模塊包括互連的現(xiàn)場可編程門陣列FPGA 器件和現(xiàn)場可編程門陣列FPGA配置信息下載子模塊，所述裝置位于現(xiàn)場可編程門陣列 FPGA配置信息下載子模塊側(cè)，包括： 數(shù)據(jù)信息接收單元，用于接收數(shù)據(jù)信息； 數(shù)據(jù)信息寫入單元，用于將所述數(shù)據(jù)信息寫入所述FPGA器件。
7. 根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述MCU芯片還包括： CPU、系統(tǒng)總線、芯片10控制模塊以及時鐘復(fù)位模塊，其中， 所述CPU和所述現(xiàn)場可編程門陣列模塊分別連接在所述系統(tǒng)總線上；所述時鐘復(fù)位模 塊與所述現(xiàn)場可編程門陣列模塊互連； 所述現(xiàn)場可編程門陣列模塊還包括現(xiàn)場可編程門陣列FPGA 10配置子模塊，所述FPGA 器件和所述FPGA 10配置子模塊各自包括內(nèi)部10引腳，所述FPGA器件的內(nèi)部10引腳與所 述FPGA 10配置子模塊的內(nèi)部10引腳互連，所述FPGA器件和所述FPGA 10配置子模塊之間 通過互連的內(nèi)部10引腳對進行內(nèi)部相互通信。
8. 根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，所述MCU芯片還包括聯(lián)合測試工作組 JTAG，所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊與聯(lián)合測試工作組JTAG互連，所述 現(xiàn)場可編程門陣列FPGA配置信息下載子模塊通過以下方式接收數(shù)據(jù)信息： 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息接收子單元，用于接收預(yù)設(shè)的聯(lián)合測試工作組 JTAG下載器發(fā)送的數(shù)據(jù)信息；所述數(shù)據(jù)信息通過所述聯(lián)合測試工作組JTAG下載器下載獲 得； 位于聯(lián)合測試工作組JTAG的數(shù)據(jù)信息發(fā)送子單元，用于將所述數(shù)據(jù)信息發(fā)送至所述 現(xiàn)場可編程門陣列FPGA配置信息下載子模塊； 位于所述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊的數(shù)據(jù)信息接收子單元，用于 接收所述聯(lián)合測試工作組JTAG發(fā)送的數(shù)據(jù)信息。
9. 根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，所述MCU芯片還包括系統(tǒng)總線，所述 現(xiàn)場可編程門陣列FPGA配置信息下載子模塊連接到所述系統(tǒng)總線上，所述現(xiàn)場可編程門 陣列FPGA配置信息下載子模塊接收數(shù)據(jù)信息包括所述現(xiàn)場可編程門陣列FPGA配置信息下 載子模塊接收所述系統(tǒng)總線上傳輸?shù)臄?shù)據(jù)信息； 所述裝置還包括： 第一數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù) 據(jù)信息。
10. 根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，所述MCU芯片還包括閃存控制器，所 述現(xiàn)場可編程門陣列FPGA配置信息下載子模塊與閃存控制器互連，所述閃存控制器與閃 存芯片互連，所述閃存芯片中包括預(yù)設(shè)的數(shù)據(jù)信息，所述現(xiàn)場可編程門陣列FPGA配置信息 下載子模塊接收數(shù)據(jù)信息包括現(xiàn)場可編程門陣列FPGA配置信息下載子模塊接收所述閃存 控制器傳輸?shù)臄?shù)據(jù)信息，所述數(shù)據(jù)信息通過所述閃存控制器讀取所述閃存芯片獲得； 所述裝置還包括： 第二數(shù)據(jù)信息格式化單元，用于將所述數(shù)據(jù)信息進行格式化，生成標(biāo)準(zhǔn)數(shù)據(jù)格式的數(shù) 據(jù)信息。
【文檔編號】G06F9/445GK104049995SQ201410223084
【公開日】2014年9月17日 申請日期:2014年5月23日 優(yōu)先權(quán)日:2014年5月23日
【發(fā)明者】王南飛, 李寶魁 申請人:北京兆易創(chuàng)新科技股份有限公司