送的反饋信息，存入寫反饋模塊307中；
[0039]寫反饋模塊307，存儲反饋狀態(tài)數(shù)值。
[0040]圖4是從異步傳輸接口的讀操作邏輯結(jié)構(gòu)框圖，該系統(tǒng)包括以下模塊:
[0041]外部異步總線讀操作邏輯401，根據(jù)外部總線定義，接收總線主機發(fā)送的讀地址和讀控制數(shù)據(jù)；根據(jù)接收的讀數(shù)據(jù)和讀反饋狀態(tài)，將信息反饋給外部總線主機；
[0042]異步轉(zhuǎn)換邏輯402，因為多FPGA聯(lián)合調(diào)試中，各FPGA內(nèi)部的系統(tǒng)工作時鐘不同，采用此模塊避免采樣時，數(shù)據(jù)信號的出錯以及避免芯片系統(tǒng)中的亞穩(wěn)態(tài)的產(chǎn)生；
[0043]數(shù)據(jù)提取邏輯403，根據(jù)接收的讀操作信號以及數(shù)據(jù)類型，舍棄無效數(shù)據(jù)，提取有效數(shù)據(jù)；根據(jù)有效數(shù)據(jù)的類型，將讀地址與讀控制數(shù)據(jù)存入404模塊；提取讀數(shù)據(jù)模塊406中數(shù)據(jù)，交付給外部異步總線讀操作邏輯401 ;
[0044]讀地址與讀控制存儲模塊404，此模塊用于存儲外部主機發(fā)送的讀地址和讀控制信號;
[0045]內(nèi)部總線讀操作邏輯405，此模塊根據(jù)接收的讀地址和讀控制，轉(zhuǎn)換為讀控制內(nèi)部總線操作；同時接收內(nèi)部總線從機發(fā)返回的數(shù)據(jù)，存入讀數(shù)據(jù)模塊406中。
[0046]圖5是主異步傳輸接口寫操作步驟流程圖，內(nèi)部主機通過內(nèi)部總線向作為內(nèi)部總線從機的本傳輸接口提交寫操作請求，輸出寫地址和控制數(shù)據(jù)到作為內(nèi)部總線從機的主異步傳輸接口 ；步驟501作為從機的FPGA主異步傳輸接口接受內(nèi)部主機總線寫控制信號；步驟502根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫地址與控制信息分別存儲于寄存器中；步驟503寫地址與控制信號提取完畢后，轉(zhuǎn)換為外部異步總線寫操作輸出至外部總線從機的FPGA，并接收反饋信息；步驟504將外部異步總線反饋數(shù)據(jù)通過異步轉(zhuǎn)換，存儲反饋數(shù)據(jù)；步驟505內(nèi)部總線主機接收到反饋后接著發(fā)出寫數(shù)據(jù)操作；步驟506根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫數(shù)據(jù)存儲于寄存器中；步驟507寫數(shù)據(jù)提取完畢后，轉(zhuǎn)換為外部異步總線寫操作輸出至外部總線從機的FPGA，并接收反饋信息；步驟508將外部異步總線經(jīng)過異步轉(zhuǎn)換為內(nèi)部總線寫數(shù)據(jù)反饋操作，反饋給內(nèi)部總線主機，至此完成寫操作。
[0047]圖6是主異步傳輸接口讀操作步驟流程圖，內(nèi)部主機通過內(nèi)部總線向作為內(nèi)部總線從機的主異步傳輸接口提交讀操作請求，輸出讀地址到作為內(nèi)部總線從機的主異步傳輸接口 ；步驟601作為內(nèi)部總線從機的主異步傳輸接口接受內(nèi)部主機總線讀控制信號；步驟602根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將讀地址與控制信息分別存儲于寄存器中；步驟603讀地址與控制信號提取完畢后，轉(zhuǎn)換為外部異步總線讀操作輸出至外部總線從機的FPGA，并準備接收讀數(shù)據(jù)和反饋狀態(tài)；步驟604接收外部異步總線讀數(shù)據(jù)和反饋狀態(tài)，通過異步轉(zhuǎn)換為內(nèi)部總線讀反饋操作，反饋給內(nèi)部總線主機，至此完成讀操作。
[0048]圖7是從異步傳輸接口寫操作步驟流程圖，外部總線主機的FPGA需要進行寫操作時，輸出寫地址和控制數(shù)據(jù)到作為外部總線從機的FPGA ;步驟701作為從機的FPGA運用其從異步傳輸接口接收到外部總線輸出的寫控制信號；步驟702通過異步轉(zhuǎn)換后，根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫地址與控制信息分別存儲于寄存器中；步驟703寫地址與控制信號提取完畢后，轉(zhuǎn)換為內(nèi)部總線寫操作，并接收反饋信息；步驟704將內(nèi)部總線反饋轉(zhuǎn)換為外部異步總線寫控制反饋操作；步驟705外部異步總線主機FPGA接收到反饋后，接著發(fā)出發(fā)出寫數(shù)據(jù)操作；步驟706從機FPGA中的從異步傳輸接口根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫數(shù)據(jù)存儲于寄存器中；步驟707寫數(shù)據(jù)提取完畢后，轉(zhuǎn)換為內(nèi)部總線寫操作，并接收反饋信息；步驟708將內(nèi)部總線反饋轉(zhuǎn)換為外部異步總線寫數(shù)據(jù)反饋操作，輸出至外部總線主機FPGA。
[0049]圖8是從異步傳輸接口讀操作步驟流程圖，外部總線主機的FPGA需要進行讀操作時，輸出讀地址到作為總線主機從機的FPGA ;步驟801運用其從異步傳輸接口根據(jù)外部總線讀信號；步驟802經(jīng)過異步轉(zhuǎn)換后，根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將讀地址與控制信息分別存儲于寄存器中；步驟803讀地址與控制信號提取完畢后，轉(zhuǎn)換為內(nèi)部總線讀操作，并準備接收讀數(shù)據(jù)和反饋狀態(tài)；步驟804接收內(nèi)部總線讀數(shù)據(jù)和反饋狀態(tài)為外部異步總線讀反饋操作，輸出至外部總線主機FPGA。
[0050]圖9是芯片多FPGA驗證系統(tǒng)結(jié)構(gòu)框圖，根據(jù)待驗證芯片的邏輯功能模塊劃分設置一定數(shù)量的FPGA，分別編號FPGAO到FPGAn，F(xiàn)PGA分別實現(xiàn)待驗證芯片的一個或多個邏輯功能模塊，所述FPGA上都設有調(diào)試主接口和調(diào)試從接口，根據(jù)邏輯功能模塊之間邏輯的主從關(guān)系，作為主機的FPGA通過調(diào)試主接口模塊與作為從機的FPGA的調(diào)試主接口模塊相連接。多FPGA之間可以進行正常的讀寫操，可以完整地實現(xiàn)待驗證芯片系統(tǒng)完整功能，且無需軟件程序進行任何修改。本發(fā)明替換方便，簡化了系統(tǒng)設計，降低了芯片F(xiàn)PGA系統(tǒng)成本。
[0051]實施例而已，當然不能以此來限定本之權(quán)利范圍，本領(lǐng)域普通技術(shù)人員可以理解實現(xiàn)上述實施例的全部或部分流程，并依本發(fā)明權(quán)利要求所作的等同變化，仍屬于本發(fā)明所涵蓋的范圍。
【主權(quán)項】
1.一種芯片多FPGA驗證方法，其特征在于:將待驗證的芯片根據(jù)功能進行模塊劃分為多個邏輯功能模塊；將待驗證的芯片按照邏輯功能模塊劃分后分別燒錄到各個獨立的FPGA中，采用外部異步總線與芯片內(nèi)部總線結(jié)合將所有的FPGA相連接，實現(xiàn)邏輯功能模塊間的通訊，在FPGA上增加內(nèi)部數(shù)據(jù)總線轉(zhuǎn)換外部異步傳輸?shù)牟僮鳌?br>2.根據(jù)權(quán)利要求1所述的芯片多FPGA驗證方法，其特征在于所述的內(nèi)部總線轉(zhuǎn)換為外部異步傳輸?shù)牟僮骶唧w為根據(jù)邏輯功能模塊之間的主從關(guān)系，將內(nèi)部總線轉(zhuǎn)換為主異步傳輸操作和從異步傳輸操作。
3.根據(jù)權(quán)利要求2所述的芯片多FPGA驗證方法，其特征在于所述的主異步傳輸操作包括主異步傳輸接口寫操作和主異步傳輸接口讀操作；從異步傳輸操作包括從異步傳輸接口寫操作和從異步傳輸接口讀操作。
4.根據(jù)權(quán)利要求3所述的芯片多FPGA驗證方法，其特征在于所述主異步傳輸接口寫操作的操作步驟為:內(nèi)部主機通過內(nèi)部總線向作為內(nèi)部總線從機的本傳輸接口提交寫操作請求，輸出寫地址和控制數(shù)據(jù)到作為內(nèi)部總線從機的主異步傳輸接口 ；作為從機的主異步傳輸接口接受內(nèi)部主機總線寫控制信號；根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫地址與控制信息分別存儲于寄存器中；寫地址與控制信號提取完畢后，轉(zhuǎn)換為外部異步總線寫操作輸出至外部總線從機的FPGA，并接收反饋信息；將外部異步總線反饋數(shù)據(jù)通過異步轉(zhuǎn)換，存儲反饋數(shù)據(jù)；內(nèi)部總線主機接收到反饋后接著發(fā)出寫數(shù)據(jù)操作；根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將寫數(shù)據(jù)存儲于寄存器中；寫數(shù)據(jù)提取完畢后，轉(zhuǎn)換為外部異步總線寫操作輸出至外部總線從機的FPGA，并接收反饋信息；將外部異步總線經(jīng)過異步轉(zhuǎn)換為內(nèi)部總線寫數(shù)據(jù)反饋操作，反饋給內(nèi)部總線主機，至此完成寫操作； 主異步傳輸接口讀操作的操作步驟為:內(nèi)部主機通過內(nèi)部總線向作為內(nèi)部總線從機的主異步傳輸接口提交讀操作請求，輸出讀地址到作為內(nèi)部總線從機的主異步傳輸接口 ；作為內(nèi)部總線從機的主異步傳輸接口接受內(nèi)部主機總線讀控制信號；根據(jù)總線定義以及數(shù)據(jù)的分類進行提取操作，將讀地址與控制信息分別存儲于寄存器中；讀地址與控制信號提取完畢后，轉(zhuǎn)換為外部異步總線讀操作輸出至外部總線從機的FPGA，并準備接收讀數(shù)據(jù)和反饋狀態(tài)；接收外部異步總線讀數(shù)據(jù)和反饋狀態(tài)，通過異步轉(zhuǎn)換為內(nèi)部總線讀反饋操作，反饋給內(nèi)部總線主機，至此完成讀操作。
5.根據(jù)權(quán)利要求3所述的芯片多FPGA驗證方法，其特征在于所述從異步傳輸接