本發(fā)明屬于高速串行接口芯片技術(shù)領(lǐng)域，涉及一種基于jesd204b的彈性緩沖器。

背景技術(shù)：

隨著如移動互聯(lián)網(wǎng)、4g通信，移動便攜設(shè)備、網(wǎng)聯(lián)網(wǎng)以及即將到來的5g通信等現(xiàn)代信息技術(shù)的飛速發(fā)展，人們對于數(shù)據(jù)量的需求越來越大，對接口芯片的傳輸速度提出了更高的要求。傳統(tǒng)的lvds、cmos接口技術(shù)已經(jīng)無法滿足高速高分辨率轉(zhuǎn)化器的要求,隨著coms輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導(dǎo)致更高的功耗。雖然lvds的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制(僅1g～2g左右)。而作為行業(yè)新興的jesd204b接口標(biāo)準(zhǔn)在功耗及引腳數(shù)目方面有明顯的優(yōu)勢，目前正在逐步發(fā)展，必將成為新的主流接口標(biāo)準(zhǔn)。這一傳輸技術(shù)在國外已相當(dāng)成熟，但是在國內(nèi)目前還沒有比較完善的設(shè)計方案?；趈esd204b的高速串行接口設(shè)計支持多通道數(shù)據(jù)傳輸，而要實現(xiàn)接收端多通道的同步傳輸，一種合適的彈性緩沖器設(shè)計顯得尤為關(guān)鍵。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明的目的在于提供一種基于jesd204b的彈性緩沖器，能夠?qū)崿F(xiàn)各個通道的數(shù)據(jù)同步。

為達到上述目的，本發(fā)明提供如下技術(shù)方案：

一種基于jesd204b的彈性緩沖器，所述彈性緩沖器位于接收端中，所述接收端與發(fā)送端進行數(shù)據(jù)交互，所述接收端將同步請求信號sync置低，以使得所述發(fā)送端開始進入碼組同步狀態(tài)cgs；所述發(fā)送端開始發(fā)送k28.5碼，當(dāng)所述接收端接收到連續(xù)的4個k28.5碼時，在下個本地多幀時鐘lmfc邊沿置高sync，以使得所述發(fā)送端開始進入初始化對齊序列狀態(tài)；所述發(fā)送端開始發(fā)送多幀初始化對齊序列ilas，所述多幀中包括r碼、a碼、q碼以及c碼，其中r碼位于一個多幀的首字節(jié)位置，用于標(biāo)示多幀的開始；a碼位于一個多幀的末尾字節(jié)，用于標(biāo)示多幀的結(jié)束；q碼位于第二個多幀的首字節(jié)位置，用于標(biāo)示配置數(shù)據(jù)傳輸?shù)拈_始；c碼標(biāo)示所述配置數(shù)據(jù)，其由14個字節(jié)組成；所述接收端的各個通道在收到ilas的第一個r碼時，開始通過所述彈性緩沖器進行緩存數(shù)據(jù)，并在lfmc邊沿同時釋放緩存的數(shù)據(jù)，以實現(xiàn)所述接收端的各個通道之間的數(shù)據(jù)同步。

進一步地，所述彈性緩沖器中包括用于進行數(shù)據(jù)緩存和讀取的隨機存取存儲器ram，其中：當(dāng)寫使能信號為高電平時，所述彈性緩沖器開始緩存數(shù)據(jù)，其中，寫地址開始隨著時鐘信號clk的上升沿依次加1；所述接收端接收到的數(shù)據(jù)以48bit的形式依次寫入所述寫地址指向的ram中；當(dāng)讀使能信號為高電平時，所述彈性緩沖器開始彈出數(shù)據(jù)，其中，讀地址開始隨著clk的上升沿依次加1；所述彈性緩沖器根據(jù)所述讀地址依次從ram中彈出48bit的數(shù)據(jù)。

進一步地，所述彈性緩沖器還用于：在接收緩存延時rbd默認(rèn)為0時，各個通道的彈性緩沖器在本地多幀脈沖邊緣同時釋放緩存的數(shù)據(jù)，以實現(xiàn)多通道數(shù)據(jù)的對齊；當(dāng)rbd不為0時，各個通道的彈性緩沖器在本地多幀脈沖邊緣之前開始釋放，以對各個通道的延時進行補償，從而實現(xiàn)多通道數(shù)據(jù)的對齊。

進一步地，所述發(fā)送端和所述接收端中均包括lmfc計數(shù)器，其中，所述lmfc計數(shù)器只要在同一個觸發(fā)信號觸發(fā)后，便開始計數(shù)產(chǎn)生本地多幀脈沖。

進一步地，所述本地多幀脈沖的計數(shù)周期為傳輸層幀組裝時預(yù)先設(shè)置的參數(shù)，所述參數(shù)按照下述公式確定：

t＝k*f/4

其中，t表示所述本地多幀脈沖的計數(shù)周期，k表示每個本地多幀所包含的幀數(shù)，f表示每個幀所包含的字節(jié)數(shù)。

進一步地，所述發(fā)送端和所述接收端還用于：當(dāng)所述觸發(fā)信號觸發(fā)后，所述發(fā)送端和所述接收端的lmfc計數(shù)器復(fù)位對齊并開始計數(shù)。

本發(fā)明的有益效果為：

本發(fā)明所提出的彈性緩沖器的設(shè)計方案，機構(gòu)簡單，時序關(guān)系比較清晰，易于實現(xiàn)，對于實現(xiàn)jesd204b標(biāo)準(zhǔn)中多通道對齊提供了較為可靠的實現(xiàn)方案。本發(fā)明對基于jesd204b標(biāo)準(zhǔn)的串行高速接口設(shè)計，實現(xiàn)國內(nèi)高速接口技術(shù)的突破，提供了可參考的價值。

附圖說明

為了使本發(fā)明的目的、技術(shù)方案和有益效果更加清楚，本發(fā)明提供如下附圖進行說明：

圖1為本發(fā)明中發(fā)送端的狀態(tài)圖；

圖2為本發(fā)明中的ilas示意圖；

圖3為本發(fā)明中多通道對齊的示意圖；

圖4為本發(fā)明中彈性緩沖器的工作時序圖。

具體實施方式

下面將結(jié)合附圖，對本發(fā)明的優(yōu)選實施例進行詳細的描述。

本申請?zhí)峁┮环N基于jesd204b的彈性緩沖器，所述彈性緩沖器位于接收端中，所述接收端與發(fā)送端進行數(shù)據(jù)交互。請參閱圖1至圖3，圖1中，ilas_end為初始化對其序列的邊沿，cgs_end為碼組同步信號的邊沿。所述發(fā)送端和所述接收端進行數(shù)據(jù)交互的過程可以如下所述：

所述接收端將同步請求信號sync置低，以使得所述發(fā)送端開始進入碼組同步狀態(tài)cgs；

所述發(fā)送端開始發(fā)送k28.5碼，當(dāng)所述接收端接收到連續(xù)的4個k28.5碼時，在下個本地多幀時鐘lmfc(initiallanealignmentsequence)邊沿置高sync，以使得所述發(fā)送端開始進入初始化對齊序列ilas狀態(tài)；

所述發(fā)送端開始發(fā)送多幀初始化對齊序列ilas，所述多幀multiframe中包括r碼、a碼、q碼以及c碼，其中r碼位于一個多幀的首字節(jié)位置，用于標(biāo)示多幀的開始；a碼位于一個多幀的末尾字節(jié)，用于標(biāo)示多幀的結(jié)束；q碼位于第二個多幀的首字節(jié)位置，用于標(biāo)示配置數(shù)據(jù)傳輸?shù)拈_始；c碼標(biāo)示所述配置數(shù)據(jù)，其由14個字節(jié)組成；

所述接收端的各個通道在收到ilas的第一個r碼時，開始通過所述彈性緩沖器進行緩存數(shù)據(jù)，并在lfmc邊沿同時釋放緩存的數(shù)據(jù)，以實現(xiàn)所述接收端的各個通道之間的數(shù)據(jù)同步。

具體地，請參閱圖4，在本實施方式中，可以采用一個256x48的ram來進行數(shù)據(jù)的緩存。當(dāng)寫使能信號buffer_write為高電平時，開始緩存數(shù)據(jù)，8bit寫地址(wr_addr[7:0])開始隨著clk上升沿依次加1，接收端接收到的數(shù)據(jù)(buffer_in)以48bit的形式依次寫入地址為wr_addr的ram中。當(dāng)讀使能信號buffer_read為高電平時，彈性緩沖器開始彈出數(shù)據(jù)，8bit讀地址(read_addr[7:0])開始隨著clk的上升沿依次加1，彈性緩沖器根據(jù)read_addr依次從ram中彈出48bit的數(shù)據(jù)。

本地多幀時鐘的計數(shù)周期為傳輸層幀組裝時設(shè)置的參數(shù)t＝k*f/4，其中，t表示所述本地多幀脈沖的計數(shù)周期，k表示每個本地多幀所包含的幀數(shù)，f表示每個幀所包含的字節(jié)數(shù)。發(fā)送端和接收端的lmfc計數(shù)器只要在同一個觸發(fā)信號sysref觸發(fā)后開始計數(shù)產(chǎn)生脈沖。在rbd(rx_buffer_delay，接收緩存延時)默認(rèn)為0值時，各個通道的彈性緩沖器在本地多幀脈沖邊緣同時釋放從而實現(xiàn)多通道對齊；當(dāng)rbd不為0時(最大值為一個lmfc周期)，各個通道的彈性緩沖器在本地多幀脈沖邊緣之前開始釋放，從而對各個通道的延時進行補償，實現(xiàn)多通道對齊。

請參閱圖4，在本實施方式中，當(dāng)sysref觸發(fā)后發(fā)送端和接收端的lmfc計數(shù)器復(fù)位對齊并開始計數(shù)，此時接收端將sync信號拉低，發(fā)送端接收到sync低電平進入cgs狀態(tài)，開始發(fā)送k(k28.5)碼，接收端接收到連續(xù)的四個k碼后在lmfc脈沖lmfc_pulse邊沿置高，發(fā)送端開始進入ilas狀態(tài)，開始發(fā)送ilas序列。當(dāng)link1、link2這兩個通道接收端分別接收到第一個r(k28.0)碼后，此時將彈性緩沖器的寫使能buffer_write拉高，此時兩個通道的彈性緩沖器開始緩存數(shù)據(jù)。當(dāng)rbd為默認(rèn)值0時，則link1、link2的彈性緩沖器在下一個lmfc脈沖的邊沿同時釋放，此時兩通道實現(xiàn)了通道對齊。由于link1、link2兩通道在系統(tǒng)每次復(fù)位時的延時是一個范圍變量，為了補償兩通道的延遲，可以通過設(shè)置rbd值來選擇最優(yōu)的釋放節(jié)點來釋放彈性緩沖器來實現(xiàn)兩通道對齊。

本發(fā)明的有益效果為：

本發(fā)明所提出的彈性緩沖器的設(shè)計方案，機構(gòu)簡單，時序關(guān)系比較清晰，易于實現(xiàn)，對于實現(xiàn)jesd204b標(biāo)準(zhǔn)中多通道對齊提供了較為可靠的實現(xiàn)方案。本發(fā)明對基于jesd204b標(biāo)準(zhǔn)的串行高速接口設(shè)計，實現(xiàn)國內(nèi)高速接口技術(shù)的突破，提供了可參考的價值。

最后說明的是，以上優(yōu)選實施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管通過上述優(yōu)選實施例已經(jīng)對本發(fā)明進行了詳細的描述，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以在形式上和細節(jié)上對其作出各種各樣的改變，而不偏離本發(fā)明權(quán)利要求書所限定的范圍。