1.用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于：包括本體和位于本體內(nèi)的主控板、天線板，所述主控板包括CPU和與CPU連接的射頻電路，所述射頻電路連接天線板，所述射頻電路包括射頻前向鏈路和射頻反向鏈路，所述射頻反向鏈路中包括與CPU連接的FPGA，所述FPGA內(nèi)包括濾波器和與濾波器連接的解調(diào)模塊，所述解調(diào)模塊包括移位寄存器，通過所述解調(diào)模塊判斷當(dāng)前信號頻率并調(diào)節(jié)后續(xù)數(shù)據(jù)位寬的判定基準(zhǔn)。
2.根據(jù)權(quán)利要求1所述的用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于：所述射頻前向鏈路包括依次連接的鎖相環(huán)、混頻器、介質(zhì)濾波器、功率放大器和耦合器，所述功率放大器通過低通濾波器連接耦合器，所述CPU連接鎖相環(huán)，且通過低通濾波器連接混頻器，所述耦合器連接天線板，所述射頻反向鏈路還包括依次連接的3dB電橋、二極管、放大器和ADC，所述FPGA內(nèi)的濾波器包括連接的均值濾波器和帶通濾波器。所述ADC連接均值濾波器，所述帶通濾波器連接解調(diào)模塊，所述耦合器連接3dB電橋，所述鎖相環(huán)連接3dB電橋。
3.根據(jù)權(quán)利要求1所述的用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于：在所述主控板上，所述CPU分別連接SDRAM、以太網(wǎng)PHY芯片、電平轉(zhuǎn)換芯片、看門狗、PSAM卡槽、SD卡接口、EEPROM，所述以太網(wǎng)PHY芯片依次連接變壓器、RJ-45接口，所述電平轉(zhuǎn)換芯片連接串口RS232。
4.根據(jù)權(quán)利要求1所述的用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于，所述解調(diào)模塊判斷當(dāng)前信號頻率并調(diào)節(jié)后續(xù)數(shù)據(jù)位寬的判定基準(zhǔn)的步驟如下：
A.檢測接收數(shù)據(jù)過零點(diǎn)及翻轉(zhuǎn)方向；
B.根據(jù)相鄰過零點(diǎn)間采樣周期個數(shù)，計(jì)算并判斷當(dāng)前頻率，有頻偏時調(diào)節(jié)后續(xù)數(shù)據(jù)位寬判定標(biāo)準(zhǔn)。
5.根據(jù)權(quán)利要求4所述的用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于所述步驟A的過程如下：
A1.采用移位寄存器，將接收數(shù)據(jù)移入26組積分器，對模擬數(shù)字信號進(jìn)行積分，分為26組；
A2.取3組正交積分器差值和1組同相積分器差值，3組正交積分器差值分別為第19組和第3組的積分差值I1,第18組和第2組的積分差值I2,第17組和第1組的積分差值I3,1組同相積分器差值為第26組和第10組的積分差值S1；
A3.對這幾組積分器差值進(jìn)行正負(fù)判斷和大小比較，求得過零點(diǎn)及信號翻轉(zhuǎn)方向，
第2組和第18組積分器間距為半個信號周期，當(dāng)?shù)?8組和第2組的積分值在過零點(diǎn)處，
或第18組和第2組的積分值相等時，I1和I3的符號方向?yàn)橐徽回?fù)，此時判斷出第2組的積分值所在位置為過零點(diǎn)，
或I1和I3的絕對值大于I2的絕對值，且S1縮小相應(yīng)倍數(shù)后，其絕對值也必定大于I2的絕對值，這時也可判定出第2組的積分值所在位置為過零點(diǎn)，
根據(jù)S1的符號位和前一次過零點(diǎn)的翻轉(zhuǎn)方向，可判斷出本次過零點(diǎn)的翻轉(zhuǎn)方向。
6.根據(jù)權(quán)利要求4所述的用于提高對標(biāo)簽頻偏容錯能力的超高頻發(fā)卡器，其特征在于所述步驟B的過程為：在接收數(shù)據(jù)的前導(dǎo)信息處進(jìn)行數(shù)據(jù)采集和判定，射頻反向鏈路使用FM0，前導(dǎo)信息為規(guī)則的12個數(shù)據(jù)‘0’，根據(jù)步驟A3檢測出的過零點(diǎn)位置，用時間計(jì)算出兩個相鄰過零點(diǎn)的間距，在相鄰過零點(diǎn)的間距下，計(jì)算出系統(tǒng)時鐘生成的采樣周期的個數(shù)，即可判定當(dāng)前接收信號的頻率，如果有偏高或偏低的情況，調(diào)節(jié)數(shù)據(jù)位寬判定標(biāo)準(zhǔn)，使后續(xù)接收數(shù)據(jù)按照調(diào)節(jié)后的位寬判定標(biāo)準(zhǔn)來識讀。