本實用新型涉及通信數(shù)據(jù)處理技術(shù)領(lǐng)域，具體的涉及一種基于MPC8640D的信息處理板裝置。

背景技術(shù)：

隨著電子信息技術(shù)的發(fā)展，對數(shù)據(jù)處理提出了更高的要求，如今已進入大數(shù)據(jù)時代，數(shù)據(jù)處理的可靠性、快速性越不越成為人們追求的目標。目前市場上處理數(shù)據(jù)能力較強的信息處理板功耗很大，其可靠性亦欠佳。

技術(shù)實現(xiàn)要素：

本實用新型的目的即在于克服現(xiàn)有技術(shù)的不足，提供一種基于MPC8640D的信息處理板裝置，其信息處理能力強，且功耗較小，可靠性更高，解決了現(xiàn)有技術(shù)中信息處理能力與功耗正相關(guān)的技術(shù)問題。

本實用新型的發(fā)明目的通過下述技術(shù)方案實現(xiàn)：

一種基于MPC8640D的信息處理板裝置，包括一FPGA，所述FPGA外掛4片CPU，所述CPU型號為MPC8640D，每片所述的CPU均通過SRIO總線、PCIE總線和GbE總線與VPX連接器連接，用于板內(nèi)和板外的數(shù)據(jù)交互，所述FPGA外接有256MB的FLASH，所述FPGA還分別與設(shè)置于前面板上的兩個光電轉(zhuǎn)換模塊、調(diào)試串口和復位按鍵連接。

本實用新型由一片F(xiàn)PGA外接4片MPC8640D進行信息處理，MC8640支持1GHz處理能力，采用+0.95V內(nèi)核電壓，在同環(huán)境溫度同主頻工作情況下功耗較低，可靠性更高。FPGA外接的256MB FLASH更進一步增強了信息的讀取能力，F(xiàn)lash的信號線全部接到FPGA，4個MPC8640D的LocalBus通過FPGA訪問Flash，而與VPX連接器連接的SRIO總線、PCIE總線和GbE總線，使本實用新型內(nèi)外數(shù)據(jù)交互速度高，從而更進一步的保障了本實用新型較強的信息處理能力。

進一步的，每片所述CPU均外掛兩片DDR，每個所述DDR容量均為512MB。采用8片型號MT47H64M16-37E 的128MB DDR2，每4片一組組成64bit，每個處理核外掛1組，組成雙通道DDR2，MT47H64M16-37E的最大時鐘頻率為333MHz。

進一步的，所述FLASH包括兩片2片Spansion公司的S29GL01GP FLASH芯片，2片S29GL01GP FLASH芯片拼接為32bit寬度，容量≥256MB，提高了訪問速度；Flash的信號線全部接到FPGA，4個MPC8640D的LocalBus通過FPGA訪問Flash。

進一步的，所述SRIO總線包括TS1578芯片，所述TS1578芯片包括8路×4 SRIO接口，其中所述4路×4 SRIO接口分別與4片CPU連接，其余4路×4 SRIO接口與VPX連接器的P1口連接，所有路×4 SRIO接口均支持RapidIO 1.2規(guī)范，所有路×4 SRIO接口的默認線速為3.125Gbps。

進一步的，所述PCIE總線包括PEX8648芯片，所述PEX8648芯片包括6路×8 PCIE接口，其中所述4路×8 PCIE接口分別與4片CPU連接，1路×8 PCIE接口與VPX連接器的P5口連接，1路×8 PCIE接口與FPGA連接，所有路×8 PCIe接口均支持PCIe 1.0a規(guī)范，所有路×8 PCIe接口的默認線速為2.5Gbps。

進一步的，所述GbE總線包括BCM5396芯片，所述BCM5396芯片至少包括13路千兆網(wǎng)口，其中4路千兆網(wǎng)口經(jīng)PHY芯片后分別與4片CPU的RGMII接口連接， 4路千兆網(wǎng)口與VPX連接器的P2口連接，4路千兆網(wǎng)口與VPX連接器的P3口連接，1路千兆網(wǎng)口經(jīng)PHY芯片后與前面板上的調(diào)試網(wǎng)口連接。

進一步的，所述調(diào)試網(wǎng)口為1路1000Base-T以太網(wǎng)接口。

進一步的，所述4片CPU各引出1路RGMII接口與VPX連接器的P2口連接。

進一步的，所述前面板上還設(shè)置有8個LED指示燈，所述調(diào)試串口為1路RS232異步串口，所述兩個光電轉(zhuǎn)換模塊各包括1路光纖接口，所述光纖接口的默認線速為3.12Gbps。

本實用新型與現(xiàn)有技術(shù)相比，具有如下的優(yōu)點和有益效果：

本實用新型由一片F(xiàn)PGA外接4片MPC8640D進行信息處理，MC8640支持1GHz處理能力，采用+0.95V內(nèi)核電壓，在同環(huán)境溫度同主頻工作情況下功耗較低，可靠性更高。FPGA外接的256MB FLASH更進一步增強了信息的讀取能力，F(xiàn)lash的信號線全部接到FPGA，4個MPC8640D的LocalBus通過FPGA訪問Flash，而與VPX連接器連接的SRIO總線、PCIE總線和GbE總線，使本實用新型內(nèi)外數(shù)據(jù)交互速度高，從而更進一步的保障了本實用新型較強的信息處理能力。

附圖說明

此處所說明的附圖用來提供對本實用新型實施例的進一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本實用新型實施例的限定。在附圖中：

圖1為本實用新型一種實施方式的原理框圖。

具體實施方式

為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚明白，下面結(jié)合實施例和附圖，對本實用新型作進一步的詳細說明，本實用新型的示意性實施方式及其說明僅用于解釋本實用新型，并不作為對本實用新型的限定。

實施例1

如圖1所示，一種基于MPC8640D的信息處理板裝置，包括一FPGA，所述FPGA外掛4片CPU，所述CPU型號為MPC8640D，每片CPU均通過SRIO總線、PCIE總線和GbE總線與VPX連接器連接，用于板內(nèi)和板外的數(shù)據(jù)交互， FPGA外接有256MB的FLASH，F(xiàn)PGA還分別與設(shè)置于前面板上的兩個光電轉(zhuǎn)換模塊、調(diào)試串口和復位按鍵連接。

本實用新型由一片F(xiàn)PGA外接4片MPC8640D進行信息處理，MC8640支持1GHz處理能力，采用+0.95V內(nèi)核電壓，在同環(huán)境溫度同主頻工作情況下功耗較低，可靠性更高。FPGA外接的256MB FLASH更進一步增強了信息的讀取能力，F(xiàn)lash的信號線全部接到FPGA，4個MPC8640D的LocalBus通過FPGA訪問Flash，而與VPX連接器連接的SRIO總線、PCIE總線和GbE總線，使本實用新型內(nèi)外數(shù)據(jù)交互速度高，從而更進一步的保障了本實用新型較強的信息處理能力。

實施例2：

本實施例是在上述實施例基礎(chǔ)上做的進一步改進，如圖1所示，在本實施例中，每片CPU均外掛兩片DDR，每個所述DDR容量均為512MB。采用8片型號MT47H64M16-37E 的128MB DDR2，每4片一組組成64bit，每個處理核外掛1組，組成雙通道DDR2，MT47H64M16-37E的最大時鐘頻率為333MHz。FLASH包括兩片2片Spansion公司的S29GL01GP FLASH芯片，2片S29GL01GP FLASH芯片拼接為32bit寬度，容量≥256MB，提高了訪問速度；Flash的信號線全部接到FPGA，4個MPC8640D的LocalBus通過FPGA訪問Flash。

SRIO總線包括TS1578芯片， TS1578芯片包括8路×4 SRIO接口，其中4路×4 SRIO接口分別與4片CPU連接，其余4路×4 SRIO接口與VPX連接器的P1口連接，所有路×4 SRIO接口均支持RapidIO 1.2規(guī)范，默認線速為3.125Gbps。具體接線方式為：TSI578芯片的Port0接到CPU A的MPC8640D的SerDes2上，Port2接到CPU C的MPC8640D的SerDes2上，Port12接到CPU B的MPC8640D的SerDes2上，Port14接到CPU D的MPC8640D的SerDes2上；TSI578剩下的4個端口直接接到VPX的P1上。TSI578芯片的I2C接口、端口配置信號、復位信號及Powerdown信號接到FPGA上，方便FPGA配置及控制。TSI578芯片的SCLK時鐘使用ICS841664芯片提供，此芯片能配置輸出156.25MHz時鐘，輸出時鐘抖動<1ps，滿足TSI578的3ps時鐘抖動要求。

PCIE總線包括PEX8648芯片， PEX8648芯片包括6路×8 PCIE接口，其中所述4路×8 PCIE接口分別與4片CPU連接，1路×8 PCIE接口與VPX連接器的P5口連接，1路×8 PCIE接口與FPGA連接，所有路×8 PCIe接口均支持PCIe 1.0a規(guī)范，默認線速為2.5Gbps。PEX8648芯片的Port9接到CPU A的MPC8640D的SerDes1上，Port8接到CPU B的MPC8640D的SerDes1上，Port12接到CPU C的MPC8640D的SerDes1上，Port13接到CPU D的MPC8640D的SerDes1上；剩下的Port1端口接到VPX的P5上，最后一個端口接到FPGA的PCIE端口上。PEX8648芯片外接一片SPI接口的Flash（AT25128）用于芯片的初始化配置。PEX8648芯片的I2C接口、端口配置信號及復位信號信號接到FPGA上，方便FPGA配置和控制。

GbE總線包括BCM5396芯片，BCM5396芯片至少包括13路千兆網(wǎng)口，其中4路千兆網(wǎng)口經(jīng)PHY芯片后分別與4片CPU的RGMII接口連接，4路千兆網(wǎng)口與VPX連接器的P2口連接，4路千兆網(wǎng)口與VPX連接器的P3口連接，1路千兆網(wǎng)口經(jīng)PHY芯片后與前面板上的調(diào)試網(wǎng)口連接。4片CPU各引出1路RGMII接口與VPX連接器的P2口連接。PEX8648芯片的Port9接到CPU A的MPC8640D的SerDes1上，Port8接到CPU B的MPC8640D的SerDes1上，Port12接到CPU C的MPC8640D的SerDes1上，Port13接到CPU D的MPC8640D的SerDes1上；剩下的Port1端口接到VPX的P5上，最后一個端口接到FPGA的PCIE端口上。PEX8648芯片外接一片SPI接口的Flash（AT25128）用于芯片的初始化配置。PEX8648芯片的I2C接口、端口配置信號及復位信號信號接到FPGA上，方便FPGA配置和控制。

實施例3：

本實施例是在上述實施例基礎(chǔ)上做的進一步改進，如圖1所示，在本實施例中，前面板上還設(shè)置有8個LED指示燈，調(diào)試網(wǎng)口為1路1000Base-T以太網(wǎng)接口，調(diào)試串口為1路RS232異步串口，兩個光電轉(zhuǎn)換模塊各包括1路光纖接口，光纖接口的默認線速為3.12Gbps。

以上所述的具體實施方式，對本實用新型的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本實用新型的具體實施方式而已，并不用于限定本實用新型的保護范圍，凡在本實用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。