本發(fā)明屬于集成電路芯片的測試技術(shù)領(lǐng)域，尤其涉及應(yīng)用于高速模數(shù)轉(zhuǎn)換器芯片的自動測試平臺及測試方法。

背景技術(shù)：

高速adc芯片(模數(shù)轉(zhuǎn)換器)被廣泛應(yīng)用在雷達﹑光通訊、軟件無線電和移動通信等領(lǐng)域。隨著adc芯片的轉(zhuǎn)換速率和采樣精度的不斷提高，產(chǎn)品量產(chǎn)后大量芯片的測試任務(wù)繁重并且非常重要，也對現(xiàn)有的測試系統(tǒng)提出更高的要求；測試任務(wù)包括測試adc芯片的各種特性參數(shù)：靜態(tài)特性、動態(tài)特性、數(shù)據(jù)\時鐘輸出端特性及電源功耗特性等。

現(xiàn)在芯片制造領(lǐng)域的芯片量產(chǎn)測試是采用以測試機臺為主的測試方案，如ate設(shè)備(automatictestequipment)。測試機臺根據(jù)測試要求和參考設(shè)定方案，采用現(xiàn)有的硬件和軟件開發(fā)平臺，利用標(biāo)準(zhǔn)測試和鏈路連接等技術(shù)實現(xiàn)自動化測試。它可以實現(xiàn)一定程度的芯片大量快速和自動化測試，但基于該設(shè)備的測試方案有諸多限制，尤其對于高速adc芯片兼顧精度和高速率的測試需求在自動化快速測試中很難得到滿足，如為了保證被測芯片的靜態(tài)特性和動態(tài)特性參數(shù)的測試精度，需要提供可調(diào)頻率幅值或高精度模擬輸入信號；對于被測高速adc芯片數(shù)據(jù)輸出接口的數(shù)據(jù)，處理核心需要根據(jù)接收數(shù)據(jù)速率提供可調(diào)節(jié)延時的延時io模塊，并針對高速adc提供可校準(zhǔn)同步的算法驅(qū)動；需要高速運算核心保證參數(shù)處理算法的快速運行；并需要相應(yīng)的上位機控制模塊控制流程或測試設(shè)備并顯示和存儲結(jié)果；完成上述功能的同時，還要保證整個測試流程耗時短、全自動。

綜上，高速adc測試領(lǐng)域?qū)Ω行У臏y試方案和方法有迫切的要求。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供一種高速adc芯片的自動測試平臺及測試方法，能夠快速測試高速adc各項性能參數(shù)。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

高速adc芯片的自動測試平臺，包括adc子板、測試母板、fpga核心板、上位機和測試設(shè)備；adc子板包含放置被測adc芯片的裝置、連接adc芯片的裝置的adc芯片基本工作電路和引出的芯片接口；基本工作電路保證被測adc芯片正常工作，包括采樣時鐘輸入和供電電路；引出的芯片接口將被測adc芯片需要測量的接口引出來和測試母板通過高速接口相連；測試母板連接adc子板和fpga核心板；fpga核心板連接上位機，用于完成程序控制和數(shù)據(jù)處理的任務(wù)；上位機與fpga核心板通信，用于控制測試流程；測試設(shè)備包括信號源和電源，提供整個自動測試平臺所需要的信號和供電。

進一步的，測試母板上的測試電路分為輸入電路和輸出電路；輸入電路：用于輸入兩種激勵信號，一種是頻率幅值可調(diào)的穩(wěn)定正弦波，一種是高精度穩(wěn)定電平的輸入直流；輸出電路：用于測量被測adc芯片輸出端口的電平靜態(tài)特性。

進一步的，adc子板和測試母板為分體結(jié)構(gòu)，并通過高速接口連接；或者adc子板與測試母板為整體結(jié)構(gòu)，設(shè)置于同一電路板上。

進一步的，fpga核心板的程序控制為：一是接收上位機命令，完成整個測試流程，二是控制測試母板上電路芯片完成相應(yīng)功能；數(shù)據(jù)處理：fpga核心板接收被測adc芯片數(shù)據(jù)和測試母板電路芯片數(shù)據(jù)，運算算法對采集數(shù)據(jù)處理后將數(shù)據(jù)發(fā)給上位機。

進一步的，測試母板輸入電路包括外部輸入信號電路、dac電路和射頻開關(guān)；測試母板的輸出電路包括adc電路、開關(guān)陣列和fmc接口模塊；

連接上位機的外部信號源設(shè)備通過高頻sma接口連接射頻開關(guān)；

fmc接口模塊連接dac芯片、射頻開關(guān)、adc電路和開關(guān)陣列；

dac芯片輸出覆蓋被測adc芯片滿量程的高精度穩(wěn)定電平；

外部輸入信號電路接收外部信號源儀器設(shè)備輸入的單端信號，轉(zhuǎn)成差分信號。外部輸入信號電路輸出的信號和dac芯片輸出的信號，通過二選一射頻開關(guān)切換作為被測adc芯片的信號輸入。

二選一射頻開關(guān)和開關(guān)陣列均采用繼電器；繼電器芯片選擇pzt2222a，為雙通道的二選一開關(guān)，功能端口分別記為a1、a2、b1、b2、c1、c2和ctrl。ctrl為0，連通a1和c1、a2和c2；ctrl為1，連通b1和c1、b2和c2。被測adc輸入端口為1路差分，需要1個繼電器(即二選一射頻開關(guān)為一個繼電器)，該繼電器a1、a2端口連接外部輸入信號差分對，該繼電器b1、b2端口連接板載高精度dac輸出信號差分對，該繼電器c1、c2端口連接被測adc輸入端口差分對；被測adc輸出數(shù)字端口為34路差分，需要34個繼電器構(gòu)成繼電器開關(guān)陣列，該繼電器開關(guān)陣列的所有繼電器的a1、a2端口連接板載高精度adc輸入信號差分對，該繼電器開關(guān)陣列的所有繼電器的b1、b2端口連接fmc端口差分對，該繼電器開關(guān)陣列的所有繼電器的c1、c2端口連接被測adc的輸出端口差分對。

進一步的，fpga核心板與fmc接口模塊連接；通過fmc模塊，fpga采用spi通訊方式分別控制adc電路、dac電路和被測adc芯片，通過使能信號組控制射頻開關(guān)和開關(guān)陣列，通過串口通訊方式和上位機通信；通過fmc接口模塊，fpga核心板獲取上述adc電路和被測adc芯片的采集數(shù)據(jù)，應(yīng)用相應(yīng)算法，得出所測相應(yīng)參數(shù)。

進一步的，上位機通過控制fpga核心板、控制信號源和電源設(shè)備從而控制整個參數(shù)獲取流程；具體的，上位機發(fā)送預(yù)定協(xié)議指令和接收fpga核心板回令來控制fpga核心板；上位機接收fpga核心板發(fā)送的所有預(yù)定參數(shù)數(shù)據(jù)，分析并顯示測試結(jié)果。

進一步的，dac電路選取1mbps/16bitsdac芯片，輸出范圍0～2.5v，輸出精度為0.03mv；adc電路選取1mbps/16bits四通道adc芯片，輸入滿量程0～5v，采樣精度為0.08mv。

高速adc芯片的自動測試方法，包括：

步驟1)、打開電源設(shè)備，給fpga核心板供電，打開上位機，選擇串口通訊地址和格式，與fpga核心板建立連接，選擇usb地址，與外部信號源和電源建立連接；

步驟2)、放置被測adc芯片在adc子板的socket座中；

步驟3)、上位機選擇測試參數(shù)，開始測試，分別發(fā)送命令給fpga核心板、信號源和電源；

步驟4)、電源設(shè)備接收上位機命令打開對應(yīng)通道給測試母板上電路和被測adc芯片供電；信號源設(shè)備接收上位機命令自動設(shè)置輸出信號；

步驟5)、fpga核心板通過串口接收上位機命令，通過射頻開關(guān)控制信號將射頻開關(guān)置為外部信號連接到被測adc芯片輸入，通過數(shù)據(jù)開關(guān)控制信號將被測數(shù)據(jù)端口對應(yīng)的開關(guān)置為該數(shù)據(jù)端口輸出連接到adc電路，通過其他組數(shù)據(jù)開關(guān)控制信號將其他數(shù)據(jù)端口連接到fmc接口模塊；

步驟6)、fpga核心板通過spi總線連續(xù)讀取adc電路的采集數(shù)據(jù)并通過相應(yīng)算法計算獲得被測adc芯片的測試參數(shù)；

步驟7)、fpga核心板以預(yù)定協(xié)議的格式發(fā)送此獲得測試參數(shù)給上位機；

步驟8)、上位機接收到參數(shù)，判斷是否正常，顯示測試結(jié)果，并存儲。

進一步的，還包括以下步驟：

步驟9)、上位機發(fā)送命令控制電源關(guān)閉，停止給母板供電；

步驟10)、更換adc子板socket測試座里的被測adc芯片，重復(fù)步驟2)-8)，循環(huán)測試。

相對于現(xiàn)有技術(shù)，本發(fā)明測試平臺,具有以下有益效果：

1、測試速率高，被測adc與整個測試電路以固定板形式連接，相比其他測試探頭等連接方式，可實現(xiàn)更可靠的高速率數(shù)據(jù)信號傳輸；

2、實現(xiàn)了同時測量芯片的高精度電平特性與高速率數(shù)據(jù)特性；

3、成本低，器件中最主要成本為fpga，本平臺以較低的成本實現(xiàn)完整的測試功能；

4、通過測試母板的冗余設(shè)計和子板獨立設(shè)計，可兼容不同接口數(shù)量和封裝的adc芯片；具體兼容程度與測試母板電路實現(xiàn)有關(guān)。

5、測試高效，經(jīng)實際測試和實驗，一次獲取一款高速adc芯片的所有常規(guī)參數(shù)(>500個)耗時小于10秒，提高了測試效率。

附圖說明

圖1為自動測試平臺組成框圖；

圖2為自動測試流程圖；

圖3為自動測試系統(tǒng)實施例框圖；

圖4為繼電器開關(guān)陣列示意圖。

具體實施方式

下面將結(jié)合本發(fā)明的一個實施例及附圖，對本發(fā)明所闡述的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明的一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

請參閱圖1所示，本發(fā)明一種高速adc芯片的自動測試平臺，由五部分組成：adc子板、測試母板、fpga核心板、上位機和測試設(shè)備。

adc子板包含adc芯片放置測試座、芯片基本工作電路和引出的芯片接口。放置adc芯片的裝置用于更換adc芯片，測試完一顆芯片只需要取出更換下一顆；基本工作電路保證adc芯片正常工作；引出的芯片接口將adc芯片需要測量的接口引出來和測試母板通過普通的高速接口方式相連。這樣對于不同的adc芯片，只需要更換adc子板即可。如果測試系統(tǒng)固定，也可以將adc子板直接和測試母板合并，將adc子板的全部電路畫在母板電路中，以減少兩個板子接口連接帶來的影響，整個系統(tǒng)會更加穩(wěn)定。

測試母板為基本板，分別和adc子板及fpga核心板相連，測試母板上的測試電路分為輸入電路和輸出電路。輸入電路：為了充分的測試高速adc的性能參數(shù)，需要輸入兩種激勵信號，一種是頻率幅值可調(diào)的穩(wěn)定正弦波，一種是高精度穩(wěn)定電平的輸入直流；輸出電路：為了測量adc芯片輸出端口的電平靜態(tài)特性，需要對芯片輸出數(shù)據(jù)端口和其他參考接口進行高精度電平采集，為了測量芯片動態(tài)特性和工作性能，需要對adc輸出數(shù)據(jù)做算法處理，在輸入電路和輸出電路中需要的信號控制部分以及所述的算法處理均在fpga核心板中實現(xiàn)。

fpga核心板是主控制處理模塊，插在測試母板上，具體實現(xiàn)可根據(jù)需求選擇不同性能的fpga，fpga完成程序控制和數(shù)據(jù)處理的任務(wù)。fpga核心板連接上位機。程序控制：一是接收上位機命令，完成整個測試流程，二是控制測試母板上電路芯片完成相應(yīng)功能；數(shù)據(jù)處理：fpga接收被測adc數(shù)據(jù)和測試母板電路芯片數(shù)據(jù)，運算各種參數(shù)復(fù)雜算法，由于fpga端口可實現(xiàn)高速率接口并可調(diào)節(jié)數(shù)據(jù)延時，能更容易測量高速adc數(shù)據(jù)采集的性能參數(shù)。fpga可重新編程可以實現(xiàn)不同模式和不同算法的測試數(shù)據(jù)處理。最后運算得出芯片所測參數(shù)，再以預(yù)定的格式協(xié)議將數(shù)據(jù)發(fā)給上位機。

上位機與fpga核心板通信，控制測試流程，以預(yù)定的通信協(xié)議將所有參數(shù)數(shù)據(jù)以預(yù)定格式存儲在本地；而且按照需要控制輔助測試設(shè)備，構(gòu)建自動一體化的測試設(shè)備群。

測試設(shè)備包括射頻信號源和多通道數(shù)字電源，射頻信號源包括輸入射頻信號源和采樣時鐘射頻信號源，提供整個系統(tǒng)所需要的外部信號和供電，現(xiàn)在幾乎所有的測試設(shè)備支持可編程控制并提供了編程手冊，在上位機中可以實現(xiàn)編程控制，本實施例輸入射頻信號源采用rigol公司的dsg3060信號源，可實現(xiàn)9khz～6ghz的正弦波信號輸出作為母板輸入信號，本實施例采樣時鐘射頻信號源采用hittite公司的hmc-t2220信號源，可實現(xiàn)10mhz～20ghz的射頻信號輸出作為被測adc的采樣時鐘，本實施例多通道數(shù)字電源采用rigol公司的dp832數(shù)字電源，可提供30v/2a的兩通道電源。

adc子板、測試母板、fpga核心板、上位機和測試設(shè)備均以普通常用接口連接。

整個測試簡要流程如圖2所示。放置一顆adc芯片在adc子板裝置上，上位機選擇要測試的數(shù)據(jù)種類，發(fā)送測試命令給fpga核心板，同時控制輔助信號源電源設(shè)備，fpga接收命令后開始按照既定參數(shù)順序，控制測試母板的輸入電路、輸出電路和adc芯片，獲取數(shù)據(jù)作一系列數(shù)據(jù)處理，最后以預(yù)定格式將參數(shù)數(shù)據(jù)發(fā)送給上位機，上位機接收數(shù)據(jù)并將所有參數(shù)數(shù)據(jù)保存在本地，并顯示測試結(jié)果，最后發(fā)送命令控制電源設(shè)備關(guān)閉adc子板的電源，然后更換adc芯片，繼續(xù)進行下一顆芯片的測試。

如圖3所示，本實施例提供了一種高速adc自動測試平臺，adc子板電路和母板電路畫在一個pcb板上。本實施例選取一款5gbps芯片作為被測adc，位寬為8比特，內(nèi)部兩路交織并復(fù)用，共有34bitslvds接口的數(shù)字信號輸出，放置芯片的裝置為socket測試座，可以向廠家定制對應(yīng)芯片封裝的socket座，socket測試座用螺絲擰上與焊盤接觸從而安裝在測試母板上，此socket測試座用于隨時更換芯片；測試母板上提供被測adc的vcc端口所需的4.5/3.3/1.8v供電和基本電阻電容工作電路；測試母板通過spi方式控制被測adc讀取內(nèi)部寄存器和設(shè)置該adc功能，被測adc的其他端口，如圖3所示，分別與母板上開關(guān)模塊和fmc模塊相連。

測試母板輸入電路劃分為外部輸入信號電路、高精度dac電路和射頻開關(guān)三部分。具體的，能產(chǎn)生9khz～6ghz的輸入射頻信號源儀器輸出的單端信號，經(jīng)過可選的多通道濾波器子板，再通過普通高頻sma接口輸入母板的輸入信號電路，轉(zhuǎn)成差分信號；高精度dac芯片，本實施例選取一款1mbps/16bitsdac，輸出范圍0～2.5v，輸出精度為0.03mv，該dac通過spi方式控制輸出預(yù)定電平，測試母板上提供該dac的2.5v供電和基本工作電路；外部輸入信號由信號源提供，頻率幅值均可調(diào)，而高精度dac輸出覆蓋被測adc滿量程(450mv)的高精度穩(wěn)定電平，兩個信號通過二選一射頻開關(guān)切換作為被測adc芯片的信號輸入，該射頻開關(guān)由1bit信號控制選通。以上所述高精度dac的spi總線信號和射頻開關(guān)控制信號，通過可選的電平轉(zhuǎn)換電路連接到fmc模塊，最終由fpga控制。

測試母板的輸出電路劃分為高精度adc電路、開關(guān)陣列和fmc接口模塊三部分。具體的，高精度adc電路，本實施例選取一款1mbps/16bits四通道adc，輸入滿量程0～5v，采樣精度為0.08mv，該芯片通過spi方式控制讀取采樣數(shù)據(jù)，母板上提供該adc的5v供電和基本工作電路；被測adc的輸出端口可分為64bits數(shù)據(jù)端口(數(shù)據(jù)輸出端口)和8bits觀測端口(功能參考端口)，8bits觀測端口作為一個集合，通過一個8選1開關(guān)連接到高精度adc的通道1輸入端口，該8選1開關(guān)由3bits信號控制選通，64bits數(shù)據(jù)端口(差分，32組)通過32個開關(guān)組成的開關(guān)陣列連接到高精度adc的通道2和fmc接口模塊，具體的，每個開關(guān)由1bit信號控制，選通一組數(shù)據(jù)端口連接到adc的通道2或fmc模塊；fmc接口模塊為常用的hpcfmc模塊；以上所述高精度adc的spi總線信號和射頻開關(guān)控制信號，通過可選的電平轉(zhuǎn)換電路連接到fmc模塊，最終由fpga控制。

請參閱圖4所示，二選一射頻開關(guān)和開關(guān)陣列構(gòu)成繼電器陣列；繼電器陣列控制被測adc的信號通路，包括被測adc的輸入陣列(二選一射頻開關(guān))和輸出陣列(開關(guān)陣列)；輸入陣列實現(xiàn)外部測試信號和板載高精度dac輸出信號的選擇，輸出陣列實現(xiàn)被測adc輸出端口的信號是連接fmc還是連接板載高精度adc；繼電器陣列的開關(guān)由fpga核心板根據(jù)測試過程控制。

繼電器選擇超小型低剖面繼電器，并要求具有高耐熱材料，采用高頻特性優(yōu)越的接觸彈簧。繼電器具體參數(shù)要求為：閉合時功耗為100mw，非閉合時具有140mw，并且采用貼片封裝，在正常運行模式下，開啟和閉合的最長時間均為3ms。繼電器芯片選擇pzt2222a，為雙通道的二選一開關(guān)，功能端口分別記為a1、a2、b1、b2、c1、c2和ctrl，ctrl為0，連通a1和c1、a2和c2，ctrl為1，連通b1和c1、b2和c2。

被測adc輸入端口為1路差分，需要1個繼電器，該繼電器a1、a2端口連接外部輸入信號差分對，該繼電器b1、b2端口連接板載高精度dac輸出信號差分對，該繼電器c1、c2端口連接被測adc輸入端口差分對；被測adc輸出數(shù)字端口為34路差分，需要34個繼電器構(gòu)成繼電器開關(guān)陣列，該繼電器開關(guān)陣列的所有繼電器的a1、a2端口連接板載高精度adc輸入信號差分對，該繼電器開關(guān)陣列的所有繼電器的b1、b2端口連接fmc端口差分對，該繼電器開關(guān)陣列的所有繼電器的c1、c2端口連接被測adc的輸出端口差分對。

測試母板上的電源管理模塊，由一系列l(wèi)do組成，由外部電源設(shè)備通道1輸入12v電壓，該模塊穩(wěn)定輸出5v、3.3v、2.5v、1.8v電壓，提供測試母板上上述各電路和各芯片的供電；fpga核心板因為在測試過程中一直保持運行狀態(tài)，單獨供電，由外部電源設(shè)備通道2提供12v電源。

fpga核心板由fpga最小板實現(xiàn)，劃分為fpga芯片及其基本工作電路和串口電路組成，實現(xiàn)流程控制和數(shù)據(jù)處理。具體的，本實施例選取一款xilinxk7芯片，將fpga上的160個io端口(差分，80對)引出來與fmc模塊連接；通過fmc模塊，fpga采用上述spi通訊方式分別控制高精度adc、高精度dac和被測adc，通過使能信號組控制上述開關(guān)，通過串口通訊方式和上位機通信；本實施例的fpga可實現(xiàn)78皮秒級別的數(shù)據(jù)延時，并可將其io配置為高速率接發(fā)器，可實現(xiàn)測量高速率adc采集數(shù)據(jù)的諸多性能參數(shù)；通過fmc模塊，fpga獲取上述高精度adc和被測adc的采集數(shù)據(jù)，應(yīng)用不同的處理算法，得出所測參數(shù)；串口電路實現(xiàn)串口轉(zhuǎn)usb，將fpga的串口格式數(shù)據(jù)轉(zhuǎn)為上位機的usb格式；最后fpga通過串口通訊將計算的參數(shù)數(shù)據(jù)發(fā)送給上位機顯示存儲。

上位機通過控制fpga、控制信號源和電源設(shè)備從而控制整個參數(shù)獲取流程。具體的，通過上述的串口通訊，上位機發(fā)送預(yù)定協(xié)議指令和接收fpga回令來控制fpga；測試設(shè)備可為agilent或普源精電等的信號源和電源，并可以通過設(shè)備背部的usb或gpio口發(fā)送scpi格式命令被控制，上位機采用c函數(shù)調(diào)用visa庫來實現(xiàn)設(shè)備驅(qū)動和設(shè)置程序；最后，上位機接收fpga發(fā)送的所有預(yù)定參數(shù)數(shù)據(jù)，分析并顯示測試結(jié)果，以預(yù)定的格式將數(shù)據(jù)存儲在excel文件中。

進一步的，可以看出，整個測試流程由fpga和上位機的通信協(xié)議而定，通信協(xié)議的一個實施例如表1所示。

為了進一步清楚的闡釋自動測試系統(tǒng)的測試過程，以被測adc芯片一個數(shù)據(jù)端口的電平參數(shù)測試過程來說明：

步驟1)、打開上述電源設(shè)備通道2，設(shè)置12v給fpga核心板供電，打開上位機，選擇串口通訊地址和格式，與fpga建立連接，選擇usb地址，與外部信號源和電源建立連接；

步驟2)、放置被測adc芯片在socket座中；

步驟3)、上位機選擇測試參數(shù)，開始測試，分別發(fā)送命令給fpga、信號源和電源；

步驟4)、電源設(shè)備接收上位機命令打開上述電源設(shè)備通道1，設(shè)置12v給母板供電，母板電源管理模塊開始給母板上電路和被測adc芯片供電；輸入射頻信號源設(shè)備接收上位機命令自動設(shè)置輸出為100mhz/0dbm正弦波；采樣時鐘射頻信號源設(shè)備接收上位機命令自動設(shè)置輸出為2ghz/0dbm正弦波；

步驟5)、fpga通過串口接收上位機命令，通過上述1bit射頻開關(guān)控制信號將射頻開關(guān)置為外部信號連接到被測adc輸入，通過上述1bit數(shù)據(jù)開關(guān)控制信號將被測數(shù)據(jù)端口對應(yīng)的開關(guān)置為該數(shù)據(jù)端口輸出連接到高精度adc通道2，通過其他31組數(shù)據(jù)開關(guān)控制信號將其他數(shù)據(jù)端口連接到fmc模塊，避免干擾高精度adc通道2的數(shù)據(jù)采集；

步驟6)、fpga通過上述spi總線連續(xù)讀取高精度adc的采集數(shù)據(jù)，統(tǒng)計100次，計算平均值/最小值/最大值，這就是要測的該數(shù)據(jù)端口的一個電平參數(shù)；

步驟7)、以表1預(yù)定協(xié)議的格式發(fā)送此參數(shù)給上位機；

步驟8)、上位機接收到參數(shù)，判斷是否正常，顯示測試結(jié)果，并將此參數(shù)和測試結(jié)果寫入excel；

步驟9)、上位機發(fā)送命令控制電源關(guān)閉通道1母板供電；

步驟10)、更換socket測試座里的被測adc芯片，繼續(xù)步驟2)，循環(huán)測試。

綜上，本發(fā)明實施例提供的adc自動測試系統(tǒng)，提高了測試adc芯片參數(shù)的多樣性，包括所述被測adc芯片更高精度的端口電平參數(shù)和被測adc在高速數(shù)據(jù)速率下更準(zhǔn)確的多種性能參數(shù)，提升了系統(tǒng)的兼容性和適用廣泛性，并提高了自動化程度和整個測試速率，從而能夠得到更全面更高效的adc芯片參數(shù)測試。

表1為自動測試系統(tǒng)fpga和上位機通訊協(xié)議的實施例表

上述實例只為說明本發(fā)明的技術(shù)構(gòu)思及特點，其目的在于讓熟悉此項技術(shù)的人能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，并不能以此限制本發(fā)明的保護范圍。凡根據(jù)本發(fā)明所做的等效變換或修飾，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。