本發(fā)明涉及芯片測(cè)試領(lǐng)域，尤其涉及一種嵌入式芯片測(cè)試方法及系統(tǒng)。

背景技術(shù)：

嵌入式存儲(chǔ)器IP不存在外部引腳，能夠節(jié)省焊盤(PAD)空間以及引腳所占據(jù)的空間，因此廣泛應(yīng)用于系統(tǒng)級(jí)芯片(SOC)中。

在實(shí)際應(yīng)用中，在嵌入式存儲(chǔ)器出廠之前，可以對(duì)嵌入式存儲(chǔ)器的功能進(jìn)行測(cè)試，以獲知當(dāng)前的嵌入式存儲(chǔ)器是否能夠正常工作。由于嵌入式存儲(chǔ)器沒(méi)有引腳，只有電極觸點(diǎn)，因此無(wú)法直接通過(guò)現(xiàn)有的芯片測(cè)試裝置對(duì)其進(jìn)行測(cè)試。

在現(xiàn)有技術(shù)中，通常采用內(nèi)建自測(cè)試(Built In Self Test，BIST)來(lái)間接地對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試，通過(guò)探針卡以及連接導(dǎo)線等將嵌入式存儲(chǔ)器與測(cè)試裝置連接，從而對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試。

然而，在采用現(xiàn)有的BIST方法對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試時(shí)，測(cè)試裝置的輸入和輸出端口均存在時(shí)延，存在測(cè)試時(shí)延較長(zhǎng)的問(wèn)題，導(dǎo)致無(wú)法進(jìn)行高速頻率測(cè)試。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例解決的問(wèn)題是如何減少嵌入式芯片的測(cè)試時(shí)延，提升測(cè)試速度。

為解決上述問(wèn)題，本發(fā)明實(shí)施例提供一種嵌入式芯片測(cè)試系統(tǒng)，包括：測(cè)試儀、測(cè)試平臺(tái)以及鎖存器，其中：

所述測(cè)試儀，適于生成測(cè)試信號(hào)并通過(guò)測(cè)試信號(hào)輸出端輸出；

所述測(cè)試平臺(tái)，包括：測(cè)試信號(hào)輸入端、鎖存控制端以及測(cè)試結(jié)果輸出端，其中：所述測(cè)試信號(hào)輸入端分別與所述測(cè)試儀的測(cè)試信號(hào)輸出端及所述嵌入式芯片的測(cè)試信號(hào)輸入端耦接，所述鎖存控制端與所述鎖存器耦接；所 述測(cè)試結(jié)果輸出端與所述測(cè)試儀的測(cè)試結(jié)果輸入端耦接；

所述鎖存器，包括：響應(yīng)信號(hào)輸入端，與所述嵌入式芯片的數(shù)據(jù)輸出端耦接，適于接收所述嵌入式芯片對(duì)所述測(cè)試信號(hào)處理之后生成的響應(yīng)信號(hào)；鎖存數(shù)據(jù)輸出端，與所述測(cè)試結(jié)果輸出端耦接，適于在接收到所述鎖存控制端發(fā)送的鎖存信號(hào)時(shí)將所述響應(yīng)信號(hào)鎖存，并將鎖存之后的響應(yīng)信號(hào)輸入至所述測(cè)試結(jié)果輸出端。

可選的，所述鎖存控制端與預(yù)設(shè)的外部時(shí)鐘耦接，所述鎖存器適于接收所述外部時(shí)鐘生成的時(shí)鐘信號(hào)，并在檢測(cè)到所述時(shí)鐘信號(hào)電平跳變時(shí)，將所述響應(yīng)信號(hào)鎖存。

可選的，所述鎖存控制端與預(yù)設(shè)的控制器耦接，所述鎖存器適于接收所述控制器生成的控制信號(hào)，控制所述鎖存器將所述響應(yīng)信號(hào)鎖存。

可選的，所述測(cè)試平臺(tái)包括：探針卡以及與所述探針卡耦接的焊盤，所述探針卡包括多根探針，所述探針的數(shù)量大于等于所述嵌入式芯片電極觸點(diǎn)的數(shù)量。

可選的，所述嵌入式芯片為嵌入式存儲(chǔ)器。

為解決上述問(wèn)題，本發(fā)明實(shí)施例還提供了一種嵌入式芯片測(cè)試方法，包括：

接收測(cè)試儀生成的測(cè)試信號(hào)，并將所述測(cè)試信號(hào)輸入至待測(cè)試嵌入式芯片；

接收鎖存器輸出的鎖存之后的響應(yīng)信號(hào)，并將所述鎖存之后的響應(yīng)信號(hào)輸入至所述測(cè)試儀，其中：所述響應(yīng)信號(hào)為所述待測(cè)試嵌入式芯片對(duì)所述測(cè)試信號(hào)處理之后生成，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，得到鎖存之后的響應(yīng)信號(hào)。

可選的，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，包括：所述鎖存器接收到外設(shè)時(shí)鐘生成的時(shí)鐘信號(hào)，并在檢測(cè)到所述時(shí)鐘信號(hào)電平跳變時(shí)，將所述響應(yīng)信號(hào)鎖存。

可選的，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，包 括：所述鎖存器接收到預(yù)設(shè)的控制器生成的控制信號(hào)時(shí)，將所述響應(yīng)信號(hào)鎖存。

可選的，所述嵌入式芯片為嵌入式存儲(chǔ)器。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：

通過(guò)測(cè)試平臺(tái)的測(cè)試信號(hào)輸入端輸入測(cè)試信號(hào)，通過(guò)鎖存控制端向鎖存器輸入鎖存信號(hào)。在接收到鎖存控制端發(fā)送的鎖存信號(hào)時(shí)，鎖存器對(duì)響應(yīng)信號(hào)進(jìn)行鎖存并輸入至測(cè)試結(jié)果輸出端。由于測(cè)試結(jié)果輸出端輸出的信號(hào)為鎖存之后的響應(yīng)信號(hào)，因此，測(cè)試平臺(tái)輸出端的時(shí)延并沒(méi)有對(duì)鎖存之后的響應(yīng)信號(hào)的狀態(tài)產(chǎn)生影響，故可以忽略輸出時(shí)延，從而可以減少測(cè)試時(shí)延，提高測(cè)試速度。

附圖說(shuō)明

圖1是現(xiàn)有的一種嵌入式芯片測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖；

圖2是現(xiàn)有嵌入式芯片測(cè)試系統(tǒng)進(jìn)行測(cè)試芯片時(shí)的時(shí)序圖；

圖3是本發(fā)明實(shí)施例中的一種嵌入式芯片測(cè)試系統(tǒng)結(jié)構(gòu)示意圖；

圖4是本發(fā)明實(shí)施例中的一種嵌入式芯片測(cè)試系統(tǒng)進(jìn)行測(cè)試芯片時(shí)的時(shí)序圖；

圖5是本發(fā)明實(shí)施例中的一種嵌入式芯片測(cè)試方法的流程圖。

具體實(shí)施方式

在現(xiàn)有技術(shù)中，通常采用內(nèi)建自測(cè)試(Built In Self Test，BIST)來(lái)間接地對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試，通過(guò)探針卡以及連接導(dǎo)線等將嵌入式存儲(chǔ)器與測(cè)試裝置連接，從而對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試。然而，在采用現(xiàn)有的BIST方法對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試時(shí)，測(cè)試裝置的輸入和輸出端口均存在時(shí)延，存在測(cè)試時(shí)延較長(zhǎng)的問(wèn)題，導(dǎo)致無(wú)法進(jìn)行高速頻率測(cè)試。

參照?qǐng)D1，給出了現(xiàn)有技術(shù)中的一種嵌入式芯片測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖，包括：測(cè)試儀101、測(cè)試平臺(tái)102，其中：

測(cè)試儀101與測(cè)試平臺(tái)102通過(guò)信號(hào)傳輸線耦接，測(cè)試平臺(tái)102包括多 個(gè)焊盤1021以及對(duì)應(yīng)的探針1022，待測(cè)試的嵌入式芯片104的電極觸點(diǎn)與測(cè)試平臺(tái)102中的多個(gè)焊盤1021耦接。

測(cè)試儀101生成測(cè)試信號(hào)，并輸入至測(cè)試平臺(tái)102。由于嵌入式芯片104的電極觸點(diǎn)與測(cè)試平臺(tái)102的焊盤1021耦接，因此測(cè)試平臺(tái)102可以將測(cè)試信號(hào)輸入至嵌入式芯片104。嵌入式芯片104對(duì)測(cè)試信號(hào)進(jìn)行處理，生成對(duì)應(yīng)的響應(yīng)信號(hào)，并將響應(yīng)信號(hào)經(jīng)由測(cè)試平臺(tái)102輸入至測(cè)試儀101，測(cè)試儀101根據(jù)響應(yīng)信號(hào)判斷測(cè)試的嵌入式芯片104是否能夠正常工作。

參照?qǐng)D2，給出了圖1中測(cè)試系統(tǒng)在對(duì)嵌入式芯片104進(jìn)行測(cè)試時(shí)的時(shí)序圖。圖2中，ADD表示為地址信號(hào)的時(shí)序圖，AE_PAD表示為測(cè)試儀101生成的測(cè)試信號(hào)的時(shí)序圖，AE_int表示為嵌入式芯片104接收到的測(cè)試信號(hào)的時(shí)序圖，DOUT_int表示為嵌入式芯片104輸出的響應(yīng)信號(hào)的時(shí)序圖，DOUT表示為測(cè)試儀101接收到的測(cè)試結(jié)果的時(shí)序圖。

如圖2所示，在t₀時(shí)刻，測(cè)試儀101生成測(cè)試信號(hào)，測(cè)試信號(hào)AE_PAD為高電平，在t₁時(shí)刻，嵌入式芯片104接收到測(cè)試信號(hào)AE_int，因此，測(cè)試信號(hào)AE_int為高電平。也就是說(shuō)，測(cè)試儀101生成的測(cè)試信號(hào)在輸入到嵌入式芯片104中時(shí)，存在一定的輸入時(shí)延，輸入時(shí)延的時(shí)長(zhǎng)為：t₁-t₀。存在輸入時(shí)延的原因在于：測(cè)試信號(hào)在從測(cè)試儀101生成到輸入至嵌入式芯片104的過(guò)程中，需經(jīng)過(guò)信號(hào)傳輸線、探針1022以及焊盤1021的傳輸，輸入時(shí)延是由測(cè)試經(jīng)過(guò)信號(hào)傳輸線、探針1022以及焊盤1021等時(shí)所產(chǎn)生。

在t₂時(shí)刻，嵌入式芯片104輸出響應(yīng)信號(hào)，在t₃時(shí)刻，測(cè)試儀101接收到響應(yīng)信號(hào)。也就是說(shuō)，嵌入式芯片104輸出的響應(yīng)信號(hào)在輸入到測(cè)試儀101中時(shí)，存在一定的輸出時(shí)延，輸出時(shí)延的時(shí)長(zhǎng)為t₃-t₂。輸出時(shí)延存在的原因與輸入時(shí)延存在的原因相同，此處不做贅述。

在t₄時(shí)刻，完成一個(gè)測(cè)試周期，也就是說(shuō)，現(xiàn)有的測(cè)試系統(tǒng)的一個(gè)測(cè)試周期為t₀～t₄，而事實(shí)上，在t₃時(shí)刻，測(cè)試過(guò)程已經(jīng)結(jié)束。

從上述內(nèi)容中可知，現(xiàn)有的測(cè)試系統(tǒng)存在輸入時(shí)延以及輸出時(shí)延，即存在測(cè)試時(shí)延較大的問(wèn)題，因此無(wú)法對(duì)芯片進(jìn)行高速頻率測(cè)試。在輸出時(shí)延較大時(shí)，測(cè)試儀接收到的響應(yīng)信號(hào)的狀態(tài)可能發(fā)生改變，導(dǎo)致測(cè)試儀接收到的 響應(yīng)信號(hào)的狀態(tài)可能與實(shí)際狀態(tài)不同，例如，響應(yīng)信號(hào)實(shí)際狀態(tài)為正常狀態(tài)，而測(cè)試儀接收到響應(yīng)信號(hào)的狀態(tài)異常的問(wèn)題，導(dǎo)致誤判情況的發(fā)生。

在本發(fā)明實(shí)施例中，通過(guò)測(cè)試平臺(tái)的測(cè)試信號(hào)輸入端輸入測(cè)試信號(hào)，通過(guò)鎖存控制端向鎖存器輸入鎖存信號(hào)。在接收到鎖存控制端發(fā)送的鎖存信號(hào)時(shí)，鎖存器對(duì)響應(yīng)信號(hào)進(jìn)行鎖存并輸入至測(cè)試結(jié)果輸出端。由于測(cè)試結(jié)果輸出端輸出的信號(hào)為鎖存之后的響應(yīng)信號(hào)，因此，測(cè)試平臺(tái)輸出端的時(shí)延并沒(méi)有對(duì)鎖存之后的響應(yīng)信號(hào)的狀態(tài)產(chǎn)生影響，故可以忽略輸出時(shí)延，從而可以減少測(cè)試時(shí)延，提高測(cè)試速度。

為使本發(fā)明實(shí)施例的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

本發(fā)明實(shí)施例提供了一種嵌入式芯片測(cè)試系統(tǒng)，參照?qǐng)D3，嵌入式芯片測(cè)試系統(tǒng)包括：測(cè)試儀101、測(cè)試平臺(tái)102以及鎖存器103，其中：

測(cè)試儀101，適于生成測(cè)試信號(hào)，并將生成的測(cè)試信號(hào)通過(guò)測(cè)試輸出端輸出。在實(shí)際應(yīng)用中，測(cè)試儀101可以是專門用于對(duì)特定的某一種或多種芯片的性能進(jìn)行測(cè)試的儀器。例如，測(cè)試儀可以專門用于對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試的儀器。

在本發(fā)明實(shí)施例中，測(cè)試信號(hào)可以為地址使能信號(hào)。在本發(fā)明其他實(shí)施例中，測(cè)試信號(hào)也可以為其他類型的信號(hào)，只要滿足對(duì)嵌入式芯片性能進(jìn)行測(cè)試即可。

測(cè)試平臺(tái)102，分別與測(cè)試儀101以及待測(cè)試的嵌入式芯片104耦接，使得測(cè)試儀101可以對(duì)嵌入式芯片104進(jìn)行測(cè)試。在本發(fā)明實(shí)施例中，嵌入式芯片104可以為嵌入式存儲(chǔ)器，也可以為其他的嵌入式元件。

在具體實(shí)施中，測(cè)試平臺(tái)102可以包括：測(cè)試信號(hào)輸入端IN、鎖存控制端CON以及測(cè)試結(jié)果輸出端OUT，其中：

測(cè)試信號(hào)輸入端IN可以分別與測(cè)試儀101的測(cè)試信號(hào)輸出端以及待測(cè)試的嵌入式芯片104的測(cè)試信號(hào)輸入端耦接，接收測(cè)試儀101的測(cè)試信號(hào)輸出端輸出的測(cè)試信號(hào)，并輸入至待測(cè)試嵌入式芯片104的測(cè)試信號(hào)輸入端。

鎖存控制端CON可以與鎖存器103耦接，適于向鎖存器103輸入鎖存信號(hào)，以控制鎖存器103將當(dāng)前信號(hào)鎖存。

待測(cè)試嵌入式芯片104在接收到測(cè)試信號(hào)后，可以生成與測(cè)試信號(hào)相對(duì)應(yīng)的響應(yīng)信號(hào)。在本發(fā)明實(shí)施例中，在嵌入式芯片104生成響應(yīng)信號(hào)后，并不是將響應(yīng)信號(hào)直接輸出至測(cè)試平臺(tái)102的測(cè)試結(jié)果輸出端OUT，而是將響應(yīng)信號(hào)輸入至鎖存器103。

在具體實(shí)施中，鎖存器103可以包括響應(yīng)信號(hào)輸入端以及鎖存數(shù)據(jù)輸出端。嵌入式芯片104生成響應(yīng)信號(hào)后，將響應(yīng)信號(hào)輸出至鎖存器103的響應(yīng)信號(hào)輸入端。鎖存器103接收響應(yīng)信號(hào)，并在接收到鎖存控制端CON輸出的鎖存信號(hào)時(shí)，將接收到的響應(yīng)信號(hào)進(jìn)行鎖存。

由鎖存器的工作特性可知，鎖存器可以對(duì)當(dāng)前輸入的響應(yīng)信號(hào)進(jìn)行鎖存，保存輸入的響應(yīng)信號(hào)的當(dāng)前狀態(tài)。在對(duì)響應(yīng)信號(hào)進(jìn)行鎖存后，將經(jīng)過(guò)鎖存后的響應(yīng)信號(hào)輸入至測(cè)試平臺(tái)的測(cè)試結(jié)果輸出端。

測(cè)試平臺(tái)102的測(cè)試結(jié)果輸出端OUT可以與測(cè)試儀101的測(cè)試結(jié)果輸入端耦接，在接收到鎖存器103輸出的鎖存后的響應(yīng)信號(hào)后，將鎖存后的響應(yīng)信號(hào)，也就是測(cè)試結(jié)果，輸入至測(cè)試儀101。通過(guò)測(cè)試儀101對(duì)測(cè)試結(jié)果進(jìn)行判斷，即可獲知當(dāng)前進(jìn)行測(cè)試的嵌入式芯片104是否正常。

在本發(fā)明實(shí)施例中，參照?qǐng)D3，測(cè)試平臺(tái)102可以由探針以及與探針卡耦接的焊盤組成，其中，探針的數(shù)目大于等于嵌入式芯片電極觸點(diǎn)的數(shù)量。在圖3中，黑色方框表示為焊盤，與焊盤連接并伸出測(cè)試平臺(tái)102的直線為探針，待測(cè)試的嵌入式芯片104的電極觸點(diǎn)與焊盤耦接。

測(cè)試儀101可以通過(guò)信號(hào)傳輸線與探針耦接，在輸出測(cè)試信號(hào)后，測(cè)試信號(hào)經(jīng)由探針輸入至焊盤。由于焊盤與待測(cè)試的嵌入式芯片104的電極觸點(diǎn)耦接，因此可以將測(cè)試信號(hào)輸入至待測(cè)試的嵌入式芯片104。

在實(shí)際的應(yīng)用中，測(cè)試平臺(tái)還102可以為其他結(jié)構(gòu)，只要滿足將測(cè)試儀101與待測(cè)試的嵌入式芯片104耦接，使得測(cè)試儀101可以對(duì)嵌入式芯片進(jìn)行測(cè)試并獲取相應(yīng)的測(cè)試結(jié)果即可，此處不做贅述。

在本發(fā)明實(shí)施例中，鎖存控制端CON可以與外設(shè)的鎖存控制裝置耦接， 以接收鎖存控制裝置生成的鎖存信號(hào)，并發(fā)送至鎖存器103。在對(duì)嵌入式芯片104進(jìn)行測(cè)試時(shí)，鎖存控制裝置可以定時(shí)向鎖存控制端CON發(fā)送鎖存信號(hào)，使得鎖存控制端CON定時(shí)向鎖存器103發(fā)送鎖存信號(hào)，從而使得鎖存器103定時(shí)對(duì)響應(yīng)信號(hào)進(jìn)行鎖存。

在本發(fā)明實(shí)施例中，在對(duì)嵌入式芯片104進(jìn)行測(cè)試時(shí)，在每個(gè)測(cè)試周期內(nèi)，定時(shí)發(fā)送鎖存信號(hào)的時(shí)間點(diǎn)可以為：待測(cè)試嵌入式芯片104從開(kāi)始接收測(cè)試信號(hào)至生成響應(yīng)信號(hào)所需的時(shí)長(zhǎng)對(duì)應(yīng)的時(shí)隙點(diǎn)t。

也就是說(shuō)，在每一個(gè)測(cè)試周期內(nèi)，在對(duì)嵌入式芯片104測(cè)試的時(shí)長(zhǎng)達(dá)到t時(shí)，鎖存控制裝置生成鎖存信號(hào)并發(fā)送至鎖存控制端CON，鎖存控制端CON轉(zhuǎn)發(fā)鎖存控制裝置生成的鎖存信號(hào)至鎖存器103，以控制鎖存器103將當(dāng)前的響應(yīng)信號(hào)鎖存。

在本發(fā)明實(shí)施例中，鎖存控制裝置可以為外部時(shí)鐘。鎖存控制端CON與外部時(shí)鐘耦接，將外部時(shí)鐘生成的時(shí)鐘信號(hào)作為鎖存信號(hào)發(fā)送至鎖存器103，即通過(guò)時(shí)鐘信號(hào)控制鎖存器103的鎖存操作。

在鎖存信號(hào)為時(shí)鐘信號(hào)時(shí)，可以對(duì)時(shí)鐘信號(hào)的占空比進(jìn)行設(shè)置，使得在進(jìn)行測(cè)試時(shí)，使得一個(gè)時(shí)鐘周期內(nèi)，時(shí)鐘信號(hào)的跳變沿與初始時(shí)間的時(shí)長(zhǎng)為t。也就是說(shuō)，在時(shí)鐘信號(hào)發(fā)生跳變時(shí)，鎖存器103將當(dāng)前的響應(yīng)信號(hào)鎖存。

可以理解的是，在實(shí)際應(yīng)用中，考慮到輸入時(shí)延等問(wèn)題，在每個(gè)測(cè)試周期內(nèi)，定時(shí)發(fā)送鎖存信號(hào)的時(shí)間點(diǎn)對(duì)應(yīng)的時(shí)長(zhǎng)還可以為t+△t，其中△t為輸入時(shí)延?！鱰的時(shí)長(zhǎng)可以根據(jù)實(shí)際測(cè)試獲取，也可以根據(jù)實(shí)際需要進(jìn)行設(shè)定，只要定時(shí)發(fā)送鎖存信號(hào)的時(shí)間點(diǎn)處于當(dāng)前測(cè)試周期內(nèi)即可。

在實(shí)際應(yīng)用中，也可以通過(guò)其他的方式觸發(fā)鎖存信號(hào)。在本發(fā)明另一實(shí)施例中，鎖存控制端CON與預(yù)設(shè)的控制器耦接，預(yù)設(shè)的控制器定時(shí)生成控制信號(hào)，并輸入至鎖存控制端CON，即鎖存信號(hào)為控制信號(hào)。鎖存器103在接收到控制信號(hào)后，對(duì)響應(yīng)數(shù)據(jù)進(jìn)行緩存。

在每個(gè)測(cè)試周期內(nèi)，控制器定時(shí)生成并發(fā)送控制信號(hào)的時(shí)間點(diǎn)的獲取可以參照本發(fā)明上述實(shí)施例，此處不做贅述。

針對(duì)本發(fā)明上述實(shí)施例提供的嵌入式芯片測(cè)試系統(tǒng)，下面對(duì)上述嵌入式 芯片測(cè)試系統(tǒng)的工作流程進(jìn)行詳細(xì)描述。

在進(jìn)行測(cè)試時(shí)，測(cè)試儀101生成測(cè)試信號(hào)，并通過(guò)測(cè)試信號(hào)輸出端輸出。測(cè)試儀101通過(guò)信號(hào)傳輸線與測(cè)試平臺(tái)102的測(cè)試信號(hào)輸入端IN耦接，將測(cè)試信號(hào)輸入至測(cè)試平臺(tái)102的測(cè)試信號(hào)輸入端IN。

外部時(shí)鐘生成時(shí)鐘信號(hào)并輸出，外部時(shí)鐘通過(guò)信號(hào)傳輸線與鎖存控制端CON耦接，鎖存控制端CON與鎖存器103耦接，從而將生成的時(shí)鐘信號(hào)發(fā)送至鎖存器103，此時(shí)，鎖存信號(hào)為時(shí)鐘信號(hào)。

測(cè)試平臺(tái)102將測(cè)試信號(hào)輸入至嵌入式芯片104，嵌入式芯片104對(duì)測(cè)試信號(hào)進(jìn)行處理，生成與測(cè)試信號(hào)對(duì)應(yīng)的響應(yīng)信號(hào)，并將生成的響應(yīng)信號(hào)輸入至鎖存器103。

鎖存器103接收嵌入式芯片104輸出的響應(yīng)信號(hào)以及外部時(shí)鐘輸入的時(shí)鐘信號(hào)。在檢測(cè)到時(shí)鐘信號(hào)處于上升沿時(shí)，對(duì)響應(yīng)信號(hào)進(jìn)行鎖存操作，并將經(jīng)過(guò)鎖存的響應(yīng)信號(hào)通過(guò)測(cè)試結(jié)果輸出端OUT輸出至測(cè)試儀。

測(cè)試儀101接收經(jīng)過(guò)鎖存的響應(yīng)信號(hào)，并對(duì)響應(yīng)信號(hào)進(jìn)行判斷，獲知當(dāng)前進(jìn)行測(cè)試的嵌入式芯片104是否為正常芯片。

參照?qǐng)D4，給出了本發(fā)明一實(shí)施中提供的嵌入式芯片測(cè)試系統(tǒng)在對(duì)芯片進(jìn)行測(cè)試時(shí)的時(shí)序圖。

其中，CLK表示為鎖存器103接收到的時(shí)鐘信號(hào)的時(shí)序圖。

需要注意的是，測(cè)試儀101生成的測(cè)試信號(hào)與外設(shè)時(shí)鐘生成的時(shí)鐘信號(hào)同步分別輸入至嵌入式芯片104以及鎖存器103。因此，鎖存器103接收到的時(shí)鐘信號(hào)也存在輸入時(shí)延，且輸入時(shí)延與嵌入式芯片104接收測(cè)試信號(hào)時(shí)的輸入時(shí)延的時(shí)長(zhǎng)相等，均為t₁-t₀。

在一個(gè)測(cè)試周期內(nèi)，時(shí)鐘信號(hào)的初始電平為低電平。在時(shí)鐘信號(hào)的電平由低電平跳變?yōu)楦唠娖綍r(shí)，即在t₂時(shí)刻時(shí)，鎖存器103將響應(yīng)信號(hào)進(jìn)行鎖存，并將經(jīng)過(guò)鎖存的信號(hào)進(jìn)行輸出。由于鎖存時(shí)響應(yīng)信號(hào)的狀態(tài)不會(huì)發(fā)生改變，因此，即便在輸出時(shí)存在輸出時(shí)延，也不會(huì)對(duì)鎖存后的響應(yīng)信號(hào)產(chǎn)生影響，即：可以忽略輸出時(shí)延。

同現(xiàn)有的嵌入式芯片測(cè)試系統(tǒng)相比較，本發(fā)明實(shí)施例提供的嵌入式芯片測(cè)試系統(tǒng)無(wú)需考慮輸出時(shí)延，且一個(gè)測(cè)試周期的時(shí)長(zhǎng)僅為t₀～t₃，測(cè)試周期大大縮短。

由此可見(jiàn)，通過(guò)測(cè)試平臺(tái)的測(cè)試信號(hào)輸入端輸入測(cè)試信號(hào)，通過(guò)時(shí)鐘信號(hào)輸入端輸入外設(shè)時(shí)鐘生成的時(shí)鐘信號(hào)，測(cè)試信號(hào)和時(shí)鐘信號(hào)同步輸入到待測(cè)嵌入式芯片中，測(cè)試信號(hào)時(shí)延和時(shí)鐘信號(hào)時(shí)延相等。通過(guò)鎖存器定時(shí)的將響應(yīng)信號(hào)鎖存，并將鎖存之后的響應(yīng)信號(hào)輸出至測(cè)試結(jié)果輸出端，測(cè)試結(jié)果輸出端輸出經(jīng)過(guò)鎖存的信號(hào)，而不是輸出存在輸出時(shí)延的信號(hào)，即通過(guò)鎖存響應(yīng)信號(hào)，可以消除輸出時(shí)延，從而可以減少測(cè)試時(shí)延，因此可以提高測(cè)試速度。并且，由于對(duì)響應(yīng)數(shù)據(jù)進(jìn)行鎖存，測(cè)試儀接收到的響應(yīng)信號(hào)的狀態(tài)不會(huì)發(fā)生改變，因此可以避免誤判的情況出現(xiàn)。

本發(fā)明實(shí)施例還提供了一種嵌入式芯片測(cè)試方法，參照?qǐng)D5，以下通過(guò)具體步驟進(jìn)行詳細(xì)說(shuō)明。

步驟S501，接收測(cè)試儀生成的測(cè)試信號(hào)，并將所述測(cè)試信號(hào)輸入至待測(cè)試嵌入式芯片。

在本發(fā)明實(shí)施例中，測(cè)試儀生成測(cè)試信號(hào)并輸入至待測(cè)試嵌入式芯片的過(guò)程可以參照本發(fā)明上述實(shí)施例，此處不做贅述。

步驟S502，接收鎖存器輸出的鎖存之后的響應(yīng)信號(hào)，并將所述鎖存之后的響應(yīng)信號(hào)輸入至所述測(cè)試儀。

在本發(fā)明實(shí)施例中，所述響應(yīng)信號(hào)為所述待測(cè)試嵌入式芯片對(duì)所述測(cè)試信號(hào)處理之后生成，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，得到鎖存之后的響應(yīng)信號(hào)。

在本發(fā)明實(shí)施例中，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，包括：所述鎖存器接收到外設(shè)時(shí)鐘生成的時(shí)鐘信號(hào)，并在檢測(cè)到所述時(shí)鐘信號(hào)電平跳變時(shí)，將所述響應(yīng)信號(hào)鎖存。

在本發(fā)明實(shí)施例中，所述鎖存器在接收到鎖存信號(hào)時(shí)對(duì)所述響應(yīng)信號(hào)進(jìn)行鎖存，包括：所述鎖存器接收到預(yù)設(shè)的控制器生成的控制信號(hào)時(shí)，將所述響應(yīng)信號(hào)鎖存。

在本發(fā)明實(shí)施例中，所述嵌入式芯片可以為嵌入式存儲(chǔ)器。

上述步驟S501～S502均可參照本發(fā)明上述實(shí)施例中對(duì)提供的嵌入式芯片測(cè)試系統(tǒng)的工作流程，此處不再贅述。

本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的各種方法中的全部或部分步驟是可以通過(guò)程序來(lái)指示相關(guān)的硬件來(lái)完成，該程序可以存儲(chǔ)于一計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，存儲(chǔ)介質(zhì)可以包括：ROM、RAM、磁盤或光盤等。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。