本發(fā)明涉及電子技術領域，特別是指一種芯片內(nèi)部邏輯驗證系統(tǒng)和方法。

背景技術：

隨著計算機和網(wǎng)絡技術的發(fā)展，工業(yè)化與信息化的深度融合成為科技發(fā)展的必然趨勢。在現(xiàn)代集成電路制造工藝中，芯片加工需要經(jīng)歷一系列化學、光學、冶金、熱加工等工藝環(huán)節(jié)；其中每道工藝都可能引入各種各樣的缺陷。雖然芯片制造商一直在不斷提升制作工藝，但是理論上無法難免產(chǎn)品存在內(nèi)部缺陷。同時芯片在運輸過程中也可能由于過度震蕩擠壓碰撞而失效。一旦電路中使用了存在缺陷的芯片，就可能影響到整個系統(tǒng)的穩(wěn)定運行，造成重大的責任事故和嚴重的經(jīng)濟損失。同時，隨著微電子技術、計算機技術和遠距離通信技術的發(fā)展，軍事領域進入電子時代。硅集成電路技術作為微電子技術的核心，在現(xiàn)代軍事技術和武器裝備中的廣泛應用使現(xiàn)代化戰(zhàn)爭不再是單一部隊使用一般武器的交戰(zhàn)，而是電子化武器與電子化武器的對抗(電子戰(zhàn))。因此，作為現(xiàn)代武器的核心，微電子芯片的使用安全尤為重要?；谝陨媳尘?，研究指定系統(tǒng)中使用的部分芯片內(nèi)部邏輯進行測試，包括輸入輸出邏輯的正確性和內(nèi)部程序文件的完整性，確保設備儀器所使用的器件安全有效顯得十分必要。

技術實現(xiàn)要素：

基于上述缺陷，本發(fā)明實施例的目的是提出一種能夠?qū)π酒膬?nèi)部邏輯進行驗證的系統(tǒng)和方法。

為了達到上述目的，本發(fā)明實施例提出了一種芯片內(nèi)部邏輯驗證系統(tǒng)，包括：用于根據(jù)控制指令向被測芯片發(fā)送控制信號并接收被測芯片的反饋信號的主控模塊、用于在被測芯片與主控模塊之間進行電平轉(zhuǎn)換的電平轉(zhuǎn)換模塊、至少一個用于連接被測芯片的I/O模塊；其中所述I/O模塊通過電平轉(zhuǎn)換模塊連接所述主控模塊。

其中，所述I/O模塊包括防插反電路，所述防插反電路包括單片機U1、第一三極管Q1、第二三極管Q2、指示燈D1；其中單片機的第一I/O端口1通過電阻R4連接第一三極管Q1的基極，且第二I/O端口2通過電阻R1連接指示燈D1，第三I/O端口3通過連接上拉電阻R2，并連接第二三極管Q2的集電極；其中第一三極管Q1的發(fā)射極連接芯片內(nèi)部邏輯驗證系統(tǒng)的電源開關S1，并連接并聯(lián)的電容C1和電容C2；且第一三極管Q1的集電極通過并聯(lián)的電容C4和電容C5連接被測芯片工作電源VCC；其中第二三極管Q2的發(fā)射極和基極之間通過電阻R3連接。

其中，所述主控模塊包括主微處理器和輔助微處理器；所述主微處理器為ARM9K60處理器；所述輔助微處理器為CPLD EPM1270芯片；其中主微處理器和輔助微處理器之間通過總線接口通信，主微處理器用于完成電平匹配與通信，并接收到的控制指令進行解析并相應發(fā)送控制信號以控制輔助微處理器工作，并接收輔助微處理器的反饋信號以對接收到的所述控制指令進行反饋；其中所述主微處理器通過輔助微處理器連接電平轉(zhuǎn)換模塊。

其中，還包括用于供電的電源模塊，所述電源模塊連接外接電源以為所述芯片內(nèi)部邏輯驗證系統(tǒng)和被測芯片供電；其中所述芯片內(nèi)部邏輯驗證系統(tǒng)的所有芯片采用同一供電電路供電，且每一被測芯片各自采用獨立的供電電路供電；該供電電路包括TPS5420_D_8降壓轉(zhuǎn)換器；該TPS5420_D_8降壓轉(zhuǎn)換器一端連接24V輸入電壓，另一端輸出5V輸出電壓；其中24V輸入電壓通過兩個并聯(lián)的電容連接TPS5420_D_8降壓轉(zhuǎn)換器的VIN管腳；且TPS5420_D_8降壓轉(zhuǎn)換器的輸出端BOOT管腳連接電容和電感以輸出5V電壓；且且TPS5420_D_8降壓轉(zhuǎn)換器的VSENSE管腳通過二極管連接電感的一端，并通過并聯(lián)的電容和電阻連接電感的另一端，且VSENSE管腳通過電阻接地。

其中，還包括U7AMS1117-3.3穩(wěn)壓芯片，該U7AMS1117-3.3穩(wěn)壓芯片的輸入Vin管腳連接5V輸入電壓，并通過電容接地；且U7AMS1117-3.3穩(wěn)壓芯片的輸出Vout管腳通過電容接地。

其中，所述I/O模塊包括信號配置電路和匯總電路；

所述信號配置電路通過數(shù)據(jù)線和地址線連接匯總電路以接收匯總模塊傳來的測試信號來產(chǎn)生相應的模擬信號；其中所述信號配置電路包括晶振電路、復位電路、去耦濾波電路、JTAG調(diào)試電路；

所述匯總電路連接所述輔助微處理器及被測芯片的串口。

其中，所述電平轉(zhuǎn)換模塊為自動電平轉(zhuǎn)換芯片，所述一端的端口電壓為5V，另一端的端口電壓為3.3V。

其中，所述主控模塊通過FT232RL芯片連接上位機。

同時，本發(fā)明實施例還提出了一種利用前任一項所述的芯片內(nèi)部邏輯驗證系統(tǒng)對芯片進行測試的方法，包括：

確定測試任務、測試模式和通訊串口；系統(tǒng)自檢以確定正確連接了被測芯片；

獲取測試指令并對所述測試指令進行驗證；

主微處理器對測試指令進行解析以生成控制信號，以使輔助微處理器根據(jù)控制信號對被測芯片進行測試；所述輔助微處理器開引腳中斷，并將測試結(jié)果反饋給主微處理器，主微處理器將測試結(jié)果反饋給上位機。

本發(fā)明的上述技術方案的有益效果如下：

1、上述技術方案能夠針對可編程芯片內(nèi)部邏輯的測試驗證，該裝置的投入可以對芯片進行批量的測試驗證，減少了操作人員的工作量，提高了測試效率和測試覆蓋率。

2、該測試驗證裝置可同時完成多個同類芯片的測試，節(jié)約了測試時間，提高了自動化測試程度，省卻了不必要的成本投入。

3、為了保證測試過程的安全性，測試系統(tǒng)有防插反功能，在測試芯片插反時會進行聲光報警來提醒測試人員，同時測試裝置自動斷電，有效地保證了測試過程的安全性和可靠性。

4、測試系統(tǒng)采用開放式、通用化設計，具備擴展性，對系統(tǒng)配置進行稍加改進即可滿足對不同類別芯片的測試驗證，有廣闊的應用前景。

5、各個系統(tǒng)以及各個模塊之間采用串口通信協(xié)議，保證了信號傳輸?shù)姆€(wěn)定性。

6、測試裝置以軟件代替硬件設計擴展激勵單元，實現(xiàn)任意激勵信號的產(chǎn)生，不僅可以保證系統(tǒng)的小型化，還可以提高系統(tǒng)的可靠性和穩(wěn)定性。

附圖說明

圖1為本發(fā)明的系統(tǒng)原理結(jié)構(gòu)圖；

圖2為本發(fā)明的系統(tǒng)測試過程程序流程圖；

圖3為主控模塊供電電路原理圖；

圖4為被測芯片供電電路原理圖；

圖5為控制部分信號配置模塊電路原理圖；

圖6為控制部分匯總模塊電路原理圖；

圖7為電平匹配電路原理圖；

圖8為與上位機通信電路原理圖；

圖9為防插反電路原理圖。

具體實施方式

為使本發(fā)明要解決的技術問題、技術方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實例進行詳細描述。

本發(fā)明實施例的原理是：設計通過硬件平臺設計，利用CPLD(可編程邏輯控制器)及其外圍電路模擬指定系統(tǒng)內(nèi)部輸入輸出情況，完成I/O脈沖信號的配置，并將激勵信號加載給待測試芯片，對指定系統(tǒng)使用的部分芯片進行測試，以判斷其輸出邏輯與標準的輸出是否一致，從而驗證芯片的正確性，保證芯片內(nèi)部程序文件被正確燒寫和下載。

如圖1所示的，本發(fā)明實施例的芯片內(nèi)部邏輯驗證系統(tǒng)包括：用于根據(jù)控制指令向被測芯片發(fā)送控制信號并接收被測芯片的反饋信號的主控模塊、用于在被測芯片與主控模塊之間進行電平轉(zhuǎn)換的電平轉(zhuǎn)換模塊、至少一個用于連接被測芯片的I/O模塊；其中所述I/O模塊通過電平轉(zhuǎn)換模塊連接所述主控模塊。

其中，所述主控模塊包括主微處理器和輔助微處理器；所述主微處理器為ARM9K60處理器；所述輔助微處理器為CPLD EPM1270芯片。其中主微處理器和輔助微處理器之間通過總線接口通信，主微處理器用于完成電平匹配與通信，并接收到的控制指令進行解析并相應發(fā)送控制信號以控制輔助微處理器工作，并接收輔助微處理器的反饋信號以對接收到的所述控制指令進行反饋。如圖1所示的，主微處理器通過輔助微處理器連接電平轉(zhuǎn)換模塊。如圖1所示的，還包括上位機，上位機連接主控模塊以發(fā)送用于測試的控制指令，并接收主控模塊的反饋。其中上位機可以為PC。

如圖1所示的，還包括用于供電的電源模塊，所述電源模塊連接外接電源以為所述芯片內(nèi)部邏輯驗證系統(tǒng)供電。具體的，圖3為控制芯片供電電路原理圖，圖4為被測芯片供電電路原理圖。

如圖3所示的是為芯片內(nèi)部邏輯驗證系統(tǒng)供電的控制端供電電路，，本發(fā)明實施例的芯片內(nèi)部邏輯驗證系統(tǒng)的所有模塊都通過如圖3所示的控制端供電電路供電。如圖3所示的，該控制端供電電路包括TPS5420_D_8降壓轉(zhuǎn)換器；該TPS5420_D_8降壓轉(zhuǎn)換器一端連接24V輸入電壓，另一端輸出5V輸出電壓。其中24V輸入電壓通過并聯(lián)的電容C8和電容C9連接TPS5420_D_8降壓轉(zhuǎn)換器的VIN管腳；且TPS5420_D_8降壓轉(zhuǎn)換器的輸出端BOOT管腳連接電容C3和電感L1，且VSENSE管腳通過二極管D1連接電感L1的一端，并通過并聯(lián)的電容C10和電阻R2連接電感L1的另一端，且VSENSE管腳通過電阻R4接地。為了將5V電壓進一步轉(zhuǎn)換為3.3V電壓，還包括U7AMS1117-3.3穩(wěn)壓芯片，該U7AMS1117-3.3穩(wěn)壓芯片的輸入Vin管腳連接5V輸入電壓，并通過電容C31接地，同時U7AMS1117-3.3穩(wěn)壓芯片的輸出Vout管腳通過電容C32接地。

如圖4所示的，每一被測芯片都單獨采用供電電源來獨立供電。如圖4所示的，其中每個電源芯片都擁有一個片選端ENA，這個引腳與EPM1270芯片相連接，通過高低電平來控制芯片是否是能來達到獨立供電的要求，同時在EPM1270中與三極管EM腳組成同或邏輯關系。當芯片插反時，會使端口EN置低，來達到斷電的動作，從而達到保護被測芯片的目的。

如圖4所示的，為每一被測芯片供電段的被測芯片供電電路結(jié)構(gòu)與圖3的控制端供電電路相同；其包括TPS5420_D_8降壓轉(zhuǎn)換器；該TPS5420_D_8降壓轉(zhuǎn)換器一端連接24V輸入電壓，另一端輸出5V輸出電壓。其中24V輸入電壓通過并聯(lián)的電容C99和電容C100連接TPS5420_D_8降壓轉(zhuǎn)換器的VIN管腳；且TPS5420_D_8降壓轉(zhuǎn)換器的輸出端BOOT管腳連接電容C98和電感L8，且VSENSE管腳通過二極管D7連接電感L8的一端，并通過并聯(lián)的電容C101和電阻R43連接電感L1的另一端，且VSENSE管腳通過電阻R44接地。為了將5V電壓進一步轉(zhuǎn)換為3.3V電壓，還包括U7AMS1117-3.3穩(wěn)壓芯片，該U7AMS1117-3.3穩(wěn)壓芯片的輸入Vin管腳連接5V輸入電壓，并通過電容C102接地，同時U7AMS1117-3.3穩(wěn)壓芯片的輸出Vout管腳通過電容C103接地。如圖4所示的，還包括三極管Q6，該三極管Q6的發(fā)射極和基極之間通過電阻R51連接并接地，且集電極連接電阻R47。

其中，該電平轉(zhuǎn)換模塊需要通過I/O模塊來連接被測芯片。其中I/O模塊包括信號配置電路和匯總電路。其中信號配置電路如圖5所示的，通過數(shù)據(jù)線與地址線來完成同匯總電路的信號傳輸，接收匯總模塊傳來的測試信號來產(chǎn)生相應的模擬信號。如圖5所示的，該信號配置電路包括晶振電路、復位電路、去耦濾波電路、JTAG調(diào)試電路。如圖5所示的，每一個信號配置電路包含116個可配置I/O引腳，它們將承擔信號的發(fā)送以及接受測試結(jié)果的功能，并再次通過數(shù)據(jù)線將結(jié)果返回給匯總模塊。匯總電路如圖6所示的，可以采用已有的成品電路板，以將需要使用的引腳引出來即可，主要是充當數(shù)據(jù)線以及地址線，來分別與其他EPM1270進行信號配置以及與被測芯片串口進行通訊。

圖7為電平轉(zhuǎn)換模塊的電路原理圖；由于主控模塊與被測芯片電壓不匹配，要對每個輸入輸出進行電壓匹配，輸入、輸出均需通過一個八位自動電平轉(zhuǎn)換芯片，來進行傳輸。自動電平轉(zhuǎn)換芯片可以自動識別傳輸方向，而不需人為控制，B端口電壓為5V，A端口為3.3V，當任意一側(cè)有電平輸入時，轉(zhuǎn)化芯片就會將其電平轉(zhuǎn)換成另一種電平電壓傳遞到另外一個端口來完成匹配。

圖8為與上位機通信電路原理圖；硬件平臺與上位機采用串口通信，需要進行電壓轉(zhuǎn)換。為了便于設計以及通用性能的考慮，選用FT232RL芯片；該芯片無需外接晶振等相關器件，且支持3.3V和5V電平串口協(xié)議。

圖9為防插反電路原理圖；為防止芯片反插時對測試電路造成損壞，設計的防插反電路。所述I/O模塊包括防插反電路，所述防插反電路包括單片機U1、第一三極管Q1、第二三極管Q2、指示燈D1；其中單片機的第一I/O端口1通過電阻R4連接第一三極管Q1的基極，且第二I/O端口2通過電阻R1連接指示燈D1，第三I/O端口3通過連接上拉電阻R2，并連接第二三極管Q2的集電極；其中第一三極管Q1的發(fā)射極連接芯片內(nèi)部邏輯驗證系統(tǒng)的電源開關S1，并連接并聯(lián)的電容C1和電容C2；且第一三極管Q1的集電極通過并聯(lián)的電容C4和電容C5連接被測芯片工作電源VCC；其中第二三極管Q2的發(fā)射極和基極之間通過電阻R3連接。其中，開關S1為系統(tǒng)電源開關，5V為電源模塊輸出，VCC為待測芯片工作電源，U1為單片機AT89C52。正常情況下，電源的輸出電流很小，R3上的電壓也很小，三極管Q2處于截止狀態(tài)，上拉電阻R2使I/O端口3是高電平；單片機的監(jiān)控程序使I/O端口1輸出低電平，從而使三極管Q1工作于飽和狀態(tài)；I/O端口2輸出低電平使電源指示燈D1常亮。當待測芯片不慎插反時，電源的輸出電流會很大，使I/O端口1輸出高電平，從而使Q1三極管進入截止狀態(tài)；這樣就切斷了待測芯片的電源輸入，同時使電源指示燈D1進入報警的閃爍狀態(tài)，發(fā)出報警。

圖2為本發(fā)明的系統(tǒng)測試過程序流程圖。分析測試過程，首先要對測試任務、測試模式和通訊串口等進行選擇，以與設備進行連接，在連接成功的基礎上，軟件會根據(jù)使用者的選擇，調(diào)用對應的程序段來完成已選擇的測試任務，并在測試過程中將一些必要的數(shù)據(jù)和信息顯示在測試界面中。當系統(tǒng)上電后開始進行系統(tǒng)的初始化，主要包括控制器的初始化和各個系統(tǒng)的初始條件初始化；然后等待ARM處理器發(fā)出測試指令，測試系統(tǒng)自檢；控制器根據(jù)測試內(nèi)容對測試任務進行解析，被測芯片上電，檢測是否插反；如果測試芯片正確安插，控制芯片對測試芯片施加指定的激勵信號；當達到延遲時間，采集輸出信號并上傳至上位機，上位機判斷測試結(jié)果是否與標準結(jié)果一致，從而完成一次測試。

以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明所述原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。