一種移位寄存器及其驅(qū)動方法、顯示裝置制造方法
【專利摘要】本發(fā)明提供了一種移位寄存器及其驅(qū)動方法、顯示裝置，該移位寄存器具體可以包括多級移位寄存器單元、第一連通薄膜晶體管集合和第二連通薄膜晶體管集合，其中，多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號；第一連通薄膜晶體管集合和第二連通薄膜晶體管集合的連通薄膜晶體管，用于在時序控制器發(fā)送的控制信號控制下，實現(xiàn)移位寄存器中的奇數(shù)級移位寄存器單元和偶數(shù)級移位寄存器單元的柵極信號輸出端之間的電連通，從而可縮短移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲以及功耗。
【專利說明】一種移位寄存器及其驅(qū)動方法、顯示裝置
【技術領域】
[0001]本發(fā)明涉及顯示【技術領域】，具體可以涉及一種移位寄存器及其驅(qū)動方法、顯示裝置。
【背景技術】
[0002]近年來，隨著半導體科技的蓬勃發(fā)展，便攜式電子產(chǎn)品及平面顯示器產(chǎn)品也隨之興起。而且，薄膜晶體管(TFT, Thin Film Transistor)液晶顯示器由于具有操作電壓低、無輻射線散射、重量輕、以及體積小等優(yōu)點，已逐漸成為各種數(shù)據(jù)產(chǎn)品的標準輸出設備。
[0003]TFT液晶顯示器一般由水平和垂直兩個方向排列的像素矩陣構(gòu)成，TFT液晶顯示器進行顯示時，通過移位寄存器產(chǎn)生柵極輸入信號，從第一行到最后一行依次掃描各行像素。在設計TFT液晶顯示器時，需要設計適當?shù)囊莆患拇嫫?，以保證其穩(wěn)定工作。通常，移位寄存器是由多級移位寄存器單元串聯(lián)構(gòu)成，而前一級移位寄存器單元的輸出信號作為后一級移位寄存器的輸入信號。
[0004]為了降低TFT液晶顯示器的制作成本，現(xiàn)有技術中通過非晶硅工藝直接在面板的玻璃基板上制作多級非晶硅移位寄存器，借以取代公知所慣用的柵極驅(qū)動器，從而達到降低液晶顯示器制作成本的目的。
[0005]但是使用非晶硅材料制作的TFT，在受到電壓的應力(stress)條件下，閾值電壓會產(chǎn)生移動，從而會使得TFT的驅(qū)動能力減弱，進而會縮短液晶顯示器的壽命，因此，在設計非晶硅移位寄存器的電路時，需要減緩非晶硅材料制作的TFT的閾值電壓的移動，以保證液晶顯示器的產(chǎn)品壽命規(guī)格內(nèi)，移位寄存器能正常工作，即:正常驅(qū)動整個液晶面板。同時，每一巾貞時間內(nèi)，每一行柵極輸出信號在被置位時，由時鐘信號(CLK)將GOA單兀充電至高電位(VGH)，該行掃描結(jié)束后，放電至低電位(VGL)。
[0006]現(xiàn)有移位寄存器單元結(jié)構(gòu)中，為了確保其實現(xiàn)正常的信號輸出功能，需要其內(nèi)部的薄膜晶體管處于較長的導通時間，從而導致移位寄存器單元功耗的上升，而且，現(xiàn)有移位寄存器單兀在每一巾貞時間內(nèi)，有一半時間內(nèi)柵極信號輸被拉低，另一半時間內(nèi)柵極信號輸出端處于懸空狀態(tài)(floating)，從而導致現(xiàn)有移位寄存器存在較高的噪聲，對移位寄存器電路造成一定的損害。
【發(fā)明內(nèi)容】
[0007]本發(fā)明提供一種移位寄存器及其驅(qū)動方法、顯示裝置，從而可縮短移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲以及功耗。
[0008]本發(fā)明提供方案如下:
[0009]本發(fā)明實施例提供了一種移位寄存器，所述移位寄存器包括:
[0010]多級移位寄存器單元，在所述多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號；[0011]第一連通薄膜晶體管集合，所述第一連通薄膜晶體管集合中的薄膜晶體管的第一極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接，所述第一連通薄膜晶體管集合中的薄膜晶體管的柵極與時序控制器連接，用于接收所述時序控制器發(fā)送的第一控制信號，所述第一連通薄膜晶體管集合中的薄膜晶體管的第二極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接；
[0012]第二連通薄膜晶體管集合，所述第二連通薄膜晶體管集合中的薄膜晶體管的第一極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接，所述第二連通薄膜晶體管集合中的薄膜晶體管的柵極與所述時序控制器連接，用于接收所述時序控制器發(fā)送的第二控制信號，所述第二連通薄膜晶體管集合中的薄膜晶體管的第二極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接。
[0013]優(yōu)選的，所述移位寄存器單元包括:
[0014]第一電容、預充電模塊、上拉模塊、復位控制模塊、下拉模塊；其中:
[0015]所述預充電模塊，分別與起始信號輸入端、下拉模塊、第一電容第一端、上拉模塊連接，用于在第一階段為第一電容進行預充電；
[0016]所述上拉模塊,分別與第一時鐘信號輸入端、第一電容、預充電模塊、下拉模塊、柵極信號輸出端連接，用于在第二階段控制柵極信號輸出端輸出柵極驅(qū)動信號；
[0017]所述復位控制模塊，分別與復位信號輸入端、控制信號輸入端、第一電平信號輸入端、下拉模塊連接，用于在第三階段控制下拉模塊處于截止狀態(tài)；
[0018]所述下拉模塊，分別與第二時鐘信號輸入端、第一電平信號輸入端、柵極信號輸出端、預充電模塊、第一電容、上拉模塊、復位控制模塊連接，用于在第四階段控制柵極信號輸出端的電位降低以及為所述第一電容放電。
[0019]優(yōu)選的，所述預充電模塊包括:
[0020]第一薄膜晶體管，所述第一薄膜晶體管的第一極和柵極，與起始信號輸入端連接，所述第一薄膜晶體管的第二極分別與第一電容第一端、上拉模塊、下拉模塊連接。
[0021]優(yōu)選的，所述上拉模塊包括:
[0022]第三薄膜晶體管，所述第三薄膜晶體管的第一極與第一時鐘信號輸入端連接，所述第三薄膜晶體管的柵極分別與第一電容第一端、預充電模塊、下拉模塊連接，所述第三薄膜晶體管的第二極，分別與柵極信號輸出端、第一電容第二端、下拉模塊連接。
[0023]優(yōu)選的，所述復位控制模塊包括:
[0024]第十二薄膜晶體管、第十三薄膜晶體管、第十四薄膜晶體管、第十五薄膜晶體管；其中:
[0025]所述第十二薄膜晶體管的第一極和柵極，與復位信號輸入端連接，所述第十二薄膜晶體管的第二極，分別與第十三薄膜晶體管的柵極、第十四薄膜晶體管的第一極連接；
[0026]所述第十三薄膜晶體管的第一極與所述復位信號輸入端連接，所述第十三薄膜晶體管的第二極，分別與第十五薄膜晶體管的第一極、下拉模塊連接；
[0027]所述第十四薄膜晶體管的柵極，與控制信號輸入端連接，所述第十四薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0028]所述第十五薄膜晶體管的柵極，與控制信號輸入端連接，所述第十五薄膜晶體管的第二極，與第一電平信號輸入端連接。[0029]優(yōu)選的，所述下拉模塊包括:
[0030]第二薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第八薄膜晶體管、第九薄膜晶體管、第十薄膜晶體管、第十一薄膜晶體管，其中:
[0031]所述第二薄膜晶體管的第一極，分別與第六薄膜晶體管的柵極、第八薄膜晶體管的柵極、預充電模塊、第一電容第一端、上拉模塊連接，所述第二薄膜晶體管的柵極，與復位控制模塊連接，所述第二薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0032]所述第四薄膜晶體管的第一極，分別上拉模塊、第一電容第二端、柵極信號輸出端連接，所述第四薄膜晶體管的柵極，與復位控制模塊連接，所述第四薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0033]所述第五薄膜晶體管的第一極與第二時鐘信號輸入端連接，所述第五薄膜晶體管的柵極，分別與第八薄膜晶體管的第一極、第九薄膜晶體管的第二極連接，所述第五薄膜晶體管的第二極，分別與第六薄膜晶體管的第一極、第十薄膜晶體管的柵極、第十一薄膜晶體管的柵極連接；
[0034]所述第六薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0035]所述第八薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0036]所述第九薄膜晶體管的第一極和柵極，與第二時鐘信號輸入端連接；
[0037]所述第十薄膜晶體管的第一極，分別與第六薄膜晶體管的柵極、第八薄膜晶體管的柵極、預充電模塊、第一電容第一端、上拉模塊連接，所述第十薄膜晶體管的第二極，與第一電平信號輸入端連接；
[0038]所述第十一薄膜晶體管的第一極，分別上拉模塊、第一電容第二端、柵極信號輸出端連接，所述第十一薄膜晶體管的第二極，與第一電平信號輸入端連接。
[0039]優(yōu)選的，所述薄膜晶體管為N型薄膜晶體管，所述薄膜晶體管的第一極為源極，所述薄膜晶體管的第二極為漏極。
[0040]優(yōu)選的,所述第一電平信號輸入端輸入低電平信號。
[0041]優(yōu)選的，所述移位寄存器還包括:
[0042]開關薄膜晶體管，所述開關薄膜晶體管的第一極連接第二電平信號輸入端，所述開關薄膜晶體管的柵極連接時序控制器，用于接收所述時序控制器發(fā)送的第三控制信號，所述開關薄膜晶體管的第二極與移位寄存器中第一級移位寄存器的柵極信號輸出端連接。
[0043]優(yōu)選的，所述第一控制信號為第一片選信號，所述第二控制信號為第二片選信號，所述第三控制信號為關機復位信號；
[0044]所述第二電平信號輸入端輸入高電平信號。
[0045]本發(fā)明實施例還提供了一種移位寄存器驅(qū)動方法，所述移位寄存器為上述本發(fā)明實施例提供的移位寄存器，所述方法包括:
[0046]在第一階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第一移位寄存器單元的柵極信號輸出端輸出柵極驅(qū)動信號，第二移位寄存器單元和第三移位寄存器單元的柵極信號輸出端輸出低電平信號；
[0047]在第二階段，第一連通薄膜晶體管集合中的薄膜晶體管處于導通狀態(tài)，第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)，第一移位寄存器單元的柵極信號輸出端與第二移位寄存器單元的柵極信號輸出端之間實現(xiàn)電連通，第三移位寄存器單元的柵極信號輸出端輸出低電平信號；
[0048]在第三階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第二移位寄存器單元的柵極信號輸出端輸出柵極驅(qū)動信號，第一移位寄存器單元和第三移位寄存器單元的柵極信號輸出端輸出低電平信號；
[0049]在第四階段，第一連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第二連通薄膜晶體管集合中的薄膜晶體管處于導通狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)，第一移位寄存器單兀的柵極信號輸出端輸出低電平信號，第二移位寄存器單元的柵極信號輸出端與第三移位寄存器單元的柵極信號輸出端之間實現(xiàn)電連通。
[0050]優(yōu)選的，當時序控制器監(jiān)測到輸入電源低于一預設值時，同時將第一控制信號、第二控制信號以及第三控制信號設置為高電平信號。
[0051]本發(fā)明實施例還提供了一種顯示裝置，所述顯示裝置具體可以包括上述本發(fā)明實施例提供的移位寄存器。
[0052]從以上所述可以看出，本發(fā)明提供的移位寄存器及其驅(qū)動方法、顯示裝置，多級移位寄存器單元，該移位寄存器具體可以包括多級移位寄存器單元、第一連通薄膜晶體管集合和第二連通薄膜晶體管集合，其中，多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號；第一連通薄膜晶體管集合和第二連通薄膜晶體管集合的連通薄膜晶體管，用于在時序控制器發(fā)送的控制信號控制下，實現(xiàn)移位寄存器中的奇數(shù)級移位寄存器單元和偶數(shù)級移位寄存器單元的柵極信號輸出端之間的電連通，從而可縮短移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲以及功耗。
【專利附圖】
【附圖說明】
[0053]圖1為本發(fā)明實施例提供的移位寄存器結(jié)構(gòu)示意圖一；
[0054]圖2為本發(fā)明實施例提供的移位寄存器輸入信號時序示意圖一；
[0055]圖3為本發(fā)明實施例提供的移位寄存器驅(qū)動方法流程示意圖；
[0056]圖4為本發(fā)明實施例提供的移位寄存器結(jié)構(gòu)示意圖二 ；
[0057]圖5為本發(fā)明實施例提供的移位寄存器輸入信號時序示意圖二。
[0058]圖6為本發(fā)明實施例提供的移位寄存器單元結(jié)構(gòu)示意圖一；
[0059]圖7為本發(fā)明實施例提供的移位寄存器單元結(jié)構(gòu)示意圖二 ；
[0060]圖8為本發(fā)明實施例提供的移位寄存器單元驅(qū)動方法流程示意圖。
【具體實施方式】
[0061]為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例的附圖，對本發(fā)明實施例的技術方案進行清楚、完整地描述。顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例?；谒枋龅谋景l(fā)明的實施例，本領域普通技術人員所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0062]除非另作定義，此處使用的技術術語或者科學術語應當為本發(fā)明所屬領域內(nèi)具有一般技能的人士所理解的通常意義。本發(fā)明專利申請說明書以及權利要求書中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數(shù)量或者重要性，而只是用來區(qū)分不同的組成部分。同樣，“一個”或者“一”等類似詞語也不表示數(shù)量限制，而是表示存在至少一個?！斑B接”或者“相連”等類似的詞語并非限定于物理的或者機械的連接，而是可以包括電性的連接，不管是直接的還是間接的?！吧稀?、“下”、“左”、“右”等僅用于表示相對位置關系，當被描述對象的絕對位置改變后，則該相對位置關系也相應地改變。
[0063]本發(fā)明實施例還提供了一種移位寄存器，如附圖1所示，該移位寄存器具體可以包括:
[0064]多級移位寄存器單元(SRn)，在多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號；
[0065]第一連通薄膜晶體管集合(具體可以包括如附圖1中所示的連通薄膜晶體管Tl、T3等)，該第一連通薄膜晶體管集合中的薄膜晶體管的第一極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接，該第一連通薄膜晶體管集合中的薄膜晶體管的柵極與時序控制器(TCON)連接，用于接收時序控制器發(fā)送的第一控制信號，該第一連通薄膜晶體管集合中的薄膜晶體管的第二極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接；
[0066]第二連通薄膜晶體管集合(具體可以包括如附圖1中所示的連通薄膜晶體管T2等)，該第二連通薄膜晶體管集合中的薄膜晶體管的第一極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接，該第二連通薄膜晶體管集合中的薄膜晶體管的柵極與時序控制器連接，用于接收時序控制器發(fā)送的第二控制信號，該第二連通薄膜晶體管集合中的薄膜晶體管的第二極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接。
[0067]由于本發(fā)明實施例中所涉及的不同移位寄存器單元，可通過連通薄膜晶體管連接，這樣，當連通薄膜晶體管在控制信號控制下處于導通狀態(tài)時，可實現(xiàn)不同移位寄存器單兀的柵極信號輸出端之間電荷共享，尤其是在一移位寄存器單兀的柵極信號輸出端輸出柵極驅(qū)動信號(即高電平信號)后，可使該移位寄存器單元的柵極信號輸出端通過電荷共享的方式，降低柵極信號輸出端的電位，從而一方面降低了移位寄存器的功耗，另一方面還縮短了柵極信號輸出端的懸空時間，降低移位寄存器單元的噪聲。
[0068]在一具體實施例中，如附圖1所示，連通薄膜晶體管Tl即可為本發(fā)明實施例所涉及的第一連通薄膜晶體管集合中的薄膜晶體管，那么可見，連通晶體管Tl的第一極與第一級移位寄存器單元(即第一個奇數(shù)級的移位寄存器單元)的柵極信號輸出端連接，連通薄膜晶體管Tl的第二極與第一級移位寄存器單元(即第一個偶數(shù)級移位寄存器單元)的柵極信號輸出端連接，而連通薄膜晶體管Tl的柵極用于接收時序控制器發(fā)送的第一控制信號。
[0069]同樣如附圖1所示，連通薄膜晶體管T2即可為本發(fā)明實施例所涉及的第二連通薄膜晶體管集合中的薄膜晶體管，那么可見，連通晶體管T2的第一極與第二級移位寄存器單元(即第一個偶數(shù)級的移位寄存器單元)的柵極信號輸出端連接，連通薄膜晶體管T2的第二極與第三級移位寄存器單元(即第二個奇數(shù)級移位寄存器單元)的柵極信號輸出端連接，而連通薄膜晶體管T2的柵極用于接收時序控制器發(fā)送的第二控制信號。
[0070]這里需要說明的是，附圖1所示的連通薄膜晶體管Tl和連通薄膜晶體管T2所連通的移位寄存器單元為相鄰的奇、偶數(shù)級移位寄存器單元，但在其他實施例中，連通薄膜晶體管連通的移位寄存器單元也可為不相鄰的移位寄存器單元，且連通薄膜晶體管連通的移位寄存器也可均為奇數(shù)級移位寄存器或者均為偶數(shù)級移位寄存器，只要能夠在控制信號的控制下，實現(xiàn)不同的移位寄存器單元的柵極信號輸出端之間的電連通即電荷共享即可。
[0071]上述本發(fā)明實施例所涉及的控制信號具體為片選信號(CS)，當然，也可以為其他信號。
[0072]本發(fā)明實施例所提供的移位寄存器所涉及的輸入信號時序圖具體可如附圖2所
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[0073]下面集合附圖2所示的信號輸入時序圖，對本發(fā)明實施例提供的移位寄存器的具體工作過程進行詳細的說明。
[0074]在第一控制信號CSl有效之前，即第一階段中(附圖2所示的階段B)，第一時鐘信號(CLK)為高電平，第二時鐘信號(CLKB)為低電平，此時，移位寄存器中第一級移位寄存器單元(即第一級奇數(shù)級移位寄存器單元)輸出柵極驅(qū)動信號，移位寄存器中非置位單元的奇數(shù)級和偶數(shù)級移位寄存器單元(例如SR2、SR3)均輸出低電平信號；當CSl有效(高電平信號)時，即第二階段中(附圖2所示的階段C)，連接在SRl與SR2，SR3與SR4，SR5與SR6等等移位寄存器單元柵極信號輸出端之間的第一連通薄膜晶體管集合中的連通薄膜晶體管(例如Tl、T3)處于導通狀態(tài)，從而可以將奇數(shù)級移位寄存器單元柵極信號輸出端的電荷通過共享的方式拉低到低電平(因為此時偶數(shù)級移位寄存器單元柵極信號輸出端為低電平)，從而以較低的功耗縮短奇數(shù)級移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲；
[0075]在第二控制信號CS2有效之前，即第三階段(附圖2所示的階段D)，第一時鐘信號(CLK)為低電平，第二時鐘信號(CLKB)為高電平，此時，移位寄存器中第二級移位寄存器單元(即第一級偶數(shù)級移位寄存器單元)輸出柵極驅(qū)動信號，移位寄存器中非置位單元的奇數(shù)級和偶數(shù)級移位寄存器單元(例如SR1、SR3)均輸出低電平；當CS2有效(高電平信號)時，即第四階段中(附圖2所示的階段E)，則連接在SR2與SR3，SR4與SR5，SR6與SR7等等移位寄存器單元柵極信號輸出端之間的第二連通薄膜晶體管集合中的連通薄膜晶體管(例如T2)處于導通狀態(tài)，從而可以將偶數(shù)級移位寄存器單元柵極信號輸出端的電荷通過共享的方式拉低到低電平(因為此時奇數(shù)級移位寄存器單元柵極信號輸出端為低電平)，從而以較低的功耗縮短偶數(shù)級移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲。
[0076]后續(xù)可重復執(zhí)行上述步驟，實現(xiàn)移位寄存器中所有移位寄存器單元的柵極驅(qū)動信號輸出以及電荷共享的操作。
[0077]那么可見，在本發(fā)明一具體實施例中，當奇數(shù)行移位寄存器單元處于第二階段時，第一控制信號CSl為高電平信號，第二控制信號CS2為低電平信號，此時，奇數(shù)行移位寄存器單元的柵極信號輸出端與偶數(shù)行移位寄存器單元的柵極信號輸出端短接(例如Gl與G2、G3與G4、G5與G6等等)，從而實現(xiàn)電荷共享，奇數(shù)行移位寄存器單元的柵極信號輸出端將其相應的電荷狀態(tài)(例如VGH、VGL)共享到偶數(shù)行移位寄存器單元中。
[0078]而當偶數(shù)行移位寄存器單元處于第四階段時，第一控制信號CSl為低電平信號，第二控制信號CS2為高電平信號，此時，偶數(shù)行移位寄存器單元的柵極信號輸出端與奇數(shù)行移位寄存器單元的柵極信號輸出端短接(例如G2與G3、G4與G5、G6與G7等等)，從而實現(xiàn)電荷共享，偶數(shù)行移位寄存器單元的柵極信號輸出端將其相應的電荷狀態(tài)(例如VGH、VGL)共享到奇數(shù)行移位寄存器單元中。
[0079]即本發(fā)明實施例還提供了一種移位寄存器驅(qū)動方法，如附圖3所示，該方法具體可以包括:
[0080]步驟31，在第一階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的連通薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端(CLK)輸入高電平信號，第二時鐘信號輸入端(CLKB)輸入低電平信號,第一移位寄存器單兀的柵極信號輸出端輸出柵極驅(qū)動信號，第二移位寄存器單兀和第三移位寄存器單兀的柵極信號輸出端輸出低電平信號；
[0081]步驟32，在第二階段，第一連通薄膜晶體管集合中的連通薄膜晶體管處于導通狀態(tài)，第二連通薄膜晶體管集合中的連通薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)(H1-Z),第一移位寄存器單兀的柵極信號輸出端與第二移位寄存器單元的柵極信號輸出端之間實現(xiàn)電連通，第三移位寄存器單元的柵極信號輸出端輸出低電平信號；
[0082]步驟33，在第三階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的連通薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第二移位寄存器單兀的柵極信號輸出端輸出柵極驅(qū)動信號，第一移位寄存器單兀和第三移位寄存器單兀的柵極信號輸出端輸出低電平信號；
[0083]步驟34，在第四階段，第一連通薄膜晶體管集合中的連通薄膜晶體管處于截止狀態(tài)，第二連通薄膜晶體管集合中的連通薄膜晶體管處于導通狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)，第一移位寄存器單兀的柵極信號輸出端輸出低電平信號，第二移位寄存器單元的柵極信號輸出端與第三移位寄存器單元的柵極信號輸出端之間實現(xiàn)電連通。
[0084]在本發(fā)明另一具體實施例中，如附圖4所示，本發(fā)明實施例所涉及的移位寄存器具體還可以包括:
[0085]開關薄膜晶體管Tx，該開關薄膜晶體管Tx的第一極連接第二電平信號輸入端，開關薄膜晶體管Tx的柵極連接時序控制器(或者其他控制器)，用于接收時序控制器發(fā)送的第三控制信號，開關薄膜晶體管Tx的第二極與移位寄存器中第一級移位寄存器的柵極信號輸出端連接。
[0086]本發(fā)明一具體實施例中，所述第三控制信號具體可為關機復位信號(Χ0Ν)，第二電平信號輸入端輸入的信號具體可為高電平信號，例如VGH。
[0087]本發(fā)明實施例所提供的移位寄存器中之所以設置開關薄膜晶體管Τχ，這是因為在顯示裝置關機瞬間，顯示面板內(nèi)部的存儲電容(SOURCE)的電荷無法釋放，從而導致關機后顯示面板仍然存在顯示畫面殘留，從而表現(xiàn)出關機殘影。
[0088]而本發(fā)明實施例中，當顯示裝置關機的瞬間，即當時序控制器監(jiān)測到顯示裝置電源系統(tǒng)的輸入電壓低于一預設值時，同時將第一控制信號、第二控制信號以及第三控制信號置位，即設置為高電平信號，則本發(fā)明實施例所涉及的所有連通薄膜晶體管以及開關薄膜晶體管Tx同時處于導通狀態(tài)，那么此時，本發(fā)明實施例所提供的移位寄存器中，所有移位寄存器單元的柵極信號輸出端全部短接在一起，且均與VGH端連接，進而使得所有薄膜晶體管單元柵極信號輸出端處于拉高狀態(tài)(即輸出高電平VGH，電位示意圖具體可如附圖5所示)，而當移位寄存器電路均輸出高電平時，顯示面板內(nèi)部的柵極薄膜晶體管被打開，SOURCE電容上的電荷被快速釋放掉，從而使顯示面板不會出現(xiàn)畫面殘留的情況，從而可以實現(xiàn)關機消殘影功能。
[0089]如附圖1所示，本發(fā)明實施例所涉及的移位寄存器單元中，具體可以包括起始信號輸入端(INPUT)、第一電平信號輸入端(VSS)、第一時鐘信號輸入端(CLK)、第二時鐘信號輸入端(CLKB)、復位信號輸入端(RESET)、控制信號輸入端(CS)以及柵極信號輸出端(OUTPUT)等信號輸入、輸出端子。
[0090]下面結(jié)合附圖，對本發(fā)明實施例提供的移位寄存器單元及移位寄存器的組成和工作過程進行詳細的說明。
[0091]如附圖6所示，本發(fā)明實施例所涉及的移位寄存器單元具體可以包括:
[0092]第一電容Cl、預充電模塊1、上拉模塊2、復位控制模塊3，下拉模塊4 ;其中:
[0093]預充電模塊1，分別與起始信號輸入端、下拉模塊4、第一電容Cl第一端、上拉模塊2連接，用于在階段A為第一電容Cl進行預充電；
[0094]上拉模塊2,分別與第一時鐘信號輸入端、第一電容Cl、預充電模塊1、下拉模塊4、柵極信號輸出端連接，用于在階段B (即第一階段)控制柵極信號輸出端輸出柵極驅(qū)動信號；
[0095]復位控制模塊3，分別與復位信號輸入端、控制信號輸入端、第一電平信號輸入端、下拉模塊4連接，用于在階段C (即第二階段)控制下拉模塊4處于截止狀態(tài)；
[0096]下拉模塊4,分別與第二時鐘信號輸入端、第一電平信號輸入端、柵極信號輸出端、預充電模塊1、第一電容Cl、上拉模塊2、復位控制模塊3連接，用于在階段D (即第三階段)控制柵極信號輸出端的電位降低以及為第一電容Cl放電。
[0097]本發(fā)明實施例所提供的移位寄存器單元，可在柵極信號輸出端輸出柵極驅(qū)動信號后的一階段內(nèi)，由復位控制模塊3控制下拉模塊4處于截止狀態(tài)(此時，連通薄膜晶體管處于導通狀態(tài)，柵極信號輸出端與其他移位寄存器單元的柵極信號輸出端之間電連通，以實現(xiàn)電荷共享即電位降低)，從而縮短了該移位寄存器單元中薄膜晶體管處于導通的時間，從而降低移位寄存器單元的功耗。
[0098]在一具體實施例中，如附圖7所示，預充電模塊I具體可以包括:
[0099]第一薄膜晶體管M1，第一薄膜晶體管Ml的第一極和柵極，與起始信號輸入端(INPUT)連接，用于接收起始信號(STV)，例如上一級移位寄存器單元柵極信號輸出端輸出的信號，第一薄膜晶體管Ml的第二極分別與第一電容Cl第一端、上拉模塊2、下拉模塊4連接。
[0100]如附圖7所示，本發(fā)明實施例所涉及的上拉模塊2具體可以包括:
[0101]第三薄膜晶體管M3，第三薄膜晶體管M3的第一極與第一時鐘信號輸入端(CLK)連接，用于接收第一時鐘信號(CLK)，第三薄膜晶體管M3的柵極分別與第一電容Cl第一端、預充電模塊1、下拉模塊4連接，第三薄膜晶體管M3的第二極，分別與柵極信號輸出端(OUTPUT)、第一電容Cl第二端、下拉模塊4連接。
[0102]如附圖7所示，本發(fā)明實施例所涉及的復位控制模塊3具體可以包括:
[0103]第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15 ;其中:
[0104]第十二薄膜晶體管M12的第一極和柵極，與復位信號輸入端(RESET)連接，用于接收復位信號，例如下一級移位寄存器單元柵極信號端輸出的信號，第十二薄膜晶體管M12的第二極，分別與第十三薄膜晶體管M13的柵極、第十四薄膜晶體管M14的第一極連接；
[0105]第十三薄膜晶體管M13的第一極與復位信號輸入端連接，第十三薄膜晶體管M13的第二極，分別與第十五薄膜晶體管M15的第一極、下拉模塊4連接；
[0106]第十四薄膜晶體管M14的柵極，與控制信號輸入端(CS)連接，用于接收控制信號，例如時序控制器發(fā)送的信號，第十四薄膜晶體管M14的第二極，與第一電平信號輸入端(VSS)連接；
[0107]第十五薄膜晶體管M15的柵極，與控制信號輸入端連接，第十五薄膜晶體管M15的第二極，與第一電平信號輸入端連接。
[0108]如附圖7所示，本發(fā)明實施例所涉及的下拉模塊4具體可以包括:
[0109]第二薄膜晶體管M2、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管M10、第十一薄膜晶體管M11，其中:
[0110]第二薄膜晶體管M2的第一極，分別與第六薄膜晶體管M6的柵極、第八薄膜晶體管M8的柵極、預充電模塊1、第一電容Cl第一端、上拉模塊2連接，第二薄膜晶體管M2的柵極，與復位控制模塊3連接，第二薄膜晶體管M2的第二極，與第一電平信號輸入端連接；
[0111]第四薄膜晶體管M4的第一極,分別上拉模塊2、第一電容Cl第二端、柵極信號輸出端連接，第四薄膜晶體管M4的柵極，與復位控制模塊3連接，第四薄膜晶體管M4的第二極，與第一電平信號輸入端連接；
[0112]第五薄膜晶體管M5的第一極與第二時鐘信號輸入端(CLKB)連接，用于接收第二時鐘信號(CLKB)，第五薄膜晶體管M5的柵極，分別與第八薄膜晶體管M8的第一極、第九薄膜晶體管M9的第二極連接，第五薄膜晶體管M5的第二極，分別與第六薄膜晶體管M6的第一極、第十薄膜晶體管MlO的柵極、第十一薄膜晶體管Mll的柵極連接；
[0113]第六薄膜晶體管M6的第二極，與第一電平信號輸入端連接；
[0114]第八薄膜晶體管M8的第二極，與第一電平信號輸入端連接；
[0115]第九薄膜晶體管M9的第一極和柵極，與第二時鐘信號輸入端連接；
[0116]第十薄膜晶體管MlO的第一極，分別與第六薄膜晶體管M6的柵極、第八薄膜晶體管M8的柵極、預充電模塊1、第一電容Cl第一端、上拉模塊2連接，第十薄膜晶體管MlO的第二極，與第一電平信號輸入端連接；
[0117]第H 薄膜晶體管Mll的第一極,分別上拉模塊2、第一電容Cl第二端、柵極信號輸出端連接，第十一薄膜晶體管Mll的第二極，與第一電平信號輸入端連接。
[0118]在本發(fā)明一具體實施例中，上述本發(fā)明實施例所涉及的薄膜晶體管具體可為N型薄膜晶體管，那么，上述薄膜晶體管的第一極具體可為源極，而上述薄膜晶體管的第二極具體可為漏極。
[0119]在本發(fā)明一具體實施例中，本發(fā)明實施例所涉及的第一電平信號輸入端輸入的信號具體可為低電平信號，例如電位小于零的信號等。
[0120]在本發(fā)明一具體實施例中，用于控制復位控制模塊3的控制信號，即可以為時序控制器發(fā)送的片選信號，也可以是其他控制器發(fā)送的其他信號。
[0121]如附圖8所示，本發(fā)明實施例還提供了一種移位寄存器單元驅(qū)動方法，該方法具體可以包括:[0122]步驟81，在階段A，預充電模塊I處于導通狀態(tài)，上拉模塊2、復位控制模塊3以及下拉模塊4處于截止狀態(tài),預充電模塊I為第一電容Cl充電；
[0123]步驟82，在階段B，上拉模塊2處于導通狀態(tài)，預充電模塊1、復位控制模塊3、下拉模塊4處于截止狀態(tài),上拉模塊2控制柵極信號輸出端輸出柵極驅(qū)動信號；
[0124]步驟83，在階段C，復位控制模塊3處于導通狀態(tài)，預充電模塊1、上拉模塊2處于截止狀態(tài)，復位控制模塊3控制下拉模塊4處于截止狀態(tài)，連通薄膜晶體管處于導通狀態(tài)，柵極信號輸出端與其他移位寄存器單元的柵極信號輸出端電連通；
[0125]步驟84，在階段D，復位控制模塊3和下拉模塊4處于導通狀態(tài)，預充電模塊1、上拉模塊2處于截止狀態(tài)，下拉模塊2控制柵極信號輸出端的電位降低并為第一電容Cl放電。
[0126]本發(fā)明實施例所提供的移位寄存器單元驅(qū)動方法中，各信號輸入端輸入信號的時序圖具體可如附圖2所不。
[0127]下面以附圖2所示信號輸入時序圖應用于如附圖7所示的移位寄存器單元為例，對本發(fā)明實施例提供的移位寄存器單元驅(qū)動方法的實現(xiàn)過程進行詳細的說明:
[0128]在階段A，起始信號輸入端(INPUT)輸入的起始信號STV為高電平信號，第一時鐘信號輸入端(CLK)、第二時鐘信號輸入端(CLKB)、控制信號輸入端(CS)和復位信號輸入端(RESET)輸入低電平信號，此時，預充電模塊I處于導通狀態(tài)即薄膜晶體管Ml處于導通狀態(tài)，上拉模塊2、復位控制模塊3以及下拉模塊4處于截止狀態(tài),起始信號STV對第一電容Cl進行預充電。
[0129]在階段B，第一時鐘信號輸入端輸入高電平信號，起始信號輸入端、第二時鐘信號輸入端、控制信號輸入端和復位信號輸入端輸入低電平信號，由于第一電容Cl的自舉效應，使薄膜晶體管M3處于導通狀態(tài)即上拉模塊2處于導通狀態(tài)，從而使柵極信號輸出端輸出高電平的柵極驅(qū)動信號(Gn)，此時，預充電模塊1、復位控制模塊3、下拉模塊4處于截止狀態(tài)。
[0130]在階段C，控制信號輸入端輸入高電平信號的控制信號(CS)，起始信號輸入端和復位信號輸入低電平信號，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)(H1-Z)，即附圖2中陰影所示。此時，復位控制模塊3中的第十四薄膜晶體管M14和第十五薄膜晶體管M15處于導通狀態(tài)，由于第十四薄膜晶體管M14的第一極如源極沒有信號流入，因此，第十四薄膜晶體管M14的第二極如漏極也沒有信號流出，而第十五薄膜晶體管的第二極與第一電平信號輸入端連接，那么在第十五薄膜晶體管M15處于導通狀態(tài)時,第一電平信號輸入端輸入的信號經(jīng)過第十五薄膜晶體管M15，傳輸至下拉模塊4中第二薄膜晶體管M2和第四薄膜晶體管M4的柵極，由于第一電平信號輸入端輸入的信號可以為低電平信號，因此，此時第二薄膜晶體管M2和第四薄膜晶體管M4處于截止狀態(tài)，另外，又由于此時第二時鐘信號輸入端處于高阻狀態(tài)，從而使下拉模塊處于截止狀態(tài)，即降低了移位寄存器單元的功耗。
[0131]另外，由于在階段C控制信號為高電平的置位信號，因此使本發(fā)明實施例所涉及的連通薄膜晶體管(例如附圖1所示的連通薄膜晶體管Tl或T2等)處于導通狀態(tài)，那么，從而使一級移位寄存器單元的柵極信號輸出端與其他移位寄存器單元的柵極信號輸出端之間電連通，因此，不同移位寄存器單元的柵極信號輸出端之間實現(xiàn)電荷共享，從而以較低的功耗實現(xiàn)柵極信號輸出端懸空的時間，降低了移位寄存器的噪聲。
[0132]在階段D，第二時鐘信號輸入端和復位信號輸入端輸入高電平信號，起始信號輸入端、控制信號輸入端和第一時鐘信號輸入端輸入低電平信號，那么，在復位信號輸入端輸入的信號為高電平的情況下，復位控制模塊3中的第十二薄膜晶體管M12和第十三薄膜晶體管M13處于導通狀態(tài)，而第十四薄膜晶體管M14和第十五薄膜晶體管M15處于截止狀態(tài)，復位信號輸入端輸入的高電平信號通過第十三薄膜晶體管M13，傳輸至下拉模塊4中第二薄膜晶體管M2和第四薄膜晶體管M4的柵極，使第二薄膜晶體管M2和第四薄膜晶體管M4處于導通狀態(tài)，另外，由于第二時鐘信號端輸入高電平信號，從而使第九薄膜晶體管M9和第五薄膜晶體管M5處于導通狀態(tài)，第二時鐘信號通過第五薄膜晶體管M5，傳輸至第十薄膜晶體管MlO和第十一薄膜晶體管Mll的柵極，從而使第十薄膜晶體管MlO和第十一薄膜晶體管Mll處于導通狀態(tài),那么，在第一電平信號輸入端輸入的信號為低電平的情況下，第二薄膜晶體管M2和第十薄膜晶體管MlO的導通可拉低PU點的電位，即為第一電容Cl放電，而第四薄膜晶體管M4和第十一薄膜晶體管Mll的導通可拉低第一電容第二端與柵極信號輸入端的電位，即為第一電容Cl放電以及降低柵極信號輸入端的電位，從而完成移位寄存器單元的復位流程。
[0133]以上即為移位寄存器中一級移位寄存器單元在一工作周期內(nèi)(例如一幀時間內(nèi))的工作流程，對于其他移位寄存器單元，可基于上一級移位寄存器單元輸出的柵極信號作為起始信號，并基于下一級移位寄存器單元輸出的柵極信號作為復位信號，依次執(zhí)行上述流程，從而完成移位寄存器的工作流程。
[0134]本發(fā)明實施例所提供的移位寄存器中，即可以包括多級上述本發(fā)明實施例提供的移位寄存器單元。
[0135]本發(fā)明實施例還提供了一種顯示裝置，所述顯示裝置具體可以包括上述本發(fā)明實施例提供的移位寄存器。
[0136]該顯示裝置具體可以為液晶面板、液晶電視、液晶顯示器、OLED (有機發(fā)光二極管)面板、OLED顯示器、等離子顯示器或電子紙等顯示裝置。
[0137]本發(fā)明實施例所提供的移位寄存器單元、移位寄存器與顯示裝置特別適合LTPS(低溫多晶硅技術)制程下的GOA電路需求，也可適用于非晶硅工藝下的GOA電路。
[0138]需指出的是，盡管上述實施例中，以單一采用N型薄膜晶體管為例進行了說明，然而，上述電路還可以輕易的改成采用單一的P型薄膜晶體管或CMOS (互補金屬氧化物半導體)管電路。
[0139]從以上所述可以看出，本發(fā)明提供的移位寄存器及其驅(qū)動方法、顯示裝置，該移位寄存器中具體可以包括多級移位寄存器單元、第一連通薄膜晶體管集合和第二連通薄膜晶體管集合，其中，多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號；第一連通薄膜晶體管集合和第二連通薄膜晶體管集合的連通薄膜晶體管，用于在時序控制器發(fā)送的控制信號控制下，實現(xiàn)移位寄存器中的奇數(shù)級移位寄存器單元和偶數(shù)級移位寄存器單元的柵極信號輸出端之間的電連通，從而可縮短移位寄存器單元柵極信號輸出端的懸空時間，降低移位寄存器的噪聲以及功耗。
[0140]以上所述僅是本發(fā)明的實施方式，應當指出，對于本【技術領域】的普通技術人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種移位寄存器，其特征在于，所述移位寄存器包括: 多級移位寄存器單元，在所述多級移位寄存器單元中，奇數(shù)級移位寄存器單元的控制信號輸入端輸入第一控制信號，偶數(shù)級移位寄存器單元的控制信號輸入端輸入第二控制信號; 第一連通薄膜晶體管集合，所述第一連通薄膜晶體管集合中的薄膜晶體管的第一極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接，所述第一連通薄膜晶體管集合中的薄膜晶體管的柵極與時序控制器連接，用于接收所述時序控制器發(fā)送的第一控制信號，所述第一連通薄膜晶體管集合中的薄膜晶體管的第二極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接； 第二連通薄膜晶體管集合，所述第二連通薄膜晶體管集合中的薄膜晶體管的第一極與偶數(shù)級移位寄存器單元的柵極信號輸出端連接，所述第二連通薄膜晶體管集合中的薄膜晶體管的柵極與所述時序控制器連接，用于接收所述時序控制器發(fā)送的第二控制信號，所述第二連通薄膜晶體管集合中的薄膜晶體管的第二極與奇數(shù)級移位寄存器單元的柵極信號輸出端連接。
2.如權利要求1所述的移位寄存器，其特征在于，所述移位寄存器單元包括: 第一電容、預充電模塊、上拉模塊、復位控制模塊、下拉模塊；其中: 所述預充電模塊，分別與起始信號輸入端、下拉模塊、第一電容第一端、上拉模塊連接，用于在第一階段為第一電容進行預充電； 所述上拉模塊，分別與第一時鐘信號輸入端、第一電容、預充電模塊、下拉模塊、柵極信號輸出端連接，用于在第二階段控制柵極信號輸出端輸出柵極驅(qū)動信號； 所述復位控制模塊，分別與`復位信號輸入端、控制信號輸入端、第一電平信號輸入端、下拉模塊連接，用于在第三階段控制下拉模塊處于截止狀態(tài)； 所述下拉模塊，分別與第二時鐘信號輸入端、第一電平信號輸入端、柵極信號輸出端、預充電模塊、第一電容、上拉模塊、復位控制模塊連接，用于在第四階段控制柵極信號輸出端的電位降低以及為所述第一電容放電。
3.如權利要求2所述的移位寄存器，其特征在于，所述預充電模塊包括: 第一薄膜晶體管，所述第一薄膜晶體管的第一極和柵極，與起始信號輸入端連接，所述第一薄膜晶體管的第二極分別與第一電容第一端、上拉模塊、下拉模塊連接。
4.如權利要求2所述的移位寄存器，其特征在于，所述上拉模塊包括: 第三薄膜晶體管，所述第三薄膜晶體管的第一極與第一時鐘信號輸入端連接，所述第三薄膜晶體管的柵極分別與第一電容第一端、預充電模塊、下拉模塊連接，所述第三薄膜晶體管的第二極，分別與柵極信號輸出端、第一電容第二端、下拉模塊連接。
5.如權利要求2所述的移位寄存器，其特征在于，所述復位控制模塊包括: 第十二薄膜晶體管、第十三薄膜晶體管、第十四薄膜晶體管、第十五薄膜晶體管；其中: 所述第十二薄膜晶體管的第一極和柵極，與復位信號輸入端連接，所述第十二薄膜晶體管的第二極，分別與第十三薄膜晶體管的柵極、第十四薄膜晶體管的第一極連接； 所述第十三薄膜晶體管的第一極與所述復位信號輸入端連接，所述第十三薄膜晶體管的第二極，分別與第十五薄膜晶體管的第一極、下拉模塊連接；所述第十四薄膜晶體管的柵極，與控制信號輸入端連接，所述第十四薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第十五薄膜晶體管的柵極，與控制信號輸入端連接，所述第十五薄膜晶體管的第二極，與第一電平信號輸入端連接。
6.如權利要求2所述的移位寄存器，其特征在于，所述下拉模塊包括: 第二薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第八薄膜晶體管、第九薄膜晶體管、第十薄膜晶體管、第十一薄膜晶體管，其中: 所述第二薄膜晶體管的第一極，分別與第六薄膜晶體管的柵極、第八薄膜晶體管的柵極、預充電模塊、第一電容第一端、上拉模塊連接，所述第二薄膜晶體管的柵極，與復位控制模塊連接，所述第二薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第四薄膜晶體管的第一極，分別上拉模塊、第一電容第二端、柵極信號輸出端連接，所述第四薄膜晶體管的柵極，與復位控制模塊連接，所述第四薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第五薄膜晶體管的第一極與第二時鐘信號輸入端連接，所述第五薄膜晶體管的柵極，分別與第八薄膜晶體管的第一極、第九薄膜晶體管的第二極連接，所述第五薄膜晶體管的第二極，分別與第六薄膜晶體管的第一極、第十薄膜晶體管的柵極、第十一薄膜晶體管的柵極連接； 所述第六薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第八薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第九薄膜晶體管的第一極和柵極，與第二時鐘信號輸入端連接； 所述第十薄膜晶體管的第一極，`分別與第六薄膜晶體管的柵極、第八薄膜晶體管的柵極、預充電模塊、第一電容第一端、上拉模塊連接，所述第十薄膜晶體管的第二極，與第一電平信號輸入端連接； 所述第十一薄膜晶體管的第一極，分別上拉模塊、第一電容第二端、柵極信號輸出端連接，所述第十一薄膜晶體管的第二極，與第一電平信號輸入端連接。
7.如權利要求1至6任一項所述的移位寄存器，其特征在于，所述薄膜晶體管為N型薄膜晶體管，所述薄膜晶體管的第一極為源極，所述薄膜晶體管的第二極為漏極。
8.如權利要求1至6任一項所述的移位寄存器，其特征在于，所述第一電平信號輸入端輸入低電平信號。
9.如權利要求1所述的移位寄存器，其特征在于，還包括: 開關薄膜晶體管，所述開關薄膜晶體管的第一極連接第二電平信號輸入端，所述開關薄膜晶體管的柵極連接時序控制器，用于接收所述時序控制器發(fā)送的第三控制信號，所述開關薄膜晶體管的第二極與移位寄存器中第一級移位寄存器的柵極信號輸出端連接。
10.如權利要求9所述的移位寄存器，其特征在于，所述第一控制信號為第一片選信號，所述第二控制信號為第二片選信號，所述第三控制信號為關機復位信號； 所述第二電平信號輸入端輸入高電平信號。
11.一種移位寄存器驅(qū)動方法，所述移位寄存器為權利要求1所述的移位寄存器，其特征在于，所述方法包括: 在第一階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第一移位寄存器單元的柵極信號輸出端輸出柵極驅(qū)動信號，第二移位寄存器單元和第三移位寄存器單兀的柵極信號輸出端輸出低電平信號； 在第二階段，第一連通薄膜晶體管集合中的薄膜晶體管處于導通狀態(tài)，第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)，第一移位寄存器單兀的柵極信號輸出端與第二移位寄存器單兀的柵極信號輸出端之間實現(xiàn)電連通，第三移位寄存器單元的柵極信號輸出端輸出低電平信號； 在第三階段，第一連通薄膜晶體管集合和第二連通薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第二移位寄存器單元的柵極信號輸出端輸出柵極驅(qū)動信號，第一移位寄存器單元和第三移位寄存器單兀的柵極信號輸出端輸出低電平信號； 在第四階段，第一連通 薄膜晶體管集合中的薄膜晶體管處于截止狀態(tài)，第二連通薄膜晶體管集合中的薄膜晶體管處于導通狀態(tài)，第一時鐘信號輸入端和第二時鐘信號輸入端處于高阻狀態(tài)，第一移位寄存器單兀的柵極信號輸出端輸出低電平信號，第二移位寄存器單元的柵極信號輸出端與第三移位寄存器單元的柵極信號輸出端之間實現(xiàn)電連通。
12.如權利要求11所述的移位寄存器驅(qū)動方法，其特征在于，當時序控制器監(jiān)測到輸入電源低于一預設值時，同時將第一控制信號、第二控制信號以及第三控制信號設置為高電平信號。
13.一種顯示裝置，其特征在于，所述顯示裝置包括如權利要求1至10任一項所述的移位寄存器。
【文檔編號】G09G3/20GK103680387SQ201310723033
【公開日】2014年3月26日 申請日期:2013年12月24日 優(yōu)先權日:2013年12月24日
【發(fā)明者】鄭亮亮, 何劍, 金婷婷 申請人:合肥京東方光電科技有限公司, 京東方科技集團股份有限公司