專利名稱：具有pmos-nmos-pmos-nmos結(jié)構(gòu)的4晶體管非易失性存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲器器件，尤其是涉及如下4晶體管非易失性存儲器(NVM)單元，其利用PMOS-NMOS-PMOS-NMOS結(jié)構(gòu)來顯著減小單元面積，并且通過利用反向Fowler-Nordheim隧穿編程提供非常小的編程電流。
背景技術(shù)：
Poplevine等人于2007年I月16日授權(quán)的美國專利No. 7，164，606B1公開了利用反向Fowler-Nordheim隧穿進行編程的全PMOS 4晶體管非易失性存儲器(NVM)單元。美國專利No. 7，164，606通過引用以其整體合并到此，以提供關(guān)于本發(fā)明的背景信息。
參考圖I，如美國專利No. 7，164，606所公開的，根據(jù)對包括具有公共連接的浮柵的全PMOS 4晶體管NVM單元的NVM陣列進行編程的方法，對于陣列中要被編程的每個單元100,該單元的所有電極均接地。接著,將抑制電壓(inhibiting voltage)Vn施加到該單元的讀晶體管已的連接至體的源區(qū)I，施加到該單元的擦除晶體管Pe的公共連接的漏區(qū)、體區(qū)和源區(qū)νε，以及施加到讀晶體管已的漏區(qū)比。該單元的編程晶體管Pw的源區(qū)Vp和漏區(qū)Dp接地。編程晶體管Pw的體Vnw是可選的；其可以接地或可以保持在抑制電壓VN。對于NVM陣列中沒有被選中用于編程的所有單元，將抑制電壓Vn施加到Vp Ve和&電極，而且還施加到VD1^PVnw電極。接著，在編程時間Tpms期間，該單元的控制晶體管P。的控制柵極電壓V。從OV掃描到最大編程電壓VMax。接著，控制柵極電壓V。從最大編程電壓Vanax斜降到OV。接著，該單元的所有電極和抑制電壓Vn返回地。在專利’606中公開的全PMOS 4晶體管NVM單元編程技術(shù)提供了低電流消耗以及簡單編程順序的優(yōu)勢，低電流消耗允許同時對大量單元進行編程而不需要大電流功率源。然而，4晶體管全PMOS NVM單元占用相對大的面積。因此，高度期望如下NVM單元可用，其面積減少但保持低編程電流的好處。

發(fā)明內(nèi)容
本發(fā)明的實施例提供4晶體管非易失性存儲器(NVM)單元，其具有包括PMOS編程晶體管、NMOS控制晶體管、PMOS擦除晶體管和NMOS讀晶體管的PMOS-NMOS-PMOS-NMOS結(jié)構(gòu)，其中，PMOS編程晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極，NMOS控制晶體管具有公共連接以接收控制電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極，PMOS擦除晶體管具有公共連接以接收擦除電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極，以及NMOS讀晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極。在考慮了本發(fā)明的以下詳細描述和附圖之后，會更加全面地理解和明白本發(fā)明的各個方面的特征和優(yōu)勢，這些描述和附圖闡述了利用本發(fā)明的概念的說明性實施例。


圖I是示出全PMOS 4晶體管NVM單元原理圖。圖2是示出根據(jù)本發(fā)明概念的PMOS-NMOS-PMOS-NMOS 4晶體管NVM單元的實施例的原理圖。圖3是示出圖I的全PMOS 4晶體管NVM單元布局的橫截面視圖。圖4是示出圖2的PMOS-NMOS-PMOS-NMOS 4晶體管NVM單元布局的實施例的橫截面視圖。圖5是示出圖2的PMOS-NMOS-PMOS-NMOS 4晶體管NVM單元布局的替換實施例的橫截面視圖。
圖6是示出NVM單元陣列行中的多個NVM單元200的框圖。
具體實施例方式圖2示出根據(jù)本發(fā)明概念的非易失性存儲器(NVM)單元結(jié)構(gòu)200的實施例。NVM單元結(jié)構(gòu)200包括PMOS控制晶體管Pw、NM0S控制晶體管Nc^PMOS擦除晶體管Pe和NMOS讀晶體管隊，其中，PMOS控制晶體管Pw具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點FG的柵極，NMOS控制晶體管N。具有公共連接以接收控制電壓V。的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點FG的柵極，PMOS擦除晶體管Pe具有公共連接以接收擦除電壓V6的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點FG的柵極，NMOS讀晶體管隊具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極。參考圖I和圖2，本發(fā)明提供將圖I的全PMOS 4晶體管NVM單元100改變成圖2的PMOS-NMOS-PMOS-NMOS 4晶體管NVM單元，其中控制晶體管和讀晶體管從PMOS改變成NMOS的同時保持所有電極不變。如圖4所示，通過利用深N阱形成隔離的P阱，NMOS控制晶體管N。的V。電極能夠斜升到最高電壓Vemax,從而允許發(fā)生反向Fowler-Nordheim隧穿而無問題。如圖3和圖4所示，與全PMOS 4晶體管NVM單元100的布局(圖3)相比，NVM單元結(jié)構(gòu)200通過以下方式產(chǎn)生非常緊湊的布局面積(圖4):將兩個NMOS晶體管(即控制晶體管N。和讀晶體管隊)放置在兩個PMOS晶體管(即編程晶體管Pw和擦除晶體管Pe)的N阱的所需空間之間，從而減少他們之間的通常是很大的所需空間。也可以通過如下方式實現(xiàn)PMOS-NMOS-PMOS-NMOS NVM單元結(jié)構(gòu)200 :利用不同的隔離方法以針對四個晶體管中的每一個生成單獨的N阱和P阱，例如通過使用圖5所示的隔離槽技術(shù)。同時，編程、擦除和讀取的方法和順序與圖I中全PMOS NVM單元100幾乎相同，從而保持了反向Fowler-Nordheim隧穿編程方法的所有優(yōu)勢。圖6示出存儲器陣列行中的多個NVM單元200的結(jié)構(gòu)。參考圖2到圖6，陣列行中的圖2所示NVM單元200的編程、擦除和讀取順序概述如下編程順序?qū)⑺须姌O設(shè)置為0V。對于陣列行中選中用于編程的所有NVM單元200，將NMOS讀晶體管凡的源極電壓 ' 和漏極電壓^設(shè)置為抑制電壓VN。將PMOS編程晶體管Pw的源極電壓Vp和漏極電壓Dp設(shè)置為0V。PMOS編程晶體管Pw的體區(qū)電極電壓Vnw可以被設(shè)置為抑制電壓Vn或0V。若使用如圖4所示的公共P型襯底NM0S，則NMOS讀晶體管隊的體區(qū)電極電壓Vnw被設(shè)置為0V，或若使用如圖5所示的隔離槽方案，則其可以被設(shè)置為抑制電SVn或OV。對于陣列行中沒有被選中用于編程的所有NVM單元200，V,、Dr, \、Dp和Vnw電壓被設(shè)置為抑制電壓VN。若使用圖4的布局，則Vpw電壓被設(shè)置為0V，或使用圖5布局，則其可以被設(shè)置為抑制電壓Vn或0V。接著，控制電壓從OV斜升到預(yù)定的最大控制電壓Vemax,并且擦除電壓從OV斜升到預(yù)定的最大擦除電壓Vemax,并且在預(yù)定編程時間Tpms期間保持這兩個電平；擦除電壓\隨著控制電壓V。斜升，以便防止正向偏置在隔離的P阱和N阱之間形成的PN 二極管。在編程時間Tprog結(jié)束時，控制電壓V。從最大編程電壓Vcmax斜降到0V，并且擦除電壓Ve從最大擦除電壓Vemax斜降到0V。接著，具有抑制電壓Vn的所有電極返回到OV以完成編程順序。擦除條件擦除電壓VeWOV斜升到最大擦除電壓Vemax，在預(yù)定擦除時間??；_期間保持它，以及擦除電壓Ve從最大擦除電壓Vemax斜降返回到0V。所有其他單元電極被設(shè)置為0V。
讀取條件將NMOS讀晶體管隊的源極電壓I設(shè)置為約IV (即，足以能夠讀取單元電流而同時防止對編程單元干擾的電壓)。單元的所有其他電極被設(shè)置為0V。本領(lǐng)域技術(shù)人員應(yīng)當明白，用于編程、擦除和讀取操作的電平將取決于用于NVM單元200的NMOS和PMOS器件的柵氧化層的厚度。例如，對于厚度為60-80Λ的柵氧化層，Vn =3. 3V, Vcmax=Vemax =10V，Tprog=Terase =20-50ms。對于厚度為 12θΑ的柵氧化層，Vn =5- OV, Vcmax=Vemax =16V，Tprog=Terase =20-50ms。應(yīng)當理解，本發(fā)明的上述特定實施例是出于示例而提供的，在沒有偏離如隨附的權(quán)利要求及其等價物表述的本發(fā)明的范圍的情況下，本領(lǐng)域技術(shù)人員可以想到各種修改。
權(quán)利要求
1.一種非易失性存儲器即NVM單元結(jié)構(gòu)，其包括 PMOS編程晶體管，其具有源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點的柵極； NMOS控制晶體管，其具有公共連接以接收控制電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極； PMOS擦除晶體管，其具有公共連接以接收擦除電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極；以及 NMOS讀晶體管，其具有源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極。
2.一種編程非易失性存儲器即NVM單元的方法，所述NVM單元包括PMOS編程晶體管、NMOS控制晶體管、PMOS擦除晶體管和NMOS讀晶體管，其中，所述PMOS編程晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點的柵極；所述NMOS控制晶體管具有公共連接以接收控制電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極；所述PMOS擦除晶體管具有公共連接以接收擦除電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極；所述NMOS讀晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極，所述NVM單元編程方法包括 將所有電極設(shè)置為OV ； 將所述NMOS讀晶體管的源極和漏極設(shè)置為抑制電壓； 將所述PMOS編程晶體管的源極和漏極設(shè)置為OV ； 將所述PMOS編程晶體管的體區(qū)電極設(shè)置為所述抑制電壓或OV ； 將所述NMOS讀晶體管的體區(qū)電極設(shè)置為OV或所述抑制電壓； 對于預(yù)定的編程時間，所述控制電壓從OV斜升到預(yù)定的最大控制電壓，并且所述擦除電壓從OV斜升到預(yù)定的最大擦除電壓； 所述控制電壓從所述最大編程電壓斜降到0V，并且所述擦除電壓從所述最大擦除電壓斜降到0V;以及 將具有所述抑制電壓的所有電極返回到0V。
3.根據(jù)權(quán)利要求2所述的方法，其中所述抑制電壓大約是3.3V。
4.根據(jù)權(quán)利要求2所述的方法，其中所述抑制電壓大約是5.0V。
5.一種編程包括多個非易失性存儲器即NVM單元的NVM單元陣列行的方法，所述陣列行中的每個NVM單元包括PMOS編程晶體管、NMOS控制晶體管、PMOS擦除晶體管和NMOS讀晶體管，其中，所述PMOS編程晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點的柵極；所述NMOS控制晶體管具有公共連接以接收控制電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極；所述PMOS擦除晶體管具有公共連接以接收擦除電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極，以及連接到所述數(shù)據(jù)存儲節(jié)點的柵極；所述NMOS讀晶體管具有源區(qū)電極、漏區(qū)電極和連接到所述數(shù)據(jù)存儲節(jié)點的體區(qū)電極，所述NVM單元陣列編程方法包括 對于所述陣列行中的每個NVM單元，將所有電極設(shè)置為OV ； 對于所述陣列行中被選中進行編程的每個NVM單元，將所述NMOS讀晶體管的源極和漏極設(shè)置為抑制電壓，將所述PMOS編程晶體管的源極和漏極設(shè)置為0V，將所述PMOS編程晶體管的體區(qū)電極設(shè)置為所述抑制電壓或0V，以及將所述NMOS讀晶體管的體區(qū)電極設(shè)置為OV或所述抑制電壓； 對于所述陣列行中沒有被選中進行編程的每個NVM單元，將所述NMOS讀晶體管的源極和漏極以及所述PMOS編程晶體管的源區(qū)電極、漏區(qū)電極和體區(qū)電極設(shè)置為所述抑制電壓，將所述NMOS讀晶體管的體區(qū)電極設(shè)置為OV或所述抑制電壓； 對于預(yù)定的編程時間，所述控制電壓從OV斜升到預(yù)定的最大控制電壓，并且所述擦除電壓從OV斜升到預(yù)定的最大擦除電壓； 所述控制電壓從所述最大控制電壓斜降到0V，并且所述擦除電壓從所述最大擦除電壓斜降到0V;以及 對于所述陣列行中的每個NVM單元，將具有所述抑制電壓的所有電極返回到0V。
6.根據(jù)權(quán)利要求5所述的方法，其中所述抑制電壓大約是3.3V。
7.根據(jù)權(quán)利要求5所述的方法，其中所述抑制電壓大約是5.0V。
全文摘要
一種非易失性存儲器(NVM)單元結(jié)構(gòu)，其包括PMOS編程晶體管、NMOS控制晶體管、PMOS擦除晶體管和NMOS讀晶體管，其中，PMOS編程晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極；NMOS控制晶體管具有公共連接以接收控制電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極；PMOS擦除晶體管具有公共連接以接收擦除電壓的源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極；以及NMOS讀晶體管具有源區(qū)電極、漏區(qū)電極和體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點的柵極。
文檔編號G11C16/10GK102939653SQ201180017010
公開日2013年2月20日 申請日期2011年2月25日 優(yōu)先權(quán)日2010年3月31日
發(fā)明者P·珀普立文, E·胡, H·林(詹姆斯), A·J·富蘭克林 申請人:美國國家半導體公司