基頻時(shí)鐘產(chǎn)生電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路的基頻時(shí)鐘技術(shù)，特別是涉及一種應(yīng)用于時(shí)鐘和高速接口系 統(tǒng)中的基頻時(shí)鐘產(chǎn)生電路。
【背景技術(shù)】
[0002] 在高速接口系統(tǒng)應(yīng)用中諸如PLL(Phase Locked Loop，鎖相環(huán)）和高速接口等電 路，往往需要一路相對頻率較低的基頻參考時(shí)鐘，其中PLL主要是以此時(shí)鐘作為倍頻參考 來實(shí)現(xiàn)參考頻率的整數(shù)或者小數(shù)倍頻，而高速接口中則主要用此時(shí)鐘作為同步參考及內(nèi)部 倍頻以及穩(wěn)定采樣速率。
[0003] 然而用來做參考用的基頻時(shí)鐘的頻率范圍并非隨意選取，針對高速接口，部分應(yīng) 用場合中，整機(jī)系統(tǒng)可能和接口電路的SERDES (SERializer (串行器）/DESerializer (解串 器）的簡稱）部分基準(zhǔn)時(shí)鐘范圍不一致，而不能直接提供給接口電路使用。
[0004] 在PLL系統(tǒng)中，輸入頻率的范圍如果太寬可能會造成PLL設(shè)計(jì)指標(biāo)復(fù)雜化，特別是 造成VC0(壓控振蕩器）所要求振蕩范圍變大，惡化噪聲。
[0005] 通常針對上述問題時(shí)，系統(tǒng)設(shè)計(jì)人員特別是SOC(System-on-a-Chip)設(shè)計(jì)人員只 能在外圍添加額外的參考處理電路，針對PLL倍頻應(yīng)用，參考時(shí)鐘通常本身不能通過PLL倍 頻，因此多數(shù)情況只能做預(yù)分頻或者緩沖處理。
[0006] 而針對高速接口應(yīng)用，由于參考時(shí)鐘不合規(guī)格使用額外的PLL做倍頻處理會增加 系統(tǒng)的復(fù)雜度和成本。

【發(fā)明內(nèi)容】

[0007] 基于此，有必要提供一種可修正參考時(shí)鐘的占空比，降低后續(xù)系統(tǒng)的設(shè)計(jì)難度的 基頻時(shí)鐘產(chǎn)生電路。
[0008] 一種基頻時(shí)鐘產(chǎn)生電路，接收控制邏輯產(chǎn)生的使能信號，包括電源單元、時(shí)鐘單 元、占空比校正單元、頻率處理單元以及檢測比較單元，其中：
[0009] 所述電源單元產(chǎn)生干凈的內(nèi)部電源，為所述時(shí)鐘單元供電，所述時(shí)鐘單元在外部 參考時(shí)鐘和內(nèi)部參考時(shí)鐘中選擇其中一路輸出到所述占空比校正單元；
[0010] 所述占空比校正單元輸出端接所述頻率處理單元的輸入端，所述檢測比較單元的 輸入端接所述頻率處理單元的輸出端，輸出端接所述占空比校正單元；
[0011] 所述檢測比較單元檢測所述頻率處理單元的輸出的時(shí)鐘信號形成反饋信號反饋 給所述占空比校正單元，所述占空比校正單元根據(jù)反饋信號將所述時(shí)鐘選擇模塊輸出的時(shí) 鐘信號進(jìn)行預(yù)校正后輸出到所述頻率處理單元，使得所述頻率處理單元對經(jīng)預(yù)校正的所述 時(shí)鐘信號進(jìn)行倍頻、分頻或直接輸出預(yù)設(shè)占空比的時(shí)鐘信號。
[0012] 上述的基頻時(shí)鐘預(yù)處理電路使用干凈的內(nèi)部電源，高效低噪；對參考時(shí)鐘做分頻 或緩沖，并提供額外的2倍頻，可以將參考時(shí)鐘的范圍縮小4倍；對輸入?yún)⒖紩r(shí)鐘進(jìn)行特殊 倍頻、緩沖以及分頻處理并修正輸出時(shí)鐘的占空比，降低后續(xù)系統(tǒng)的設(shè)計(jì)難度。
【附圖說明】
[0013] 圖1為本發(fā)明較佳實(shí)施例中基頻時(shí)鐘產(chǎn)生電路的模塊示意圖；
[0014] 圖2為圖1所示基頻時(shí)鐘產(chǎn)生電路中電源單元的電路原理圖；
[0015] 圖3為圖1所示基頻時(shí)鐘產(chǎn)生電路中內(nèi)部振蕩器的模塊示意圖；
[0016] 圖4為圖3所示內(nèi)部振蕩器中振蕩放大器的電路原理圖；
[0017] 圖5為圖1所示基頻時(shí)鐘產(chǎn)生電路中檢測比較單元的電路原理圖；
[0018] 圖6A為圖1所示頻率處理單元中的控制信號緩沖模塊的電路原理圖；
[0019] 圖6B為圖1所示頻率處理單元中的倍頻信號產(chǎn)生模塊的電路原理圖；
[0020] 圖6C為圖1所示頻率處理單元中的分頻信號產(chǎn)生模塊的電路原理圖；
[0021] 圖6D為圖1所示頻率處理單元中的輸出信號選通模塊的電路原理圖；
[0022] 圖7A為圖6D所示輸出信號選通模塊中的時(shí)鐘沿選擇電路的電路原理圖；
[0023] 圖7B為圖6D所示輸出信號選通模塊中的倍頻輸出延遲電路的電路原理圖；
[0024] 圖8為圖1所示基頻時(shí)鐘產(chǎn)生電路中占空比校正單元的模塊示意圖；
[0025] 圖9為圖8所示占空比校正單元中第一種占空比校正單元的電路原理圖；
[0026] 圖10為圖8所示占空比校正單元中第二種占空比校正單元的電路原理圖。
【具體實(shí)施方式】
[0027] 為了使本發(fā)明要解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合 附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用 以解釋本發(fā)明，并不用于限定本發(fā)明。
[0028] 請參閱圖1及圖2,本發(fā)明較佳實(shí)施例中應(yīng)用于時(shí)鐘和高速接口系統(tǒng)中的基頻時(shí) 鐘產(chǎn)生電路包括電源單元100、時(shí)鐘單元200、檢測比較單元400、頻率處理單元500以及占 空比校正單元600,所述占空比校正單元600輸出端接所述頻率處理單元500的輸入端，所 述檢測比較單元400的輸入端接所述頻率處理單元500的輸出端，輸出端接所述占空比校 正單元600?；l時(shí)鐘產(chǎn)生電路接收控制邏輯產(chǎn)生的使能信號，在使能信號的控制下工作。 控制邏輯的功能是控制模塊各部分的使能關(guān)閉，實(shí)現(xiàn)不同工作模式的選擇以及對外部的控 制指令進(jìn)行譯碼并輸出成各個(gè)模塊具體需要的控制信號?？刂七壿嬘善胀ǖ臄?shù)字代碼實(shí) 現(xiàn)，不做詳細(xì)描述。
[0029] 所述電源單元100產(chǎn)生干凈的內(nèi)部電源，為所述時(shí)鐘單元200供電，相對于其他電 源電路而言，本設(shè)計(jì)使用的電路無需bandgap，高效低噪。所述時(shí)鐘單元200在外部參考時(shí) 鐘和內(nèi)部參考時(shí)鐘中選擇其中一路輸出到所述占空比校正單元600。時(shí)鐘單元200的主體 采用交叉開關(guān)翻轉(zhuǎn)的方式來產(chǎn)生自激振蕩發(fā)生內(nèi)部參考時(shí)鐘，采用此種振蕩方式可以克服 傳統(tǒng)環(huán)形振蕩器頻率不穩(wěn)定的缺點(diǎn)，同時(shí)相對于LC振蕩器沒有電感集成問題。
[0030] 所述檢測比較單元400檢測所述頻率處理單元500的輸出的時(shí)鐘信號轉(zhuǎn)化成直流 電壓并反饋給形成反饋信號反饋給所述占空比校正單元600用以構(gòu)成占空校正負(fù)反饋環(huán) 路；所述占空比校正單元600根據(jù)反饋信號將所述時(shí)鐘單元200輸出的時(shí)鐘信號進(jìn)行預(yù)校 正后輸出到所述頻率處理單元500,使得所述頻率處理單元500對經(jīng)預(yù)校正的所述時(shí)鐘信 號進(jìn)行倍頻、分頻或直接輸出預(yù)設(shè)占空比的時(shí)鐘信號output，如占空比為50%。
[0031] 由于振蕩器的性能直接影響輸出時(shí)鐘噪聲特性，因此采用圖2所示的電路用來隔 離外部電路噪聲，同時(shí)將高壓電源轉(zhuǎn)換成低壓電源。具體為由外部供給的3. 3V的第一輸入 電壓VDD33和1. 2V的第二輸入電壓VDD12,經(jīng)過圖2所示的電路轉(zhuǎn)化為輸出電壓VDD1PX， 并提供給時(shí)鐘單元200。此種電路處理方法能夠極大降低時(shí)鐘單元200的內(nèi)部振蕩器210 的相位噪聲。
[0032] 所述電源單元100包括第一 NMOS管Ml、第二NMOS管M2、第三NMOS管M3、第四NMOS 管M4、第五NMOS管M5、第六NMOS管M6、第七NMOS管M7、第八NMOS管M8、第一 PMOS管M9、 第二PMOS管M10、第三PMOS管M11、第四PMOS管M12、第五PMOS管M13、第六PMOS管M14 和第七PMOS管M15。
[0033] 所述第一 NMOS管Ml的源極接第一輸入電壓VDD33 (本實(shí)施例為3. 3V)，第一 NMOS 管Ml的柵極接第一使能信號EN_L，第一 NMOS管Ml的漏極接第二NMOS管M2的源極，所述 第二NMOS管M2的柵極接第二使能信號SEL_N，漏極接第三NMOS管M3的漏極和柵極以及 第四NMOS管M4的漏極、第五NMOS管M5的漏極，所述第三NMOS管M3的源極接比所述第一 輸入電壓VDD33小的第二輸入電壓VDD12 (本實(shí)施例為1. 2V)，所述第四NMOS管M4的源極 接所述第一輸入電壓VDD33,柵極接第三使能信號SEL_P，漏極接所述第二NMOS管M2的漏 極，第五NMOS管M5的源極接所述第一輸入電壓VDD33,柵極接控制信號B，漏極接所述第二 NMOS管M2的漏極，第六NMOS管M6和第七NMOS管M7的源極共接后接所述第二NMOS管M2 的漏極，第六NMOS管M6和第七NMOS管M7漏極共接后接所述第八NMOS管M8的源極，第六 NMOS管M6和第七NMOS管M7的柵極分別接所述第一使能信號EN_L、第二使能信號SEL_N， 所述第八NMOS管M8的柵極接地，漏接接所述第一 PMOS管M9的漏極、第二PMOS管M10的 柵極以及第三PMOS管Mil的柵極。
[0034] 所述第一 PMOS管M9的柵極接所述第一使能信號EN_L，漏極接地，所述第二PMOS 管M10的漏接和源極接地，所述第三PMOS管Ml 1的漏極接所述第一輸入電壓VDD33,源極接 第四PMOS管M12的漏極、第五PMOS管M13的漏極和第六PMOS管M14的柵極，且作為所述 電源單元100的輸出端輸出的輸出電壓VDD1PX，所述第四PMOS管M12的源極接第七PMOS 管M15的漏極，柵極接偏置電路（未示出）的第一偏置電壓BIAS1，所述第七PMOS管M