新型mux組成的sixetff電路單元的制作方法
【專利摘要】本發(fā)明公開了一種SIXETFF電路單元，該電路單元主要由新型的QOEMUX模塊組成，該QOEMUX模塊由第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管組成；該SIXETFF電路單元的優(yōu)點(diǎn)是在保證功能正確的前提下，與現(xiàn)有電路相比少用了20個(gè)MOS管，降低了電路復(fù)雜度；且分析表明，其關(guān)鍵路徑比現(xiàn)有電路的縮短了一半，且電路單元的各條輸入輸出路徑的長(zhǎng)度相同，避免了現(xiàn)有電路中各條輸入輸出路徑長(zhǎng)度不均的問題，提高了電路性能。
【專利說明】新型MUX組成的SIXETFF電路單元
[0001]【技術(shù)領(lǐng)域】本發(fā)明涉及一種由數(shù)據(jù)選擇器構(gòu)成的基于四值時(shí)鐘的CMOS四值六邊沿觸發(fā)器 SIXETFF (Six-Edge-Triggered Flip-Flop) ο
[0002]【背景技術(shù)】由于四值時(shí)鐘在一個(gè)時(shí)鐘周期中有六個(gè)跳變沿，比傳統(tǒng)二值時(shí)鐘的跳變沿多得多，所以基于四值時(shí)鐘的四值六邊沿觸發(fā)器有著功耗低等特點(diǎn)m。從現(xiàn)有技術(shù)看，文獻(xiàn)[I]提出的基于四值時(shí)鐘的六邊沿觸發(fā)器是第一款對(duì)四值時(shí)鐘的六次跳變都敏感的觸發(fā)器。該觸發(fā)器利用文獻(xiàn)[I]中基于四值選擇控制信號(hào)的四選一數(shù)據(jù)選擇器(MUX)來實(shí)現(xiàn)對(duì)四值時(shí)鐘的六次跳變都敏感的功能。從四選一 MUX的CMOS電路圖上可以看出，該四選一 MUX有四個(gè)分別標(biāo)為0、1、2和3的數(shù)據(jù)輸入端，一個(gè)選擇控制端和一個(gè)數(shù)據(jù)輸出端。在該MUX的四條從輸入端到輸出端的通路路徑中，有兩條輸入輸出路徑是由一個(gè)傳輸門構(gòu)成，另外兩條輸入輸出路徑是由兩個(gè)串聯(lián)的傳輸門構(gòu)成。因此，它的關(guān)鍵路徑(最長(zhǎng)的路徑)為2個(gè)傳輸門。由于這四條輸入輸出路徑的長(zhǎng)度不一，會(huì)造成六邊沿觸發(fā)器的數(shù)據(jù)輸出路徑的長(zhǎng)度不均。這會(huì)給六邊沿觸發(fā)器的工作穩(wěn)定性帶來問題。還有，對(duì)文獻(xiàn)[I]中的六邊沿觸發(fā)器電路結(jié)構(gòu)進(jìn)行分析后發(fā)現(xiàn)，三個(gè)四選一 MUX的數(shù)據(jù)輸入端O和2總是并聯(lián)在一起；而數(shù)據(jù)輸入端I和3也總是并聯(lián)在一起。這樣會(huì)使得這四個(gè)數(shù)據(jù)輸入端中的兩個(gè)成為冗余輸入端。因此，在文獻(xiàn)[I]提出的基于四值時(shí)鐘的四值六邊沿觸發(fā)器電路結(jié)構(gòu)中存在著多余數(shù)據(jù)輸入端的問題，這將增加電路不必要的復(fù)雜性，會(huì)造成電子元器件浪費(fèi)的問題。
[0003]參考文獻(xiàn):
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[0007]
【發(fā)明內(nèi)容】
針對(duì)上述文獻(xiàn)[I]中的四值六邊沿觸發(fā)器的工作穩(wěn)定性和多余數(shù)據(jù)輸入端等問題，本發(fā)明的任務(wù)就是在保證四值六邊沿觸發(fā)器功能不變的前提下，使新發(fā)明的四值六邊沿觸發(fā)器的輸入輸出路徑長(zhǎng)度均一，電路工作性能穩(wěn)定，降低電路的復(fù)雜度和MOS
管使用量。
[0008]本發(fā)明采取的技術(shù)方案是:先設(shè)計(jì)一種適用于六邊沿觸發(fā)器的新型奇偶數(shù)據(jù)選擇器QOEMUX ;然后用它來設(shè)計(jì)新型的四值六邊沿觸發(fā)器SIXETFF。
[0009]所述的新型奇偶數(shù)據(jù)選擇器QOEMUX應(yīng)包含如下技術(shù)特征:
[0010](I)有一個(gè)接四值選擇控制信號(hào)的輸入端QCLK，四值選擇控制信號(hào)的取值為0、1、2和3 ;
[0011](2)有兩個(gè)數(shù)據(jù)輸入端:偶輸入端隊(duì)和奇輸入端D。；
[0012](3)有一個(gè)數(shù)據(jù)輸出端Y ;
[0013](4)當(dāng)四值選擇控制信號(hào)QCLK = O或2時(shí)，該奇偶數(shù)據(jù)選擇器QOEMUX選通偶輸入端隊(duì)而關(guān)閉奇輸入端D。;當(dāng)四值選擇控制信號(hào)QCLK取I或3時(shí)，選通奇輸入端D。而關(guān)閉偶輸入端De;
[0014](5)為實(shí)現(xiàn)(4)，本發(fā)明先把輸入的四值選擇控制信號(hào)QCLK進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換后的輸出結(jié)果記為A。具體地說，把四值選擇控制信號(hào)QCLK輸入的電平邏輯值O和2轉(zhuǎn)換為3輸出，而把QCLK輸入的電平邏輯值I和3轉(zhuǎn)換為O輸出；然后，用轉(zhuǎn)換后輸出的3去控制奇偶數(shù)據(jù)選擇器QOEMUX選通偶輸入端隊(duì)而關(guān)閉奇輸入端D。，用轉(zhuǎn)換后輸出的O去控制奇偶數(shù)據(jù)選擇器QOEMUX選通奇輸入端D。而關(guān)閉偶輸入端D eo
[0015]根據(jù)(4)的功能要求和文獻(xiàn)[2，3]中的傳輸電壓開關(guān)理論，創(chuàng)造出基于四值選擇控制信號(hào)QCLK的奇偶數(shù)據(jù)選擇器Q0EMUX。
[0016]在文獻(xiàn)[I]提出的基于四值時(shí)鐘的六邊沿觸發(fā)器的電路結(jié)構(gòu)中，用發(fā)明的奇偶數(shù)據(jù)選擇器QOEMUX去替換其中的四選一數(shù)據(jù)選擇器MUX，這樣便得新型的基于四值時(shí)鐘的四值六邊沿觸發(fā)器SIXETFF電路單元。該四值六邊沿觸發(fā)器SIXETFF消除了多余的數(shù)據(jù)輸入端，降低了電路的復(fù)雜度，與文獻(xiàn)[I]中的四值六邊沿觸發(fā)器相比，節(jié)省了 20個(gè)MOS管。而且由于新型的奇偶數(shù)據(jù)選擇器QOEMUX的兩個(gè)數(shù)據(jù)輸入端對(duì)應(yīng)的輸入輸出路徑都僅為一個(gè)CMOS傳輸門，所以其輸入輸出的關(guān)鍵路徑比原來的四選一數(shù)據(jù)選擇器MUX的縮短了一半。相應(yīng)地，新發(fā)明的四值六邊沿觸發(fā)器SIXETFF從輸入到輸出的關(guān)鍵路徑也將大幅縮短，且其輸入輸出路徑的長(zhǎng)度具有均一性的優(yōu)點(diǎn)。
[0017]【專利附圖】

【附圖說明】下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)說明。
[0018]圖1是基于四值選擇控制信號(hào)QCLK的奇偶數(shù)據(jù)選擇器QOEMUX的CMOS線路圖。
[0019]圖2是基于四值選擇控制信號(hào)QCLK的奇偶數(shù)據(jù)選擇器QOEMUX的符號(hào)。
[0020]圖3是采用新型的奇偶數(shù)據(jù)選擇器QOEMUX的四值六邊沿觸發(fā)器SIXETFF的電路圖。
[0021]圖4是圖3所示電路中四值時(shí)鐘QCLK、四值輸入信號(hào)D和四值輸出信號(hào)Q的電壓瞬態(tài)波形圖。
[0022]【具體實(shí)施方式】根據(jù)上述本
【發(fā)明內(nèi)容】
中提到的新型奇偶數(shù)據(jù)選擇器QOEMUX技術(shù)特征的第⑷點(diǎn)和傳輸電壓開關(guān)理論[2’3]，可寫出四值時(shí)鐘QCLK的轉(zhuǎn)換輸出結(jié)果A的函數(shù):
[0023]A = 3* (QCLKa V.5QCLK.QCLK2.5) #0* (2.5QCLK+0- 5QCLK.QCLK1.5).(I)
[0024]根據(jù)式⑴和傳輸電壓開關(guān)理論，用MOS管可發(fā)明出如圖1所示的基于四值選擇控制信號(hào)QCLK的奇偶數(shù)據(jù)選擇器Q0EMUX。圖1中B點(diǎn)的輸出值是A點(diǎn)的值之反，即當(dāng)A =3時(shí)，B = O ;而當(dāng)A = O時(shí)，B = 3。該奇偶數(shù)據(jù)選擇器QOEMUX的工作原理為:當(dāng)QCLK = O或2時(shí)，圖1中的結(jié)點(diǎn)A輸出3，結(jié)點(diǎn)B輸出0，這樣就選通偶輸入端D JJ關(guān)閉奇輸入端D。；當(dāng)QCLK = I或3時(shí)，圖1中的結(jié)點(diǎn)A輸出0，結(jié)點(diǎn)B輸出3，這樣就選通奇輸入端D。而關(guān)閉偶輸入端隊(duì)。由圖1所示的電路可以看出，奇、偶兩個(gè)數(shù)據(jù)輸入端D。和D 6到輸出端Y的通路都是由一個(gè)傳輸門構(gòu)成，因此該數(shù)據(jù)選擇器QOEMUX的兩個(gè)輸入輸出的通路路徑長(zhǎng)度相同。這樣，可消除由路徑長(zhǎng)度不一帶來的觸發(fā)器性能不穩(wěn)定的問題。而且，該數(shù)據(jù)選擇器QOEMUX從輸入到輸出的關(guān)鍵路徑為I個(gè)傳輸門，比文獻(xiàn)[I]中四選一數(shù)據(jù)選擇器MUX的輸入輸出關(guān)鍵路徑減少了一半。
[0025]在文獻(xiàn)[I]提出的基于四值時(shí)鐘的四值六邊沿觸發(fā)器的電路結(jié)構(gòu)中，用新型的奇偶數(shù)據(jù)選擇器QOEMUX去替換其中的四選一數(shù)據(jù)選擇器MUX，這樣便得新型的基于四值時(shí)鐘的四值六邊沿觸發(fā)器SIXETFF電路單元，其電路結(jié)構(gòu)如圖3所示。由于圖3中的Ml和M2兩個(gè)奇偶數(shù)據(jù)選擇器QOEMUX帶有反饋，所以奇偶數(shù)據(jù)選擇器Ml和M2分別構(gòu)成了鎖存器I和鎖存器2。該新型四值六邊沿觸發(fā)器SIXETFF的工作原理為:①當(dāng)四值時(shí)鐘QCLK從奇數(shù)值(I或3)跳到偶數(shù)值(O或2)時(shí)，鎖存器I從輸入狀態(tài)轉(zhuǎn)換為存儲(chǔ)狀態(tài)，其存儲(chǔ)值是鎖存器I在輸入狀態(tài)時(shí)最后輸入的數(shù)據(jù)D，即跳變前瞬間的D值，該存儲(chǔ)值作為觸發(fā)器狀態(tài)由標(biāo)記為S的奇偶數(shù)據(jù)選擇器QOEMUX在QCLK = O或2控制下選通輸出；與此同時(shí)，鎖存器2從存儲(chǔ)狀態(tài)轉(zhuǎn)換為輸入狀態(tài)，其輸出值被QOEMUX S屏蔽。因此，觸發(fā)器受四值時(shí)鐘QCLK的
1— 0、I — 2和3 — 2跳變的觸發(fā)，在三次跳變處都會(huì)更新狀態(tài)。②當(dāng)QCLK從偶數(shù)值(O或2)跳到奇數(shù)值(I或3)時(shí)，鎖存器I和鎖存器2互換工作過程，QOEMUX S在QCLK = I或3的作用下選通鎖存器2的輸出而屏蔽鎖存器I的輸出。在四值時(shí)鐘QCLK的O — 1、2 — I和
2— 3三次時(shí)鐘跳變處觸發(fā)器也都會(huì)更新狀態(tài)。由此可見，在四值時(shí)鐘QCLK —個(gè)周期的六次跳變處，本發(fā)明的四值六邊沿觸發(fā)器SIXETFF跟現(xiàn)有技術(shù)的四值六邊沿觸發(fā)器[1]一樣都會(huì)進(jìn)行狀態(tài)轉(zhuǎn)移。由于發(fā)明的四值六邊沿觸發(fā)器SIXETFF所用的三個(gè)QOEMUX的選擇控制信號(hào)都是同一個(gè)四值時(shí)鐘QCLK，所以三個(gè)QOEMUX可共用一個(gè)四值時(shí)鐘處理模塊，該模塊為圖1中虛線框內(nèi)的電路。這樣，算上圖3中兩個(gè)四值整形器的24個(gè)MOS管，發(fā)明的四值六邊沿觸發(fā)器SIXETFF要用46個(gè)MOS管，而現(xiàn)有的四值六邊沿觸發(fā)器要用66個(gè)MOS管[1]，因此，本發(fā)明的SIXETFF電路單元節(jié)省了 20個(gè)MOS管的使用量。另外，在發(fā)明的SIXETFF電路中也不存在多余數(shù)據(jù)輸入端的問題，因而本發(fā)明降低了電路的復(fù)雜度。
[0026]為驗(yàn)證發(fā)明的四值六邊沿觸發(fā)器SIXETFF，下面用HSPICE軟件對(duì)它進(jìn)行模擬。模擬時(shí)采用180nm的CMOS工藝參數(shù)，輸出負(fù)載為30fF。發(fā)明的四值六邊沿觸發(fā)器SIXETFF模擬所得的電壓瞬態(tài)波形如圖4所示，其中QCLK、D和Q分別為四值時(shí)鐘、四值輸入信號(hào)和四值六邊沿觸發(fā)器SIXETFF的四值輸出信號(hào)。圖4的模擬結(jié)果表明，本發(fā)明設(shè)計(jì)的基于四值時(shí)鐘的四值六邊沿觸發(fā)器SIXETFF電路單元具有正確的邏輯功能。
[0027]總結(jié):發(fā)明的四值六邊沿觸發(fā)器SIXETFF電路單元不僅具有正確的邏輯功能，而且跟現(xiàn)有技術(shù)相比，少用了 20個(gè)MOS管，降低了電路的復(fù)雜度。另外，發(fā)明的四值六邊沿觸發(fā)器SIXETFF還提高了電路單元的性能，具體表現(xiàn)為輸入輸出的關(guān)鍵路徑比原來的縮短了一半，而且SIXETFF電路單元的兩條輸入輸出路徑的長(zhǎng)度相同，避免了現(xiàn)有電路輸入輸出路徑長(zhǎng)度不均的問題，這將提高SIXETFF電路單元技術(shù)參數(shù)的均一性和穩(wěn)定性。
【權(quán)利要求】
1.一種基于四值時(shí)鐘的四值六邊沿觸發(fā)器SIXETFF電路單元，該電路單元主要由數(shù)據(jù)選擇器構(gòu)成，其特征在于:所使用的數(shù)據(jù)選擇器為一種基于四值選擇控制信號(hào)的奇偶數(shù)據(jù)選擇器(QOEMUX)。
2.根據(jù)權(quán)利要求1所述的四值六邊沿觸發(fā)器SIXETFF，其所使用的基于四值選擇控制信號(hào)的奇偶數(shù)據(jù)選擇器(QOEMUX)具有一個(gè)接四值選擇控制信號(hào)的輸入端(QCLK)、兩個(gè)數(shù)據(jù)輸入端:奇輸入端(D。)和偶輸入端(De)以及一個(gè)數(shù)據(jù)輸出端(Y)，其特征在于:它包括14個(gè) MOS 管:4 個(gè)閾 0.5 的 NMOS 管(N2、N3、N6 和 N7)、2 個(gè)閾 1.5 的 NMOS 管(NI 和 N5)、I 個(gè)閾 2.5 的 NMOS 管(N4)、4 個(gè)閾-0.5 的 PMOS 管(P2、P3、P6 和 P7)、2 個(gè)閾-1.5 的 PMOS 管(Pl和P5)和I個(gè)閾-2.5的PMOS管(P4)，所述MOS管P1、P2、P4、N1、N2和N4的柵極與電路輸入端(QCLK)相接，MOS管P1、P2、P4和P5的源極與電平邏輯值3的電壓源相接，N1、N2、N4和N5的源極與電源地相接，Pl和NI的漏極與P3和N3的柵極相接，P2的源極與P3的漏極相接，N2的漏極與N3的源極相接，P3、P4、N3、N4的漏極與P5、P6、N5和N7的柵極相接于接點(diǎn)A，P5、N5的漏極與N6和P7的柵極相接于接點(diǎn)B，P6和N6的源極相接作為電路的奇輸入端(D。)，P7和N7的源極相接作為電路的偶輸入端(De)，P6、N6、P7和N7的漏極相接作為電路的數(shù)據(jù)輸出端(Y);其功能特征是當(dāng)四值選擇控制信號(hào)(QCLK)的電平邏輯值為偶數(shù)值:0或2時(shí)，奇偶數(shù)據(jù)選擇器(QOEMUX)選通偶輸入端(De)而關(guān)閉奇輸入端(D。)；當(dāng)四值選擇控制信號(hào)(QCLK)的電平邏輯值為奇數(shù)值或3時(shí)，奇偶數(shù)據(jù)選擇器(QOEMUX)選通奇輸入端(D。)而關(guān)閉偶輸入端(De)。
【文檔編號(hào)】H03K19/094GK104467809SQ201410648047
【公開日】2015年3月25日 申請(qǐng)日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請(qǐng)人:浙江工商大學(xué)