一種qc-bc03的轉(zhuǎn)換電路的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉(zhuǎn)換為BC03的電路，該電路由三個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、一個(gè)閾2.5的NMOS管、三個(gè)閾-0.5的PMOS管、一個(gè)閾-1.5的PMOS管和一個(gè)閾-2.5的PMOS管組成；本發(fā)明的價(jià)值在于：該轉(zhuǎn)換電路在確保QC有用信息不丟失的前提下，將QC信號(hào)轉(zhuǎn)換為傳統(tǒng)的BC信號(hào)；這樣可以使用QC信號(hào)來(lái)驅(qū)動(dòng)使用BC信號(hào)的數(shù)字電路，從而解決了QC與基于BC的數(shù)字電路間的兼容問(wèn)題；另外，由于該轉(zhuǎn)換電路把識(shí)別難度大的QC轉(zhuǎn)換為了易識(shí)別的BC，所以可采用該轉(zhuǎn)換電路和簡(jiǎn)單的BC識(shí)別電路來(lái)組成QC的識(shí)別電路，這樣可降低QC應(yīng)用電路的復(fù)雜度，進(jìn)而有助于QC的推廣應(yīng)用。
【專利說(shuō)明】一種QC-BC03的轉(zhuǎn)換電路

【技術(shù)領(lǐng)域】 [0001] 本發(fā)明涉及一種將四值時(shí)鐘（Quaternary Clock，QC)轉(zhuǎn)換為二值時(shí)鐘 (Binary Clock，BC)的 CMOS 電路。
[0002]

【背景技術(shù)】數(shù)字電路系統(tǒng)包含時(shí)鐘子系統(tǒng)，而時(shí)鐘子系統(tǒng)又分為時(shí)鐘分布網(wǎng)絡(luò)和 觸發(fā)器兩部分[1]?，F(xiàn)有技術(shù)的時(shí)鐘子系統(tǒng)為二值時(shí)鐘子系統(tǒng)。而多值信號(hào)具有信息量大 [2_6]的特點(diǎn)，例如，四值時(shí)鐘信號(hào)QC在一個(gè)時(shí)鐘周期內(nèi)有六次跳變（邊沿），而傳統(tǒng)的二值 時(shí)鐘BC在一個(gè)周期內(nèi)只有兩次跳變。由于前者在一個(gè)時(shí)鐘周期內(nèi)的邊沿?cái)?shù)是后者的三倍， 所以數(shù)字電路使用四值時(shí)鐘作為時(shí)鐘信號(hào)有利于降低系統(tǒng)功耗 [6]。另外，四值信號(hào)等多值 信號(hào)比二值信號(hào)更適合與下一代有著多個(gè)工作狀態(tài)的新型納米電子器件設(shè)計(jì)數(shù)字電路系 統(tǒng) [6'7]。例如，2012年首次報(bào)道的新型場(chǎng)效應(yīng)管QDG-QDCFET[8]由于具有四個(gè)工作狀態(tài)而更 適合設(shè)計(jì)和實(shí)現(xiàn)四值邏輯電路[7]。因此，四值時(shí)鐘也將更適合與有多個(gè)工作狀態(tài)的納米電 子器件設(shè)計(jì)數(shù)字電路系統(tǒng)?；谒闹禃r(shí)鐘的優(yōu)點(diǎn)，目前已經(jīng)有文獻(xiàn)[4-6]對(duì)四值時(shí)鐘進(jìn)行 了一定的應(yīng)用研宄。在研宄應(yīng)用四值時(shí)鐘的過(guò)程中，出現(xiàn)了以下兩個(gè)問(wèn)題：一、與使用二值 時(shí)鐘BC的數(shù)字電路系統(tǒng)的兼容問(wèn)題；二、如何簡(jiǎn)單有效地識(shí)別和利用四值時(shí)鐘使四值時(shí)鐘 的應(yīng)用電路盡可能簡(jiǎn)單的問(wèn)題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器等時(shí)序部件幾乎都 是基于二值時(shí)鐘BC而設(shè)計(jì)的，而非四值時(shí)鐘QC。這樣會(huì)出現(xiàn)使用四值時(shí)鐘的數(shù)字系統(tǒng)與使 用二值時(shí)鐘的數(shù)字系統(tǒng)在進(jìn)行同步數(shù)據(jù)交換時(shí)兩者時(shí)鐘信號(hào)不兼容的問(wèn)題。解決該問(wèn)題的 難點(diǎn)在于：四值時(shí)鐘QC的六次邊沿既要得到充分利用，又要能驅(qū)動(dòng)使用二值時(shí)鐘BC的數(shù)字 系統(tǒng)進(jìn)行工作。不解決該問(wèn)題，四值時(shí)鐘QC就難以得到深入而廣泛的應(yīng)用，其低功耗等優(yōu) 勢(shì)也難以顯現(xiàn)。另外，由于四值時(shí)鐘QC有四個(gè)電平值和六種跳變沿，所以檢測(cè)和識(shí)別四值 時(shí)鐘要難于傳統(tǒng)的二值時(shí)鐘BC。如何使四值時(shí)鐘QC易于識(shí)別和使用，使其識(shí)別和應(yīng)用電路 盡可能簡(jiǎn)單，是四值時(shí)鐘QC應(yīng)用的第二個(gè)問(wèn)題。
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【發(fā)明內(nèi)容】
[0012] 針對(duì)上述四值時(shí)鐘QC應(yīng)用中出現(xiàn)的問(wèn)題，本發(fā)明的任務(wù)就是在保持四 值時(shí)鐘QC優(yōu)勢(shì)即充分利用四值時(shí)鐘六次跳變的前提下，來(lái)解決四值時(shí)鐘QC與二值時(shí)鐘BC 的兼容問(wèn)題，和四值時(shí)鐘難識(shí)別的問(wèn)題。
[0013] 為完成發(fā)明任務(wù)，本發(fā)明創(chuàng)造了一種把四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的CMOS電 路。該電路在保持時(shí)鐘邊沿?cái)?shù)不變的前提下將四值時(shí)鐘QC的六種跳變沿轉(zhuǎn)換為二值時(shí)鐘 BC的兩種跳變沿。
[0014] 本發(fā)明采取的技術(shù)方案是：首先，結(jié)合相關(guān)研宄文獻(xiàn)對(duì)四值時(shí)鐘QC的電平邏輯值 進(jìn)行分類總結(jié)；然后，在保持時(shí)鐘的邊沿?cái)?shù)不變的前提下，把四值時(shí)鐘QC的四種電平邏輯 值轉(zhuǎn)換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關(guān)理論用M0S管實(shí)現(xiàn)將四值時(shí)鐘QC轉(zhuǎn)換 為二值時(shí)鐘BC的電路。該電路輸出的二值時(shí)鐘BC-方面可用于驅(qū)動(dòng)傳統(tǒng)基于二值時(shí)鐘的 數(shù)字電路，解決了四值時(shí)鐘QC的兼容問(wèn)題；另一方面，輸出的二值時(shí)鐘BC只有兩個(gè)電平值， 用一個(gè)電平閾值就可以識(shí)別，解決了四值時(shí)鐘QC難識(shí)別的問(wèn)題。
[0015] 上述的將四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的電路包含如下技術(shù)特征：
[0016] A、該電路的輸入信號(hào)為一個(gè)四值時(shí)鐘QC，其電平邏輯值為0、1、2和3，四值時(shí)鐘的 切換次序?yàn)? - 1 - 2 - 3 - 2 - 1 - 0;
[0017] B、該電路的輸出信號(hào)為一個(gè)二值時(shí)鐘BC，其電平邏輯值為0和3,二值時(shí)鐘的切換 次序?yàn)椹?- 3 - 0 ;
[0018] C、當(dāng)四值時(shí)鐘QC輸入0或2時(shí)，二值時(shí)鐘BC輸出電平邏輯值0 ;
[0019] D、當(dāng)四值時(shí)鐘QC輸入1或3時(shí)，二值時(shí)鐘BC輸出電平邏輯值3。
[0020] 具有上述技術(shù)特征的電路能把切換次序?yàn)?- 1 - 2 - 3 - 2 - 1 - 0的四值時(shí) 鐘QC轉(zhuǎn)換為切換次序?yàn)? - 3 - 0的二值時(shí)鐘BC。從該電路的輸入輸出信號(hào)可以看出，在 一定時(shí)間段內(nèi)，兩種時(shí)鐘的邊沿?cái)?shù)相同，而且輸出的二值時(shí)鐘BC比輸入的四值時(shí)鐘QC易于 識(shí)別。因此，本發(fā)明采用包含上述技術(shù)特征的技術(shù)方案可以完成本次的發(fā)明任務(wù)。
[0021] 根據(jù)發(fā)明的技術(shù)特征和傳輸電壓開關(guān)理論[2'3]，可以獲得上述時(shí)鐘轉(zhuǎn)換電路的開 關(guān)級(jí)函數(shù)表達(dá)式，如式（1)所示，其輸入和輸出信號(hào)分別為四值時(shí)鐘QC和二值時(shí)鐘BC。

【權(quán)利要求】
1. 一種將四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘的CMOS電路，它有一個(gè)四值時(shí)鐘輸入端（QC)和一 個(gè)二值時(shí)鐘輸出端（BC)，該電路的特征在于：它包括一個(gè)閾2. 5的NMOS管（NI)、三個(gè)閾0. 5 的NMOS管（N2、M和N5)、一個(gè)閾 1. 5 的NMOS管（N3)、三個(gè)閾-0. 5 的PMOS管（PI、P2 和 P4)、一個(gè)閾-L5 的PMOS管（P3)和一個(gè)閾-2. 5 的PMOS管（P5)，所述MOS管PUNl、P3、 N3、P5和N5的柵極與電路輸入端（QC)相接，MOS管P1、P2、P3和P5的源極與電平邏輯值3 的信號(hào)源相接，Pl和Nl的漏極與P2和N2的柵極相接，NI、N3、M和N5的源極與地相接， P2、N2、P4和M的漏極相接作為電路的輸出端（BC)，N2的源極與N3的漏極相接，P3的漏 極與P4的源極相接，P5和N5的漏極與P4和M的柵極相接；其功能是把一個(gè)周期內(nèi)電平 邏輯值切換次序?yàn)椹?1 - 2 - 3 - 2 - 1 - 0的四值時(shí)鐘轉(zhuǎn)換為一個(gè)周期內(nèi)電平邏輯值 切換次序?yàn)? - 3 - 0的二值時(shí)鐘輸出。
2. 根據(jù)權(quán)利要求1所述的四值時(shí)鐘轉(zhuǎn)換二值時(shí)鐘的電路，其特征在于：在一個(gè)CMOS電 路中，能把四值時(shí)鐘電平邏輯值〇和2轉(zhuǎn)換為二值時(shí)鐘電平邏輯值0且能把四值時(shí)鐘電平 邏輯值1和3轉(zhuǎn)換為二值時(shí)鐘電平邏輯值3 ;其電路開關(guān)級(jí)表達(dá)式為
【文檔編號(hào)】H03K19/0185GK104467805SQ201410648014
【公開日】2015年3月25日 申請(qǐng)日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請(qǐng)人:浙江工商大學(xué)