抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置復(fù)位掃描結(jié)構(gòu)d觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，目的是解決抗單粒子翻轉(zhuǎn)能力和抗單粒子瞬態(tài)能力不高的問題。本發(fā)明由緩沖電路、掃描控制緩沖電路、置位緩沖電路、復(fù)位緩沖電路、時鐘電路、主鎖存器、從鎖存器和輸出緩沖電路組成。主鎖存器和從鎖存器為冗余加固的鎖存器。主鎖存器和從鎖存器串聯(lián)，并均與時鐘電路、置位緩沖電路、復(fù)位緩沖電路連接。主鎖存器還與緩沖電路、掃描控制緩沖電路相連，從鎖存器還與輸出緩沖電路相連。分離主鎖存器和從鎖存器中互為冗余的C2MOS電路提高了抗單粒子翻轉(zhuǎn)的能力。緩沖器電路使得在持續(xù)時間較長的單粒子瞬態(tài)脈沖下不發(fā)生錯誤，雙模冗余通路進(jìn)一步增加了抗單粒子瞬態(tài)的能力。
【專利說明】抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置復(fù)位掃描結(jié)構(gòu)D觸發(fā)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種置位和復(fù)位結(jié)構(gòu)和掃描結(jié)構(gòu)的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(Single Event Upset, SEU)和抗單粒子瞬態(tài)(Single Event Transient, SET)的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器。
【背景技術(shù)】
[0002]宇宙空間中存在大量高能粒子(質(zhì)子、電子、重離子等)，集成電路中的時序電路受到這些高能粒子轟擊后，其保持的狀態(tài)有可能發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)效應(yīng)，單粒子轟擊集成電路的LET (線性能量轉(zhuǎn)移)值越高，越容易產(chǎn)生單粒子翻轉(zhuǎn)效應(yīng)。集成電路中的組合電路受到這些高能粒子轟擊后，有可能產(chǎn)生瞬時電脈沖，此效應(yīng)稱為單粒子瞬態(tài)效應(yīng)，單粒子轟擊集成電路的LET值越高，產(chǎn)生的瞬時電脈沖持續(xù)時間越長，電脈沖越容易被時序電路采集。如果時序電路的狀態(tài)發(fā)生錯誤翻轉(zhuǎn)，或者單粒子瞬態(tài)效應(yīng)產(chǎn)生的瞬時電脈沖被時序電路錯誤采集，都會造成集成電路工作不穩(wěn)定甚至產(chǎn)生致命的錯誤，這在航天、軍事領(lǐng)域尤為嚴(yán)重。因此，對集成電路進(jìn)行加固從而減少單粒子翻轉(zhuǎn)效應(yīng)和單粒子瞬態(tài)效應(yīng)越來越重要。
[0003]D觸發(fā)器是集成電路中使用最多的時序單元之一，其抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力對整個集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力起關(guān)鍵作用，對D觸發(fā)器進(jìn)行相應(yīng)加固可以使集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力得到提高。
[0004]傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級鎖存器和從級鎖存器串聯(lián)構(gòu)成。將普通鎖存器替換為DICE (Dual Interlocked Storage Cell，雙互鎖存儲單元)等冗余加固結(jié)構(gòu)可以實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)的D觸發(fā)器。在此基礎(chǔ)上改造輸入輸出端口，可以實(shí)現(xiàn)同時抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)。M.J.Myjak等人在The47th IEEE International MidwestSymposium on Circuits and Systems(第47屆IEEE電路與系統(tǒng)中西部國際會議)上發(fā)表的“Enhanced Fault-Tolerant CMOS Memory Elements”(增強(qiáng)容錯的 CMOS 存儲單兀)(2004年，第1-453?1-456頁)上提出了一種改進(jìn)的DICE電路，該電路采用DICE電路進(jìn)行抗單粒子翻轉(zhuǎn)加固，并把雙向數(shù)據(jù)線分成了兩個寫數(shù)據(jù)線和兩個讀數(shù)據(jù)線，通過數(shù)據(jù)線的雙模冗余，使得在任意時刻通過某一數(shù)據(jù)線傳播到DICE電路的單粒子瞬態(tài)脈沖難以造成整個電路狀態(tài)的翻轉(zhuǎn)，從而實(shí)現(xiàn)針對單粒子瞬態(tài)的加固。但是數(shù)據(jù)線的雙模冗余存在正反饋回路，在較長持續(xù)時間的單粒子瞬態(tài)脈沖下會產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0005]D.G.Mavis 等在 IEEE Reliability Physics Symposium (國際可靠性物理會議)上發(fā)表的“Soft error rate mitigation techniques for modern microcircuits，，(減少現(xiàn)代微電路軟錯誤率的技術(shù))(2002年第216頁-225頁)中提出了時間采樣D觸發(fā)器電路。該電路在鎖存數(shù)據(jù)的反饋環(huán)中引入了延遲和表決電路，因而具備了一定抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力。但是表決電路本身不具備抗單粒子瞬態(tài)的能力，在單粒子瞬態(tài)脈沖下會輸出錯誤數(shù)據(jù)，抗單粒子瞬態(tài)能力不高。
[0006]申請?zhí)枮?00910046337.5的中國專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個多路開關(guān)、兩個延遲電路、兩個保護(hù)門電路和三個反相器，實(shí)現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的加固。該專利具有抗單粒子瞬態(tài)的能力，但由于第三個反向器的輸出端Q連接第二個多路開關(guān)的輸入端VINO，形成了正反饋回路，在較長持續(xù)時間的單粒子瞬態(tài)脈沖下會產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0007]普通主從D觸發(fā)器不利于在測試階段對電路進(jìn)行檢測，使得測試工作變得非常繁瑣、復(fù)雜。在普通主從D觸發(fā)器結(jié)構(gòu)基礎(chǔ)之上加入掃描結(jié)構(gòu)，可以有效地簡化電路測試工作，即在測試階段可以通過掃描信號控制主從D觸發(fā)器的輸入，進(jìn)而控制電路狀態(tài)。
[0008]某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強(qiáng)制D觸發(fā)器輸出低電平以及把其中存儲的數(shù)據(jù)置為邏輯“I”。在掃描結(jié)構(gòu)D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加置位電路和置位信號輸入端，可以實(shí)現(xiàn)D觸發(fā)器的置位結(jié)構(gòu)，并通過置位信號來控制D觸發(fā)器的置位功能。但目前可置位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)能力不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。
[0009]申請?zhí)枮?01110323896.3的中國專利公開了一種抗單粒子翻轉(zhuǎn)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，如圖1所示，該發(fā)明由時鐘電路、主鎖存器、從鎖存器、復(fù)位緩沖電路、掃描控制緩沖電路、輸出緩沖電路組成，可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。由于該發(fā)明在時鐘電路內(nèi)、主鎖存器前沒有采用緩沖電路，所以不具備抗單粒子瞬態(tài)的能力，而且內(nèi)部電路結(jié)構(gòu)不采用雙模冗余，當(dāng)單粒子轟擊的LET值較高時，線路上的某一個節(jié)點(diǎn)翻轉(zhuǎn)則會導(dǎo)致整個電路翻轉(zhuǎn)。
[0010]申請?zhí)枮?01110324016.4的中國專利公開了一種抗單粒子翻轉(zhuǎn)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，如圖2所示，該發(fā)明由時鐘電路、主鎖存器、從鎖存器、復(fù)位緩沖電路、掃描控制緩沖電路、輸出緩沖電路組成，可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。由于該發(fā)明在時鐘電路內(nèi)、主鎖存器前沒有采用緩沖電路，所以不具備抗單粒子瞬態(tài)的能力，而且主鎖存器、從鎖存器未采用雙模冗余，當(dāng)單粒子轟擊的LET值較高時，線路上的某一個節(jié)點(diǎn)翻轉(zhuǎn)則會導(dǎo)致整個電路翻轉(zhuǎn)。

【發(fā)明內(nèi)容】

[0011]本發(fā)明要解決的技術(shù)問題是，針對目前的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力和抗單粒子瞬態(tài)不高的問題，提出一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。
[0012]本發(fā)明具體思想是:對主鎖存器和從鎖存器進(jìn)行雙模冗余加固，可以抗單粒子翻轉(zhuǎn)；在時鐘電路內(nèi)，復(fù)位電路內(nèi)，置位電路內(nèi)和主鎖存器前加入緩沖電路，可以抗單粒子瞬態(tài)；切斷從鎖存器中可能由單粒子瞬態(tài)脈沖導(dǎo)致的正反饋回路，可以在較長持續(xù)時間的單粒子瞬態(tài)脈沖下不發(fā)生翻轉(zhuǎn)。
[0013]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器由緩沖電路、掃描控制緩沖電路、置位緩沖電路、復(fù)位緩沖電路、時鐘電路、主鎖存器、從鎖存器和輸出緩沖電路組成。主鎖存器和從鎖存器均為冗余加固的鎖存器。主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路、置位緩沖電路、復(fù)位緩沖電路連接。主鎖存器還與緩沖電路、掃描控制緩沖電路相連，從鎖存器還與輸出緩沖電路相連。[0014]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器有六個輸入端和二個輸出端。六個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端S1、置位信號輸入端SN和復(fù)位信號輸入端RN ;輸出端是Q和QN ο
[0015]時鐘電路有一個輸入端和四個輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時鐘電路由十二個PMOS和十四個NMOS組成。第六十四PMOS管的柵極Pg64連接CK，漏極Pd64連接第六十四NMOS管的漏極Nd64 ;第六十五PMOS管的柵極Pg65連接第六十四PMOS管的漏極Pd64，漏極Pd65連接第六十五NMOS管的漏極Nd65，源極Ps65連接電源VDD ;第六十六PMOS管的柵極Pg66連接第六十五PMOS管的漏極Pd65,漏極Pd66連接第六十六NMOS管的漏極Nd66，源極Ps66連接電源VDD ;第六十七PMOS管的柵極Pg67連接第六十六PMOS管的漏極Pd66，漏極Pd67連接第六十七NMOS管的漏極Nd67，源極Ps67連接電源VDD ；第六十八PMOS管的柵極Pg68連接CK，漏極Pd68連接第六十九PMOS管的源極Ps69，源極Ps68連接VDD ;第六十九PMOS管的柵極Pg69連接第六十七PMOS管的漏極Pd67，漏極Pd69連接第六十八NMOS管的漏極Nd68，并作為時鐘電路的一個輸出端cnl，源極Ps69連接Pd68 ;第七十PMOS管的柵極Pg70連接CK，漏極Pd70連接第七十一 PMOS管的源極Ps71，源極Ps70連接VDD ;第七十一 PMOS管的柵極Pg71連接第六十七PMOS管的漏極Pd67，漏極Pd71連接第七十NMOS管的漏極Nd70，并作為時鐘電路的一個輸出端cn2，源極Ps71連接Pd70 ;第七十二 PMOS管的柵極Pg72連接第七十二 NMOS管的柵極Ng72并作為時鐘電路的一個輸出端Cl，漏極Pd72連接第六十九PMOS管的漏極Pd69，并連接輸出端cnl，源極Ps72連接VDD ;第七十三PMOS管的柵極Pg73連接第七十四NMOS管的柵極Ng74并作為時鐘電路的一個輸出端c2，漏極Pd73連接第七十四NMOS管的漏極Nd74并連接輸出端cn2，源極Ps73連接VDD ;第七十四PMOS管的柵極Pg74連接輸出端cnl，漏極Pd74連接輸出端Cl，源極Ps74連接VDD ;第七 十五PMOS管的柵極Pg75連接輸出端cn2，漏極Pd75連接輸出端c2，源極Ps75連接VDD ;第六十四NMOS管的柵極Ng64連接CK，漏極Nd64連接第六十四PMOS管的漏極Pd64 ;第六十五NMOS管的柵極Ng65連接第六十四NMOS管的漏極Nd64，漏極Nd65連接第六十五PMOS管的漏極Pd65，源極Ns65連接VSS ;第六十六NMOS管的柵極Ng66連接第六十五NMOS管的漏極Nd65,漏極Nd66連接第六十六PMOS管的漏極Pd66,源極Ns66連接VSS ;第六十七NMOS管的柵極Ng67連接第六十六NMOS管的漏極Nd66，漏極Nd67連接第六十七PMOS管的漏極Pd67，源極Ns67連接VSS ;第六十八NMOS管的柵極Ng68連接第六十七NMOS管的漏極Nd67，源極Ns68連接第六十九NMOS管的漏極Nd69，漏極連接cnl ；第六十九NMOS管的柵極Ng69連接CK，漏極Nd69連接第六十八NMOS管的源極Nd68，源極Ns69連接VSS ;第七十NMOS管的柵極Ng70連接第六十七NMOS管的漏極Nd67，源極Ns70連接第七十一 NMOS管的漏極Nd71，漏極連接cn2 ;第七十一 NMOS管的柵極Ng71連接CK，漏極Nd71連接第七十NMOS管的源極Ns70，源極Ns71連接VSS ;第七十二 NMOS管的柵極Ng72連接輸出端Cl，漏極Nd72連接輸出端cnl，源極Ns72連接第七十三NMOS管的漏極Nd73 ；第七十三NMOS管的柵極Ng73連接輸出端Cl，漏極Nd73連接第七十二 NMOS管源極Ns72，源極Ns73連接VSS ;第七十四NMOS管的柵極Ng74連接輸出端c2，漏極Nd74連接輸出端cn2，源極Ns74連接第七十五NMOS管的漏極Nd75 ;第七十五NMOS管的柵極Ng75連接輸出端c2，漏極Nd75連接第七十四NMOS管的源極Ns74，源極Ns75連接VSS ;第七十六NMOS管的漏極Nd76連接輸出端Cl，柵極Ng76連接輸出端cnl，源極Ns76連接VSS ;第七十七NMOS管的漏極Nd77連接輸出端c2，柵極Ng77連接輸出端cn2，源極Ns77連接VSS。
[0016]緩沖電路有一個輸入端和一個輸出端，輸入端為D，輸出端為D1。緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接PglJf極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0017]掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE,輸出端為SEN。掃描控制緩沖電路由第四十三PMOS管和第四十三NMOS管組成。第四十三PMOS管的襯底和源極Ps43均連接電源VDD，第四 十三NMOS管的襯底和源極Ns43均接地VSS。第四十三PMOS管的柵極Pg43連接SE，漏極Pd43連接第四十三NMOS管的漏極Nd43，并作為掃描控制電路的輸出端SEN ;第四十三NMOS管的柵極Ng43連接SE，漏極Nd43連接Pd43。
[0018]置位緩沖電路有一個輸入端和兩個輸出端，輸入端為SN，輸出端是SN01，SN02。置位緩沖電路由十個NMOS管和十個PMOS管組成，置位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十六PMOS管的柵極Pg46連接SN，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ;第四十七PMOS管的柵極Pg47連接第四十六PMOS管的漏極Pd46，漏極Pd47連接第四十七NMOS管的漏極Nd47，源極Ps47連接電源VDD ;第四十八PMOS管的柵極Pg48連接第四十七PMOS管的漏極Pd47，漏極Pd48連接第四十八NMOS管的漏極Nd48，源極Ps48連接電源VDD ;第四十九PMOS管的柵極Pg49連接第四十八PMOS管的漏極Pd48，漏極Pd49連接第四十九NMOS管的漏極Nd49，源極Ps49連接電源VDD ;第五十PMOS管的柵極Pg50連接SN，漏極Pd50連接第五十一 PMOS管的源極Ps51，源極Ps50連接VDD ;第五十一 PMOS管的柵極Pg51連接第四十九PMOS管的漏極Pd49，漏極Pd51連接第五十NMOS管的漏極Nd50 ;第五十二 PMOS管的柵極Pg52連接SN，漏極Pd52連接第五十三PMOS管的源極Ps53，源極Ps52連接VDD ;第五十三PMOS管的柵極Pg53連接第四十九PMOS管的漏極Pd49，漏極Pd53連接第五十二 NMOS管的漏極Nd52，源極Ps53連接第五十二 PMOS管的漏極Pd52 ;第五十四PMOS管的柵極Pg54連接第五^ PMOS管的漏極Pd51，源極Ps54連接電源VDD，漏極Pd54連接第五十四NMOS管的漏極Nd54并作為置位緩沖電路的一個輸出端SNOl ;第五十五PMOS管的柵極Pg55連接第五十三PMOS管的漏極Pd53，源極Ps55連接電源VDD，漏極Pd55連接第五十五NMOS管的漏極Nd55并作為置位緩沖電路的另一個輸出端SN02 ;第四十六NMOS管的柵極Ng46連接SN，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，漏極Nd47連接第四十七PMOS管的漏極Pd47，源極Ns47連接VSS ;第四十八NMOS管的柵極Ng48連接第四十七NMOS管的漏極Nd47，漏極Nd48連接第四十八PMOS管的漏極Pd48，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十八NMOS管的漏極Nd48，漏極Nd49連接第四十九PMOS管的漏極Pd49，源極Ns49連接VSS ;第五十NMOS管的柵極Ng50連接第四十九NMOS管的漏極Nd49，源極Ns50連接第五十一 NMOS管的漏極Nd51，漏極Nd51連接第五十四NMOS管柵極Ng54 ;第五十一 NMOS管的柵極Ng51連接SN，漏極Nd51連接第五十NMOS管的源極Nd50，源極Ns51連接VSS ;第五十二 NMOS管的柵極Ng52連接第四十九NMOS管的漏極Nd49，源極Ns52連接第五十三NMOS管的漏極Nd53，漏極Nd52連接第五十五NMOS管柵極Ng55 ;第五十三NMOS管的柵極Ng53連接SN，漏極Nd53連接第五十二NMOS管的源極Nd52，源極Ns53連接VSS。第五十四NMOS管的柵極Ng54連接第五十NMOS管的漏極Nd50，源極Ns54連接地VSS，漏極Nd54連接第五十四PMOS管的漏極Pd54并連接輸出端SNOl ;第五十五NMOS管的柵極Ng55連接第五十二 NMOS管漏極Nd52，漏極Nd55連接第五十五PMOS管的漏極Nd55并連接輸出端SN02，源極Ns55連接VSS。
[0019]復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端為RN1、RN2。復(fù)位電路由八個PMOS和八個NMOS組成。第五十六PMOS管的柵極Pg56連接RN，漏極Pd56連接第五十六NMOS管的漏極N`d56，源極Ps56連接VDD ;第五十七PMOS管的柵極Pg57連接第五十六PMOS管的漏極Pd56，漏極Pd57連接第五十七NMOS管的漏極Nd57，源極Ps57連接電源VDD ;第五十八PMOS管的柵極Pg58連接第五十七PMOS管的漏極Pd57，漏極Pd58連接第五十八NMOS管的漏極Nd58，源極Ps58連接電源VDD ;第五十九PMOS管的柵極Pg59連接第五十八PMOS管的漏極Pd58，漏極Pd59連接第五十九NMOS管的漏極Nd59，源極Ps59連接電源VDD ;第六十PMOS管的柵極Pg60連接RN，漏極Pd60連接第六十一 PMOS管的源極Ps61，源極Ps60連接VDD ;第六十一 PMOS管的柵極Pg61連接第五十九PMOS管的漏極Pd59，漏極Pd61連接第六十NMOS管的漏極Nd60，并作為復(fù)位緩沖電路的輸出端RNl，源極Ps61連接第六十PMOS管的漏極Pd60 ;第六十二 PMOS管的柵極Pg62連接RN，漏極Pd62連接第六十三PMOS管的源極Ps63，源極Ps62連接VDD ;第六十三PMOS管的柵極Pg63連接第五十九PMOS管的漏極Pd59，漏極Pd63連接第六十二 NMOS管的漏極Nd62，并作為復(fù)位緩沖電路的一個輸出端RN2，源極Ps63連接Pd62 ;第五十六NMOS管的柵極Ng56連接RN，漏極Nd56連接第五十六PMOS管的漏極Pd56，源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接第五十六NMOS管的漏極Nd56，漏極Nd57連接第五十七PMOS管的漏極Pd57，源極Ns57連接VSS ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五十八PMOS管的漏極Pd58，源極Ns58連接VSS ;第五十九NMOS管的柵極Ng59連接第五十八NMOS管的漏極Nd58，漏極Nd59連接第五十九PMOS管的漏極Pd59，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接第五十九NMOS管的漏極Nd59，源極Ns60連接第六十一 NMOS管的漏極Nd61，漏極Nd60連接第六十一 PMOS管的漏極Pd61并連接輸出端RNl ;第六十一 NMOS管的柵極Ng61連接RN，漏極Nd61連接第六十NMOS管的源極Ns60，源極Ns61連接VSS ;第六十二 NMOS管的柵極Ng62連接第五十九NMOS管的漏極Nd59，源極Ns62連接第六十三NMOS管的漏極Nd63，漏極Nd62連接第六十三PMOS管的漏極Pd63，并連接輸出端RN2 ;第六十三NMOS管的柵極Ng63連接RN，漏極Nd63連接第六十二 NMOS管的源極Ns62，源極Ns63連接VSS。
[0020]主鎖存器有十三輸入端和兩個輸出端，輸入端為D，Dl, SI, SE，SEN, SNOI, SN02，RNl, RN2, cl, c2, cnl, cn2 ;輸出端為ml，mlr。主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極PslO，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十三PMOS管的源極Psl3，源極PslO連接Pd9 ;第^^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Psl2，源極Psll連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ;第十三PMOS管的柵極Pgl3連接Cl，漏極Pdl3連接第九NMOS管的漏極Nd9，源極Psl3連接PdlO ;第十四PMOS管的柵極Pgl4連接SI，漏極Pdl4連接第十五PMOS管的源極Psl5，源極Psl4連接電源VDD ;第十五PMOS管的柵極Pgl5連接SEN，漏極Pdl5連接第十八PMOS管的源極Psl8，源極Psl5連接Pdl4 ;第十六PMOS管的柵極Pgl6連接SE，漏極Pdl6連接第十七PMOS管的源極Psl7，源極Psl6連接電源VDD ;第十七PMOS管的柵極Pgl7連接D1，漏極Pdl7連接第十八PMOS管的源極Psl8，源極Psl7連接Pdl6 ;第十八PMOS管的柵極Pgl8連接c2，漏極P dl8連接第十四NMOS管的漏極Ndl4，源極Psl8連接Pdl5 ;第十九PMOS管的柵極Pgl9連接RNl，漏極Pdl9連接第二十PMOS管的漏極Pd20，源極Ps 19連接電源VDD ;第二十PMOS管的柵極Pg20連接第十三PMOS管的漏極Pdl3，漏極Pd20連接第十九NMOS管的漏極Ndl9，并作為主鎖存器的一個輸出端mlr，源極Ps20連接第十九PMOS管的漏極Pdl9 ;第二十一 PMOS管的柵極Pg21連接SN01，漏極Pd21連接第二十NMOS管的漏極Pd20,并連接輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接RN2，漏極Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接第十八PMOS管的漏極Pdl8，漏極Pd23連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps23連接第二十二 PMOS管的漏極Pd22 ;第二十四PMOS管的柵極Pg24連接SN02，漏極Pd24連接第二十三NMOS管的漏極Nd23，并連接輸出端ml，源極Ps24連接電源VDD ;第二十五PMOS管的柵極Pg25連接Pd24，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cnl，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極Ps26連接Pd25 ;第二十七PMOS管的柵極Pg27連接第二十一 PMOS管的漏極Pd21，并連接輸出端mlr，漏極Pd27連接第二十八PMOS管的源極Ps28和Pdl8，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cn2，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl3，源極Ns9連接第十匪OS管的漏極NdlO ;第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第十一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ;第十四NMOS管的柵極Ngl4連接cn2，漏極Ndl4連接Pdl8，源極Nsl4連接第十五NMOS管的漏極Ndl5 ；第十五NMOS管的柵極Ngl5連接SE，漏極Ndl5連接Nsl4，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SI，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接D1，漏極Ndl7連接Nsl4，源極Nsl7連接第十八NMOS管的漏極Ndl8 ;第十八NMOS管的柵極Ngl8連接SEN，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ；第十九NMOS管的柵極Ngl9連接Pdl8，漏極Ndl9連接Pd20，源極Nsl9接第二十NMOS管源極Ns20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Pd21，源極Ns20接第二十一NMOS管的漏極Nd21 ;第二十一 NMOS管的柵極Ng21連接SN02，漏極Nd21連接Ns20，源極Ns21接VSS ;第二十二 NMOS管的柵極Ng22連接第十三PMOS管的漏極Pdl3，漏極Nd22連接Pd23，源極Ns22接Nd24 ;第二十三NMOS管的柵極Ng23連接RN1，漏極Nd23連接Pd24，并連接輸出端ml，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接SNOl，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接Cl，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd21，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接c2，漏極Nd27連接Pd28，源極Ns27接Nd28 ;第二十八NMOS管的柵極Ng28連接Pd24，漏極Nd28連接Ns27，源極Ns28接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)。第十九PMOS管和第二十NMOS管組成主鎖存器中的復(fù)位結(jié)構(gòu)。第二十一 PMOS管和第二^^一 NMOS管組成主鎖存器中的置位結(jié)構(gòu)。
[0021]從鎖存器有十個輸入端和兩個輸出端，輸入端為SN01，SN02，RNl，RN2，cl，c2，cnl，cn2,ml,mlr ;輸出端為sl，sir。從鎖存器由十四個PMOS管和十四個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十九PMOS管的柵極Pg29連接mlr，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ；第三十PMOS管的柵極Pg30連接cnl，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接ml，漏極Pd31連接第三十二 PMOS管的源極Ps32，源極Ps31連接電源VDD `;第三十二 PMOS管的柵極Pg32連接cn2，漏極Pd32連接第三十一 NMOS管的漏極Nd31，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接RN1，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接Pd30，漏極Pd34連接第三十三NMOS管的漏極Nd33，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接SNOl，漏極Pd35連接第三十四NMOS管的漏極Nd34，并作為從鎖存器的一個輸出端Si，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接RN2，漏極Pd36連接第三十七PMOS管的源極Ps37，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接Pd32，漏極Pd37連接第三十六NMOS管的漏極Nd36并作為從鎖存器的輸出端sir，源極Ps37連接Pd36 ;第三十八PMOS管的柵極Pg38連接SN02，漏極Pd38連接第三十七NMOS管的漏極Nd37并連接輸出端sir，源極Ps38連接VDD ;第三十九PMOS管的柵極Pg39連接Pd38，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接cnl，漏極Pd40連接第三十九NMOS管的漏極Nd39并連接Pd30，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接Pd35，漏極Pd41連接Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接cn2，漏極Pd42連接Nd41和Nd31，源極Ps42接Pd41 ;第二十九NMOS管的柵極Ng29連接Cl，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接ml，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接c2，漏極Nd31連接Pd32，源極Ns31接Nd32 ;第三十二 NMOS管的柵極Ng32連接mlr，漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接Pd32，漏極Nd33連接Pd34，源極Ns33接Nd35 ;第三十四NMOS管的柵極Ng34連接RN2，漏極Nd34連接Pd35，源極Ns34接Nd35 ;第三十五NMOS管的柵極Ng35連接SN02，漏極Nd35連接Ns33，源極Ns35連接VSS ;第三十六NMOS管的柵極Ng36連接Pd30，漏極Nd36連接Pd37，源極Ns36接Nd38 ;第三十七NMOS管的柵極Ng37連接RNl，漏極Nd37連接Pd38，源極Ns37連接第三十八NMOS管的漏極Nd38 ;第三十八NMOS管的柵極Ng38連接SNOl，漏極Nd38連接Ns37，源極Ns38接地VSS。第三十三PMOS管以及第三十四NMOS管組成從鎖存器中的復(fù)位結(jié)構(gòu)。第三十五PMOS管以及第三十五NMOS管組成從鎖存器中的置位結(jié)構(gòu)。
[0022]輸出緩沖電路有兩個輸入端和一個輸出端，輸入端連接sl和sir,輸出端為Q。輸出緩沖電路由兩個PMOS管和兩個NMOS管組成。輸出緩沖電路所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十四PMOS管的柵極Pg44接輸入端sir，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44接電源VDD ;第四十五PMOS管的柵極Pg45接Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，并作為輸出緩沖電路的輸出Q ;源極Ps45接電源VDD ;第四十四NMOS管的柵極Ng44接輸入端sl，漏極Nd44連接Pd44，源極Ns44接地VSS ;第四十五NMOS管的柵極Ng45接Nd44，漏極Nd45連接Pd45，源極Ns45接地VSS。
[0023]本發(fā)明抗單粒子`翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器工作過程如下:
[0024]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器在處于掃描狀態(tài)的時侯也可進(jìn)入置位狀態(tài)或復(fù)位狀態(tài)，即掃描狀態(tài)和置位狀態(tài)或復(fù)位狀態(tài)可以同時存在。本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器可以在任意時刻進(jìn)行置位和復(fù)位，置位和復(fù)位功能由SN即置位信號輸入端和RN即復(fù)位信號輸入端共同控制。
[0025]當(dāng)SN為低電平、RN為任意電平、SE為任意電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器均進(jìn)入置位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“1”，輸出緩沖電路的輸出端Q為高電平。
[0026]當(dāng)SN為高電平、RN、SE為任意電平為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器進(jìn)入復(fù)位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“0”，輸出緩沖電路的輸出端Q為低電平。
[0027]當(dāng)SN為高電平、RN為高電平、SE為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于正常工作狀態(tài)，即時鐘電路接收CK，對CK進(jìn)行緩沖后分別產(chǎn)生與CK反相的cnl、cn2和與CK同相的cl、c2，并且把cnl、cn2和cl、c2傳入到主鎖存器和從鎖存器。緩沖器電路接收D，將D進(jìn)行延遲后輸出與D同相的D1。在CK為低電平期間，cnl、cn2為高電平，Cl、c2為低電平，主鎖存器開啟，接收D和D1，并對D和Dl中可能帶有的單粒子瞬態(tài)脈沖進(jìn)行濾除然后通過鎖存器輸出與D同相的ml、mlr，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的ml、mlr而是保存上一個CK下降沿采樣到的ml、mlr ;在CK為高電平期間，cnl、cn2為低電平，cl、c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的D和Dl并輸出與D同相的ml、mlr,從鎖存器開啟并接收主鎖存器的輸出ml、mlr,對ml、mlr進(jìn)行緩沖處理并輸出與ml、mlr同相的sl、sir。在任意時刻輸出緩沖電路都要接收從鎖存器的輸出sl、sir，對sl、sir緩沖并輸出與sl、sir同相的Q。
[0028]當(dāng)SN為高電平、RN為高電平、SE為高電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描工作狀態(tài)，即時鐘電路接收CK，對CK進(jìn)行緩沖后分別產(chǎn)生與CK反相的cnl、cn2和與CK同相的cl、c2，并且把cnl、cn2和cl、c2傳入到主鎖存器和從鎖存器。在CK為低電平期間，cnl、cn2為高電平Cl、c2為低電平，主鎖存器開啟，接收SI并對其進(jìn)行緩沖處理后輸出與SI同相的ml、mlr，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的ml、mlr而是保存上一個CK下降沿采樣到的ml、mlr ;在CK為高電平期間，cnl、cn2為低電平、Cl、c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的SI并輸出與SI同相的ml、mlr,從鎖存器開啟并接收主鎖存器的輸出ml、mlr,對ml、mlr進(jìn)行緩沖處理并輸出與ml、mlr同相的sl、slr。在任意時刻輸出緩沖電路都要接收從鎖存器的輸出sl、sir,對sl、sir緩沖并輸出與sl、sir同相的Q。
[0029]掃描控制緩沖電路將輸入信號進(jìn)行緩沖處理后輸出與SE反相的SEN，并將其送入主鎖存器，進(jìn)行掃描行為的控制。
[0030]復(fù)位緩沖電路將輸入信號進(jìn)行延遲后通過雙模冗余的C2MOS結(jié)構(gòu)濾除RN中可能帶有的單粒子瞬態(tài)脈沖，并將輸出的與RN同相的RNl和RN2送入主鎖存器和從鎖存器，進(jìn)行復(fù)位行為的控制。
[0031]置位緩沖電路將輸入信號進(jìn)行延遲后通過雙模冗余的C2MOS結(jié)構(gòu)濾除SN中可能帶有的單粒子瞬態(tài)脈沖，并將輸出的與SN同相的SNOl和SN02送入主鎖存器和從鎖存器，進(jìn)行置位行為的控制。
[0032]采用本發(fā)明可以達(dá)到以下技術(shù)效果:
[0033]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)冗余加固可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。因?yàn)楸景l(fā)明對傳統(tǒng)未加固可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器結(jié)構(gòu)進(jìn)行改造，對主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，并針對主鎖存器和從鎖存器中C2MOS電路結(jié)構(gòu)進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路，進(jìn)一步提高了本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。本發(fā)明抗單粒子翻轉(zhuǎn)可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
【專利附圖】

【附圖說明】
[0034]圖1為申請?zhí)枮?01110323896.3的抗單粒子翻轉(zhuǎn)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖
[0035]圖2為申請?zhí)枮?01110324016.4的一種抗單粒子翻轉(zhuǎn)的可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖
[0036]圖3為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖。
[0037]圖4為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中時鐘電路結(jié)構(gòu)示意圖。
[0038]圖5為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中緩沖電路結(jié)構(gòu)示意圖。
[0039]圖6為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中掃描控制緩沖電路結(jié)構(gòu)示意圖。
[0040]圖7為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中置位緩沖電路結(jié)構(gòu)示意圖。
[0041]圖8為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中復(fù)位緩沖電路結(jié)構(gòu)示意圖。
[0042]圖9為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。
[0043]圖10為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。
[0044]圖11為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中輸出緩沖電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0045]圖3為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時鐘電路(如圖4所示)、緩沖電路(如圖5所示)、掃描控制緩沖電路(如圖6所示)、置位緩沖電路(如圖7所示)、復(fù)位緩沖電路(如圖8所示)、主鎖存器(如圖9所示)、從鎖存器(如圖10所示)和輸出緩沖電路(如圖11所示)組成。本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)可置位和可復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器有六個輸入端和一個輸出端。六個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端S1、置位信號輸入端SN和復(fù)位信號輸入端RN ;輸出端為Q。時鐘電路接收CK，對CK進(jìn)行緩沖處理后分別輸出Cl、c2和cnl、cn2。緩沖電路接收D，對D進(jìn)行緩沖處理后分別輸出D1。掃描控制緩沖電路接收SE，對SE進(jìn)行緩沖處理后分別輸出SEN。置位緩沖電路接收SN，對SN進(jìn)行緩沖處理后輸出SN01、SN02。復(fù)位緩沖電路接收RN，對RN進(jìn)行緩沖處理后輸出 RN1、RN2。主鎖存器接收D、Dl、S1、SE、SEN、cl、c2、cnl、cn2、SN01、SN02、RNl、RN2，主鎖存器在 SE，SEN, cl，c2，cnl, cn2，SNOl，SN02、RN1、RN2 的控制下對 D、Dl 或 SI 進(jìn)行鎖存等處理后輸出 ml、mlr。從鎖存器接收 ml、mlr 以及 cl、c2、cnl、cn2、SN01、SN02、RN1、RN2，從鎖存器在Cl、c2、cnl、cn2、SNOl、SN02、RNl、RN2的控制下對ml、mlr進(jìn)行鎖存等處理后分別輸出sl、slr。輸出緩沖電路接收sl、sir，對其進(jìn)行緩沖處理后輸出Q。SN為高電平、RN為高電平、SE為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于正常工作狀態(tài)；SN為高電平、RN為高電平、SE為高電平時，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描工作狀態(tài)；SN為高電平、RN為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器進(jìn)入復(fù)位狀態(tài)。SN為低電平、RN為高電平或低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器均進(jìn)入置位狀態(tài)。
[0046]如圖4所不,時鐘電路有一個輸入端和四個輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時鐘電路由十二個PMOS和十四個NMOS組成。第六十四PMOS管的柵極Pg64連接CK，漏極Pd64連接第六十四NMOS管的漏極Nd64 ;第六十五PMOS管的柵極Pg65連接第六十四PMOS管的漏極Pd64，漏極Pd65連接第六十五NMOS管的漏極Nd65，源極Ps65連接電源VDD ;第六十六PMOS管的柵極Pg66連接第六十五PMOS管的漏極Pd65，漏極Pd66連接第六十六NMOS管的漏極Nd66，源極Ps66連接電源VDD ;第六十七PMOS管的柵極Pg67連接第六十六PMOS管的漏極Pd66，漏極Pd67連接第六十七NMOS管的漏極Nd67，源極Ps67連接電源VDD ;第六十八PMOS管的柵極Pg68連接CK，漏極Pd68連接第六十九PMOS管的源極Ps69，源極Ps68連接VDD ;第六十九PMOS管的柵極Pg69連接第六十七PMOS管的漏極Pd67，漏極Pd69連接第六十八NMOS管的漏極Nd68，并作為時鐘電路的一個輸出端cnl，源極Ps69連接Pd68 ;第七十PMOS管的柵極Pg70連接CK，漏極Pd70連接第七十一 PMOS管的源極Ps71，源極Ps70連接VDD ;第七十一 PMOS管的柵極Pg71連接第六十七PMOS管的漏極Pd67，漏極Pd71連接第七十NMOS管的漏極Nd70，并作為時鐘電路的一個輸出端cn2，源極Ps71連接Pd70 ;第七十二 PMOS管的柵極Pg72連接第七十二 NMOS管的柵極Ng72并作為時鐘電路的一個輸出端c I，漏極Pd72連接第六十九PMOS管的漏極Pd69，并連接輸出端cnl，源極Ps72連接VDD ;第七十三PMOS管的柵極Pg73連接第七十四NMOS管的柵極Ng74并作為時鐘電路的一個輸出端c2，漏極Pd73連接第七十四NMOS管的漏極Nd74并連接輸出端cn2，源極Ps73連接VDD ;第七十四PMOS管的柵極Pg74連接輸出端cnl，漏極Pd74連接輸出端Cl，源極Ps74連接VDD ;第七十五PMOS管的柵極Pg75連接輸出端cn2，漏極Pd75連接輸出端c2，源極Ps75連接VDD ;第六十四NMOS管的柵極Ng64連接CK，漏極Nd64連接第六十四PMOS管的漏極Pd64 ;第六十五NMOS管的柵極Ng65連接第六十四NMOS管的漏極Nd64，漏極Nd65連接第六十五PMOS管的漏極Pd65，源極Ns65連接VSS ;第六十六NMOS管的柵極Ng66連接第六十五NMOS管的漏極Nd65，漏極Nd66連接第六十六PMOS管的漏極Pd66，源極Ns66連接VSS ;第六十七NMOS管的柵極Ng67連接第六十六NMOS管的漏極Nd66，漏極Nd67連接第六十七PMOS管的漏極Pd67，源極Ns67連接VSS ;第六十八NMOS管的柵極Ng68連接第六十七NMOS管的漏極Nd67，源極Ns68連接第六十九NMOS管的漏極Nd69，漏極連接cnl ;第六十九NMOS管的柵極Ng69連接CK，漏極Nd69連接第六十八NMOS管的源極Nd68，源極Ns69連接VSS ;第七十NMOS管的柵極Ng70連接第六十七NMOS管的漏極Nd67，源極Ns70連接第七十一 NMOS管的漏極Nd71，漏極連接cn2 ;第七十一 NMOS管的柵極Ng71連接CK,漏極Nd71連接第七十NMOS管的源極Ns70，源極Ns71連接VSS ;第七十二 NMOS管的柵極Ng72連接輸出端Cl，漏極Nd72連接輸出端cnl，源極Ns72連接第七十三NMOS管的漏極Nd73 ;第七十三NMOS管的柵極Ng73連接輸出端cl，漏極Nd73連接第七十二 NMOS管源極Ns72，源極Ns73連接VSS ;第七十四NMOS管的柵極Ng74連接輸出端c2，漏極Nd74連接輸出端cn2，源極Ns74連接第七十五NMOS管的漏極Nd75 ;第七十五NMOS管的柵極Ng75連接輸出端c2，漏極Nd75連接第七十四NMOS管的源極Ns74，源極Ns75連接VSS ;第七十六NMOS管的漏極Nd76連接輸出端Cl，柵極Ng76連接輸出端cnl，源極Ns76連接VSS ;第七十七NMOS管的漏極Nd77連接輸出端c2，柵極Ng77連接輸出端cn2，源極Ns77連接VSS。
[0047]如圖5所示，緩沖電路有一個輸入端和一個輸出端，輸入端為D，輸出端為D1。緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一 PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接Pgl，漏極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS 管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0048]如圖6所不,掃描控制緩沖電路有一個輸入端和一個輸出端,輸入端為SE,輸出端為SEN。掃描控制緩沖電路由第四十三PMOS管和第四十三NMOS管組成。第四十三PMOS管的襯底和源極Ps43均連接電源VDD，第四十三NMOS管的襯底和源極Ns43均接地VSS。第四十三PMOS管的柵極Pg43連接SE，漏極Pd43連接第四十三NMOS管的漏極Nd43，并作為掃描控制電路的輸出端SEN ;第四十三NMOS管的柵極Ng43連接SE，漏極Nd43連接Pd43。
[0049]如圖7所示，置位緩沖電路有一個輸入端和兩個輸出端，輸入端為SN，輸出端是SNOI, SN02。置位緩沖電路由十個NMOS管和十個PMOS管組成，置位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十六PMOS管的柵極Pg46連接SN，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ;第四十七PMOS管的柵極Pg47連接第四十六PMOS管的漏極Pd46，漏極Pd47連接第四十七NMOS管的漏極Nd47，源極Ps47連接電源VDD ;第四十八PMOS管的柵極Pg48連接第四十七PMOS管的漏極Pd47，漏極Pd48連接第四十八NMOS管的漏極Nd48，源極Ps48連接電源VDD ;第四十九PMOS管的柵極Pg49連接第四十八PMOS管的漏極Pd48，漏極Pd49連接第四十九NMOS管的漏極Nd49，源極Ps49連接電源VDD ;第五十PMOS管的柵極Pg50連接SN，漏極Pd50連接第五十一PMOS管的源極Ps51，源極Ps50連接VDD ;第五十一 PMOS管的柵極Pg51連接第四十九PMOS管的漏極Pd49，漏極Pd51連接第五十NMOS管的漏極Nd50 ;第五十二 PMOS管的柵極Pg52連接SN，漏極Pd52連接第五十三PMOS管的源極Ps53，源極Ps52連接VDD ;第五十三PMOS管的柵極Pg53連接第四十九PMOS管的漏極Pd49，漏極Pd53連接第五十二 NMOS管的漏極Nd52，源極Ps53連接第五十二 PMOS管的漏極Pd52 ;第五十四PMOS管的柵極Pg54連接第五十一 PMOS管的漏極Pd51，源極Ps54連接電源VDD，漏極Pd54連接第五十四NMOS管的漏極Nd54并作為置位緩沖電路的一個輸出端SNOl ;第五十五PMOS管的柵極Pg55連接第五十三PMOS管的漏極Pd53，源極Ps55連接電源VDD，漏極Pd55連接第五十五NMOS管的漏極Nd55并作為置位緩沖電路的另一個輸出端SN02 ;第四十六NMOS管的柵極Ng46連接SN，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，漏極Nd47連接第四十七PMOS管的漏極Pd47，源極Ns47連接VSS ;第四十八NMOS管的柵極Ng48連接第四十七NMOS管的漏極Nd47，漏極Nd48連接第四十八PMOS管的漏極Pd48，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十八NMOS管的漏極Nd48，漏極Nd49連接第四十九PMOS管的漏極Pd49，源極Ns49連接VSS ;第五十NMOS管的柵極Ng50連接第四十九NMOS管的漏極Nd49，源極Ns50連接第五^ NMOS管的漏極Nd51,漏極Nd51連接第五十四NMOS管柵極Ng54 ;第五i NMOS管的柵極Ng51連接SN，漏極Nd51連接第五十NMOS管的源極Nd50，源極Ns51連接VSS ;第五十二NMOS管的柵極Ng52連接第四十九NMOS管的漏極Nd49，源極Ns52連接第五十三NMOS管的漏極Nd53，漏極Nd52連接第五十五NMOS管柵極Ng55 ;第五十三NMOS管的柵極Ng53連接SN，漏極Nd53連接第五十二 NMOS管的源極Nd52，源極Ns53連接VSS。第五十四NMOS管的柵極Ng54連接第五十NMOS管的漏極Nd50，源極Ns54連接地VSS，漏極Nd54連接第五十四PMOS管的漏極Pd54并連接輸出端SNOl ;第五十五NMOS管的柵極Ng55連接第五十二 NMOS管漏極Nd52，漏極Nd55連接第五十五PMOS管的漏極Nd55并連接輸出端SN02，源極Ns55連接VSS。
[0050]如圖8所示，復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端為RN1、RN2。復(fù)位電路由八個PMOS和八個NMOS組成。第五十六PMOS管的柵極Pg56連接RN，漏極Pd56連接第五十六NMOS管的漏極Nd56，源極Ps56連接VDD ;第五十七PMOS管的柵極Pg57連接第五十六PMOS管的漏極Pd56，漏極Pd57連接第五十七NMOS管的漏極Nd57，源極Ps57連接電源VDD ;第五十八PMOS管的柵極Pg58連接第五十七PMOS管的漏極Pd57，漏極Pd58連接第五十八NMOS管的漏極Nd58，源極Ps58連接電源VDD ;第五十九PMOS管的柵極Pg59連接第五十八PMOS管的漏極Pd58，漏極Pd59連接第五十九NMOS管的漏極Nd59，源極Ps59連接電源VDD ;第六十PMOS管的柵極Pg60連接RN，漏極Pd60連接第六十一 PMOS管的源極Ps61，源極Ps60連接VDD ;第六十一 PMOS管的柵極Pg61連接第五十九PMOS管的漏極Pd59，漏極Pd61連接第六十NMOS管的漏極Nd60，并作為復(fù)位緩沖電路的輸出端RNl，源極Ps61連接第六十PMOS管的漏極Pd60 ;第六十二 PMOS管的柵極Pg62連接RN，漏極Pd62連接第六十三PMOS管的源極Ps63，源極Ps62連接VDD ;第六十三PMOS管的柵極Pg63連接第五十九PMOS管的漏極Pd59，漏極Pd63連接第六十二 NMOS管的漏極Nd62，并作為復(fù)位緩沖電路的一個輸出端RN2，源極Ps63連接Pd62 ;第五十六NMOS管的柵極Ng56連接RN，漏極Nd56連接第五十六PMOS管的漏極Pd56，源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接第五十六NMOS管的漏極Nd56，漏極Nd57連接第五十七PMOS管的漏極Pd57，源極Ns57連接VSS ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五十八PMOS管的漏極Pd58，源極Ns58連接VSS ;第五十九NMOS管的柵極Ng59連接第五十八NMOS管的漏極Nd58，漏極Nd59連接第五十九PMOS管的漏極Pd59，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接第五十九NMOS管的漏極Nd59，源極Ns60連接第六十一 NMOS管的漏極Nd61，漏極Nd60連接第六十一 PMOS管的漏極Pd61并連接輸出端RNl ;第六十一 NMOS管的柵極Ng61連接RN，漏極Nd61連接第六十NMOS管的源極Ns60，源極Ns61連接VSS ;第六十二 NMOS管的柵極Ng62連接第五十九NMOS管的漏極Nd59，源極Ns62連接第六十三NMOS管的漏極Nd63，漏極Nd62連接第六十三PMOS管的漏極Pd63，并連接輸出端RN2 ;第六十三NMOS管的柵極Ng63連接RN，漏極Nd63連接第六十二 NMOS管的源極Ns62，源極Ns63連接VSS。
[0051] 如圖9所示，(緩沖電路和D和Dl對換了，可主鎖存器圖和這一段文字未改)主鎖存器有十三輸入端和兩個輸出端，輸入端為D，Dl, SI, SE，SEN, SNOl，SN02, RNl，RN2, cl,c2，cnl，cn2 ;輸出端為ml，mlr。主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極PslO，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十三PMOS管的源極Psl3，源極PslO連接Pd9 ?’第十一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Psl2，源極Psll連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ；第十三PMOS管的柵極Pgl3連接Cl，漏極Pdl3連接第九NMOS管的漏極Nd9，源極Psl3連接PdlO ;第十四PMOS管的柵極Pgl4連接SI，漏極Pdl4連接第十五PMOS管的源極Psl5，源極Psl4連接電源VDD ;第十五PMOS管的柵極Pgl5連接SEN，漏極Pdl5連接第十八PMOS管的源極Psl8，源極Psl5連接Pdl4 ;第十六PMOS管的柵極Pgl6連接SE，漏極Pdl6連接第十七PMOS管的源極Psl7，源極Psl6連接電源VDD ;第十七PMOS管的柵極Pgl7連接Dl，漏極Pdl7連接第十八PMOS管的源極Psl8，源極Psl7連接Pdl6 ;第十八PMOS管的柵極Pgl8連接c2，漏極Pdl8連接第十四NMOS管的漏極Ndl4，源極Psl8連接Pdl5 ;第十九PMOS管的柵極Pgl9連接RNl，漏極Pdl9連接第二十PMOS管的漏極Pd20，源極Psl9連接電源VDD ;第二十PMOS管的柵極Pg20連接第十三PMOS管的漏極Pdl3，漏極Pd20連接第十九NMOS管的漏極Ndl9，并作為主鎖存器的一個輸`出端mlr，源極Ps20連接第十九PMOS管的漏極Pdl9 ；第二H^一 PMOS管的柵極Pg21連接SN01，漏極Pd21連接第二十NMOS管的漏極Pd20，并連接輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接RN2，漏極Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接第十八PMOS管的漏極Pdl8，漏極Pd23連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps23連接第二十二 PMOS管的漏極Pd22 ;第二十四PMOS管的柵極Pg24連接SN02，漏極Pd24連接第二十三NMOS管的漏極Nd23，并連接輸出端ml，源極Ps24連接電源VDD ;第二十五PMOS管的柵極Pg25連接Pd24，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cnl，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極Ps26連接Pd25 ;第二十七PMOS管的柵極Pg27連接第二十一 PMOS管的漏極Pd21，并連接輸出端mlr，漏極Pd27連接第二十八PMOS管的源極Ps28和Pdl8，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cn2，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ;第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第^^一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ;第十四NMOS管的柵極Ngl4連接cn2，漏極Ndl4連接Pdl8，源極Nsl4連接第十五NMOS管的漏極Ndl5 ;第十五NMOS管的柵極Ngl5連接SE，漏極Ndl5連接Nsl4，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SI，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ;第十七NMOS管的柵極Ngl7連接D1，漏極Ndl7連接Nsl4，源極Nsl7連接第十八NMOS管的漏極Ndl8 ;第十八NMOS管的柵極Ngl8連接SEN，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ;第十九NMOS管的柵極Ngl9連接Pdl8，漏極Ndl9連接Pd20，源極Nsl9接第二十NMOS管源極Ns20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Pd21，源極Ns20接第二十一 NMOS管的漏極Nd21 ;第二十一 NMOS管的柵極Ng21連接SN02，漏極Nd21連接Ns20，源極Ns21接VSS ;第二十二 NMOS管的柵極Ng22連接第十三PMOS管的漏極Pdl3，漏極Nd22連接Pd23，源極Ns22接Nd24 ;第二十三NMOS管的柵極Ng23連接RNl，漏極Nd23連接Pd24，并連接輸出端ml，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接SNOl，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接cl，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd21，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接c2，漏極Nd27連接Pd28，源極Ns27接Nd28 ;第二十八NMOS管的柵極Ng28連接Pd24，漏極Nd28連接Ns27，源極Ns28接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)。第十九PMOS管和第二十NMOS管組成主鎖存器中的復(fù)位結(jié)構(gòu)。第二H^一 PMOS管和第二十一 NMOS管組成主鎖存器中的置位結(jié)構(gòu)。
[0052]如圖10所示，從鎖存器有十個輸入端和兩個輸出端，輸入端為SN01，SN02, RNl,RN2, cl, c2, cnl, cn2,ml,mlr ;輸出端為sl, sir。從鎖存器由十四個PMOS管和十四個NMOS管組成，從鎖存器中所有PMOS管 的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十九PMOS管的柵極Pg29連接mlr，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接cnl，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接ml，漏極Pd31連接第三十二PMOS管的源極Ps32，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接cn2，漏極Pd32連接第三十一 NMOS管的漏極Nd31，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接RN1，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接Pd30，漏極Pd34連接第三十三NMOS管的漏極Nd33，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接SNOl，漏極Pd35連接第三十四NMOS管的漏極Nd34，并作為從鎖存器的一個輸出端sl，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接RN2，漏極Pd36連接第三十七PMOS管的源極Ps37，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接Pd32，漏極Pd37連接第三十六NMOS管的漏極Nd36并作為從鎖存器的輸出端sir，源極Ps37連接Pd36 ;第三十八PMOS管的柵極Pg38連接SN02，漏極Pd38連接第三十七NMOS管的漏極Nd37并連接輸出端sir,源極Ps38連接VDD ;第三十九PMOS管的柵極Pg39連接Pd38，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接cnl，漏極Pd40連接第三十九NMOS管的漏極Nd39并連接Pd30，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接Pd35，漏極Pd41連接Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接cn2，漏極Pd42連接Nd41和Nd31，源極Ps42接Pd41 ;第二十九NMOS管的柵極Ng29連接Cl，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接ml，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接c2，漏極Nd31連接Pd32，源極Ns31接Nd32 ;第三十二 NMOS管的柵極Ng32連接mlr,漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接Pd32，漏極Nd33連接Pd34，源極Ns33接Nd35 ;第三十四NMOS管的柵極Ng34連接RN2，漏極Nd34連接Pd35，源極Ns34接Nd35 ;第三十五NMOS管的柵極Ng35連接SN02，漏極Nd35連接Ns33，源極Ns35連接VSS ;第三十六NMOS管的柵極Ng36連接Pd30，漏極Nd36連接Pd37，源極Ns36接Nd38 ;第三十七NMOS管的柵極Ng37連接RNl，漏極Nd37連接Pd38，源極Ns37連接第三十八NMOS管的漏極Nd38 ;第三十八NMOS管的柵極Ng38連接SN01，漏極Nd38連接Ns37，源極Ns38接地VSS。第三十三PMOS管以及第三十四NMOS管組成從鎖存器中的復(fù)位結(jié)構(gòu)。第三十五PMOS管以及第三十五NMOS管組成從鎖存器中的置位結(jié)構(gòu)。
[0053]如圖11所不,輸出緩沖電路有兩個輸入端和一個輸出端，輸入端連接sI和sIr,輸出端為Q。輸出緩沖電路由兩個PMOS管和兩個NMOS管組成。輸出緩沖電路所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十四PMOS管的柵極Pg44接輸入端sir，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44接電源VDD ;第四十五PMOS管的柵極Pg45接Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，并作為輸出緩沖電路的輸出Q ;源極Ps45接電源VDD ;第四十四NMOS管的柵極Ng44接輸入端sl，漏極Nd44連接Pd44，源極Ns44接地VSS ;第四十五NMOS管的柵極Ng45接Nd44，漏極Nd45連接Pd45，源極Ns45接地VSS。。
[0054]北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2.88MeV.cm2/mg、8.62MeV.cm2/mg> 12.6MeV.cm2/mg和17.0MeV.cm2/mg的四種地面重離子福照測試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)雙模冗余加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110323896.3的中國專利提出的抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110324016.4的中國專利提出的一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器分別連接相同的1000級反向器鏈的輸出端并以40MHz的時鐘頻率工作，1000級反向器鏈的輸入端連接低電平。將上述電路置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為 2.88MeV.cm2/mg、8.62MeV.cm2/mg> 12.6MeV.cm2/mg 和 21.3MeV.cm2/mg 的地面重離子輻照測試環(huán)境中，統(tǒng)計 各LET的重離子輻照過程中各可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器發(fā)生錯誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。表1為使用北京原子能研究院H-13串列加速器進(jìn)行的地面重粒子輻照測試得到的傳統(tǒng)未加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)雙模冗余加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110323896.3的中國專利提出的抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110324016.4的中國專利提出的一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器在LET值分別為2.88MeV -cmVmg^.62MeV -cm2/mg、12.6MeV.cm2/mg和21.3MeV.cm2/mg的地面重離子福照過程中發(fā)生錯誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。從表1的統(tǒng)計可以看出，本發(fā)明的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力優(yōu)于傳統(tǒng)未加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110323896.3的中國專利提出的抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110324016.4的中國專利提出的一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)雙模冗余加固的可置位和可復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
[0055]表1
[0056]
[0057]`
【權(quán)利要求】
1.抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，包括時鐘電路、掃描控制緩沖電路、復(fù)位緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路，其特征在于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可置復(fù)位掃描結(jié)構(gòu)D觸發(fā)器還包括緩沖電路、置位緩沖電路；主鎖存器和從鎖存器均為冗余加固的鎖存器；主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路、置位緩沖電路、復(fù)位緩沖電路連接；主鎖存器還與緩沖電路、掃描控制緩沖電路相連，從鎖存器還與輸出緩沖電路相連；有六個輸入端和二個輸出端；六個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端S1、置位信號輸入端SN和復(fù)位信號輸入端RN ;輸出端是Q和QN。
2.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述時鐘電路有一個輸入端和四個輸出端，輸入端為CK，輸出端為cl、c2、cnl、cn2 ;時鐘電路由十二個PMOS和十四個NMOS組成；第六十四PMOS管的柵極Pg64連接CK，漏極Pd64連接第六十四NMOS管的漏極Nd64 ;第六十五PMOS管的柵極Pg65連接第六十四PMOS管的漏極Pd64，漏極Pd65連接第六十五NMOS管的漏極Nd65，源極Ps65連接電源VDD ；第六十六PMOS管的柵極Pg66連接第六十五PMOS管的漏極Pd65,漏極Pd66連接第六十六NMOS管的漏極Nd66，源極Ps66連接電源VDD ;第六十七PMOS管的柵極Pg67連接第六十六PMOS管的漏極Pd66，漏極Pd67連接第六十七NMOS管的漏極Nd67，源極Ps67連接電源VDD ；第六十八PMOS管的柵極Pg68連接CK，漏極Pd68連接第六十九PMOS管的源極Ps69，源極Ps68連接VDD ;第六十九PMOS管的柵極Pg69連接第六十七PMOS管的漏極Pd67，漏極Pd69連接第六十八NMOS管的漏極Nd68，并作為時鐘電路的一個輸出端cnl，源極Ps69連接Pd68 ;第七十PMOS管的柵極Pg70連接CK，漏極Pd70連接第七十一 PMOS管的源極Ps71，源極Ps70連接VDD ;第七十一 PMOS管的柵極Pg71連接第六十七PMOS管的漏極Pd67，漏極Pd71連接第七十NMOS管的漏極Nd70，并作為時鐘電路的一個輸出端cn2，源極Ps71連接Pd70 ;第七十二 PMOS管的柵極Pg72連接第七十二 NMOS管的柵極Ng72并作為時鐘電路的一個輸出端Cl，漏極Pd72連接第六十九PMOS管的漏極Pd69，并連接輸出端cnl，源極Ps72連接VDD ;第七十三PMOS管的柵極Pg73連接第七十四NMOS管的柵極Ng74并作為時鐘電路的一個輸出端c2·，漏極Pd73連接第七十四NMOS管的漏極Nd74并連接輸出端cn2，源極Ps73連接VDD ;第七十四PMOS管的柵極Pg74連接輸出端cnl，漏極Pd74連接輸出端Cl，源極Ps74連接VDD ;第七十五PMOS管的柵極Pg75連接輸出端cn2，漏極Pd75連接輸出端c2，源極Ps75連接VDD ;第六十四NMOS管的柵極Ng64連接CK，漏極Nd64連接第六十四PMOS管的漏極Pd64 ;第六十五NMOS管的柵極Ng65連接第六十四NMOS管的漏極Nd64，漏極Nd65連接第六十五PMOS管的漏極Pd65，源極Ns65連接VSS ;第六十六NMOS管的柵極Ng66連接第六十五NMOS管的漏極Nd65,漏極Nd66連接第六十六PMOS管的漏極Pd66,源極Ns66連接VSS ;第六十七NMOS管的柵極Ng67連接第六十六NMOS管的漏極Nd66，漏極Nd67連接第六十七PMOS管的漏極Pd67，源極Ns67連接VSS ;第六十八NMOS管的柵極Ng68連接第六十七NMOS管的漏極Nd67，源極Ns68連接第六十九NMOS管的漏極Nd69，漏極連接cnl ；第六十九NMOS管的柵極Ng69連接CK，漏極Nd69連接第六十八NMOS管的源極Nd68，源極Ns69連接VSS ;第七十NMOS管的柵極Ng70連接第六十七NMOS管的漏極Nd67，源極Ns70連接第七十一 NMOS管的漏極Nd71，漏極連接cn2 ;第七十一 NMOS管的柵極Ng71連接CK，漏極Nd71連接第七十NMOS管的源極Ns70，源極Ns71連接VSS ;第七十二 NMOS管的柵極Ng72連接輸出端Cl，漏極Nd72連接輸出端cnl，源極Ns72連接第七十三NMOS管的漏極Nd73 ；第七十三NMOS管的柵極Ng73連接輸出端Cl，漏極Nd73連接第七十二 NMOS管源極Ns72，源極Ns73連接VSS ;第七十四NMOS管的柵極Ng74連接輸出端c2，漏極Nd74連接輸出端cn2，源極Ns74連接第七十五NMOS管的漏極Nd75 ;第七十五NMOS管的柵極Ng75連接輸出端c2，漏極Nd75連接第七十四NMOS管的源極Ns74，源極Ns75連接VSS ;第七十六NMOS管的漏極Nd76連接輸出端Cl，柵極Ng76連接輸出端cnl，源極Ns76連接VSS ;第七十七NMOS管的漏極Nd77連接輸出端c2，柵極Ng77連接輸出端cn2，源極Ns77連接VSS。
3.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述緩沖電路有一個輸入端和一個輸出端，輸入端為D,輸出端為Dl ;緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一 PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接PglJf極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd 6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
4.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE,輸出端為SEN ；掃描控制緩沖電路由第四十三PMOS管和第四十三NMOS管組成；第四十三PMOS管的襯底和源極Ps43均連接電源VDD，第四十三NMOS管的襯底和源極Ns43均接地VSS ;第四十三PMOS管的柵極Pg43連接SE，漏極Pd43連接第四十三NMOS管的漏極Nd43，并作為掃描控制電路的輸出端SEN ;第四十三NMOS管的柵極Ng43連接SE，漏極Nd43連接Pd43。
5.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述置位緩沖電路有一個輸入端和兩個輸出端，輸入端為SN，輸出端是SN01，SN02 ;置位緩沖電路由十個NMOS管和十個PMOS管組成，置位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第四十六PMOS管的柵極Pg46連接SN，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ;第四十七PMOS管的柵極Pg47連接第四十六PMOS管的漏極Pd46，漏極Pd47連接第四十七NMOS管的漏極Nd47，源極Ps47連接電源VDD ;第四十八PMOS管的柵極Pg48連接第四十七PMOS管的漏極Pd47，漏極Pd48連接第四十八NMOS管的漏極Nd48，源極Ps48連接電源VDD ;第四十九PMOS管的柵極Pg49連接第四十八PMOS管的漏極Pd48，漏極Pd49連接第四十九NMOS管的漏極Nd49，源極Ps49連接電源VDD ;第五十PMOS管的柵極Pg50連接SN，漏極Pd50連接第五十一 PMOS管的源極Ps51，源極Ps50連接VDD ;第五十一 PMOS管的柵極Pg51連接第四十九PMOS管的漏極Pd49，漏極Pd51連接第五十NMOS管的漏極Nd50 ;第五十二 PMOS管的柵極Pg52連接SN，漏極Pd52連接第五十三PMOS管的源極Ps53，源極Ps52連接VDD ;第五十三PMOS管的柵極Pg53連接第四十九PMOS管的漏極Pd49，漏極Pd53連接第五十二 NMOS管的漏極Nd52，源極Ps53連接第五十二 PMOS管的漏極Pd52 ;第五十四PMOS管的柵極Pg54連接第五^PMOS管的漏極Pd51，源極Ps54連接電源VDD，漏極Pd54連接第五十四NMOS管的漏極Nd54并作為置位緩沖電路的一個輸出端SNOl ;第五十五PMOS管的柵極Pg55連接第五十三PMOS管的漏極Pd53，源極Ps55連接電源VDD，漏極Pd55連接第五十五NMOS管的漏極Nd55并作為置位緩沖電路的另一個輸出端SN02 ;第四十六NMOS管的柵極Ng46連接SN，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，漏極Nd47連接第四十七PMOS管的漏極Pd47，源極Ns47連接VSS ;第四十八NMOS管的柵極Ng48連接第四十七NMOS管的漏極Nd47，漏極Nd48連接第四十八PMOS管的漏極Pd48，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十八NMOS管的漏極Nd48，漏極Nd49連接第四十九PMOS管的漏極Pd49，源極Ns49連接VSS ;第五十NMOS管的柵極Ng50連接第四十九NMOS管的漏極Nd49，源極Ns50連接第五^ NMOS管的漏極Nd51,漏極Nd51連接第五十四NMOS管柵極Ng54 ;第五i NMOS管的柵極Ng51連接SN，漏極Nd51連接第五十NMOS管的源極Nd50，源極Ns51連接VSS ;第五十二NMOS管的柵極Ng52連接第四十九NMOS管的漏極Nd49，源極Ns52連接第五十三NMOS管的漏極Nd53，漏極Nd52連接第五十五NMOS管柵極Ng55 ;第五十三NMOS管的柵極Ng53連接SN，漏極Nd53連接第五十二 NMOS管的源極Nd52，源極Ns53連接VSS ;第五十四NMOS管的柵極Ng54連接第五十NMOS管的漏極Nd50，源極Ns54連接地VSS，漏極Nd54連接第五十四PMOS管的漏極Pd54并連接輸出端SNOl ;第五十五NMOS管的柵極Ng55連接第五十二 NMOS管漏極Nd52，漏極Nd55連接第五十五PMOS管的漏極Nd55并連接輸出端SN02，源極Ns55連接VSS。
6.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端為RNl、RN2 ；復(fù)位電路由八個PMOS和八個NMOS組成；第五十六PMOS管的柵極Pg56連接RN，漏極Pd56連接第五十六NMOS管的漏極Nd56，源極Ps56連接VDD ;第五十七PMOS管的柵極Pg57連接第五十六PMOS管的漏極Pd56，漏極Pd57連接第五十七NMOS管的漏極Nd57，源極Ps57連接電源VDD ;第五十八PMOS管的柵極Pg58連接第五十七PMOS管的漏極Pd57，漏極Pd58連接第五十八NMOS管的漏極Nd58，源極Ps58連接電源VDD ;第五十九PMOS管的柵極Pg59連接第五十八PMOS管的漏極Pd58，漏極Pd59連接第五十九NMOS管的漏極Nd59，源極Ps59連接電源VDD ;第六十PMOS管 的柵極Pg60連接RN，漏極Pd60連接第六十一 PMOS管的源極Ps61，源極Ps60連接VDD ;第六十一 PMOS管的柵極Pg61連接第五十九PMOS管的漏極Pd59，漏極Pd61連接第六十NMOS管的漏極Nd60，并作為復(fù)位緩沖電路的輸出端RNl，源極Ps61連接第六十PMOS管的漏極Pd60 ;第六十二 PMOS管的柵極Pg62連接RN，漏極Pd62連接第六十三PMOS管的源極Ps63，源極Ps62連接VDD ;第六十三PMOS管的柵極Pg63連接第五十九PMOS管的漏極Pd59，漏極Pd63連接第六十二 NMOS管的漏極Nd62，并作為復(fù)位緩沖電路的一個輸出端RN2，源極Ps63連接Pd62 ;第五十六NMOS管的柵極Ng56連接RN，漏極Nd56連接第五十六PMOS管的漏極Pd56，源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接第五十六NMOS管的漏極Nd56，漏極Nd57連接第五十七PMOS管的漏極Pd57，源極Ns57連接VSS ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五十八PMOS管的漏極Pd58，源極Ns58連接VSS ;第五十九NMOS管的柵極Ng59連接第五十八NMOS管的漏極Nd58，漏極Nd59連接第五十九PMOS管的漏極Pd59，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接第五十九NMOS管的漏極Nd59，源極Ns60連接第六十一 NMOS管的漏極Nd61，漏極Nd60連接第六十一 PMOS管的漏極Pd61并連接輸出端RNl ;第六十一 NMOS管的柵極Ng61連接RN，漏極Nd61連接第六十NMOS管的源極Ns60，源極Ns61連接VSS ;第六十二 NMOS管的柵極Ng62連接第五十九NMOS管的漏極Nd59，源極Ns62連接第六十三NMOS管的漏極Nd63，漏極Nd62連接第六十三PMOS管的漏極Pd63，并連接輸出端RN2 ;第六十三NMOS管的柵極Ng63連接RN，漏極Nd63連接第六十二 NMOS管的源極Ns62，源極Ns63連接VSS。
7.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述主鎖存器有十三輸入端和兩個輸出端，輸入端為D，Dl, SI，SE，SEN, SNOI,SN02, RNl, RN2, cl, c2, cnl, cn2 ;輸出端為ml，mlr ;主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極PslO，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十三PMOS管的源極Ps 13，源極PslO連接Pd9 ;第^^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Psl2，源極Psll連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ;第十三PMOS管的柵極Pgl3連接cl，漏極Pdl3連接第九NMOS管的漏極Nd9，源極Psl3連接PdlO ;第十四PMO`S管的柵極Pgl4連接SI，漏極Pdl4連接第十五PMOS管的源極Psl5，源極Psl4連接電源VDD ;第十五PMOS管的柵極Pgl5連接SEN，漏極Pdl5連接第十八PMOS管的源極Psl8，源極Psl5連接Pdl4 ;第十六PMOS管的柵極Pgl6連接SE，漏極Pdl6連接第十七PMOS管的源極Psl7，源極Psl6連接電源VDD ;第十七PMOS管的柵極Pgl7連接D1，漏極Pdl7連接第十八PMOS管的源極Psl8，源極Psl7連接Pdl6 ;第十八PMOS管的柵極Pgl8連接c2，漏極Pdl8連接第十四NMOS管的漏極Ndl4，源極Psl8連接Pdl5 ;第十九PMOS管的柵極Pgl9連接RNl，漏極Pdl9連接第二十PMOS管的漏極Pd20，源極Ps 19連接電源VDD ;第二十PMOS管的柵極Pg20連接第十三PMOS管的漏極Pdl3，漏極Pd20連接第十九NMOS管的漏極Ndl9，并作為主鎖存器的一個輸出端mlr，源極Ps20連接第十九PMOS管的漏極Pdl9 ;第二十一 PMOS管的柵極Pg21連接SNOl，漏極Pd21連接第二十NMOS管的漏極Pd20,并連接輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接RN2，漏極Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接第十八PMOS管的漏極Pdl8，漏極Pd23連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps23連接第二十二 PMOS管的漏極Pd22 ;第二十四PMOS管的柵極Pg24連接SN02，漏極Pd24連接第二十三NMOS管的漏極Nd23，并連接輸出端ml，源極Ps24連接電源VDD ;第二十五PMOS管的柵極Pg25連接Pd24，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cnl，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極Ps26連接Pd25 ;第二十七PMOS管的柵極Pg27連接第二十一 PMOS管的漏極Pd21，并連接輸出端mlr，漏極Pd27連接第二十八PMOS管的源極Ps28和Pdl8，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cn2，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ;第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第十一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ;第十四NMOS管的柵極Ngl4連接cn2，漏極Ndl4連接Pdl8，源極Nsl4連接第十五NMOS管的漏極Ndl5 ；第十五NMOS管的柵極Ngl5連接SE，漏極Ndl5連接Nsl4，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SI，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接D1，漏極Ndl7連接Nsl4，源極Nsl7連接第十八NMOS管的漏極Ndl8 ;第十八NMOS管的柵極Ngl8連接SEN，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ；第十九NMOS管的柵極Ngl9連接Pdl8，漏極Ndl9連接Pd20，源極Nsl9接第二十NMOS管源極Ns20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Pd21，源極Ns20接第二十一NMOS管的漏極Nd21 ;第二十一 NMOS管的柵極Ng21連接SN02，漏極Nd21連接Ns20，源極Ns21接VSS ;第二十二 NMOS管的柵極Ng22連接第十三PMOS管的漏極Pdl3，漏極Nd22連接Pd23，源極Ns22接Nd24 ;第二十三NMOS管的柵極Ng23連接RN1，漏極Nd23連接Pd24，并連接輸出端ml，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接SNOl，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接Cl，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd21，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接c2，漏極Nd27連接Pd28，源極Ns27接Nd28 ;第二十八NMOS管的柵極Ng28連接Pd24，漏極Nd28連接Ns27，源極Ns28接地VSS ;第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；第十九PMOS管和第二十NMOS管組成主鎖存器中的復(fù)位結(jié)構(gòu)；第二十一 PMOS管和第二十一 NMOS管組成主鎖存器中的置位結(jié)構(gòu)。
8.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述從鎖存器有十個輸入端和兩個輸出端，輸入端為SN01，SN02，RNl，RN2，cl，c2，cnl, cn2, ml, mlr ;輸出端為si, sir ;從鎖存器由十四個PMOS管和十四個NMOS管組成,從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第二十九PMOS管的柵極Pg29連接mlr，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ；第三十PMOS管的柵極Pg30連接 cnl，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接ml，漏極Pd31連接第三十二 PMOS管的源極Ps32，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接cn2，漏極Pd32連接第三十一 NMOS管的漏極Nd31，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接RN1，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接Pd30，漏極Pd34連接第三十三NMOS管的漏極Nd33，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接SN01，漏極Pd35連接第三十四NMOS管的漏極Nd34，并作為從鎖存器的一個輸出端Si，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接RN2，漏極Pd36連接第三十七PMOS管的源極Ps37，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接Pd32，漏極Pd37連接第三十六NMOS管的漏極Nd36并作為從鎖存器的輸出端sir，源極Ps37連接Pd36 ;第三十八PMOS管的柵極Pg38連接SN02，漏極Pd38連接第三十七NMOS管的漏極Nd37并連接輸出端sir，源極Ps38連接VDD ;第三十九PMOS管的柵極Pg39連接Pd38，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接cnl，漏極Pd40連接第三十九NMOS管的漏極Nd39并連接Pd30，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接Pd35，漏極Pd41連接Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接cn2，漏極Pd42連接Nd41和Nd31，源極Ps42接Pd41 ;第二十九NMOS管的柵極Ng29連接Cl，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接ml，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接c2，漏極Nd31連接Pd32，源極Ns31接Nd32 ;第三十二 NMOS管的柵極Ng32連接mlr，漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接Pd32，漏極Nd33連接Pd34，源極Ns33接Nd35 ;第三十四NMOS管的柵極Ng34連接RN2，漏極Nd34連接Pd35，源極Ns34接Nd35 ;第三十五NMOS管的柵極Ng35連接SN02，漏極Nd35連接Ns33，源極Ns35連接VSS ;第三十六NMOS管的柵極Ng36連接Pd30，漏極Nd36連接Pd37，源極Ns36接Nd38 ；第三十七NMOS管的柵極Ng37連接RNl，漏極Nd37連接Pd38，源極Ns37連接第三十八NMOS管的漏極Nd38 ;第三十八NMOS管的柵極Ng38連接SNOl，漏極Nd38連接Ns37，源極Ns38接地VSS ;第三十三PMOS管以及第三十四NMOS管組成從鎖存器中的復(fù)位結(jié)構(gòu)；第三十五PMOS管以及第三十五NMOS管組成從鎖存器中的置位結(jié)構(gòu)。
9.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可置位復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述輸出緩沖電路有兩個輸入端和一個輸出端，輸入端連接Si和sir，輸出端為Q ;輸出緩沖電路由兩個PMOS管和兩個NMOS管組成；輸出緩沖電路所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第四十四PMOS管的柵極Pg44接輸入端sir，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44接電源VDD ;第四十五PMOS管的柵極Pg45接Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，并作為輸出緩沖電路的輸出Q ；源極Ps45接電源VDD ;第四十四NMOS管的柵極Ng44接輸入端sl，漏極Nd44連接Pd44，源極Ns44接地VSS ;第四 十五NMOS管的柵極Ng45接Nd44，漏極Nd45連接Pd45，源極Ns45接地 VSS。
【文檔編號】H03K3/3562GK103825586SQ201310674586
【公開日】2014年5月28日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2013年12月11日
【發(fā)明者】郭陽, 許文濤, 梁斌, 劉宗林, 陳書明, 胡春媚, 池雅慶, 孫永節(jié), 陳建軍, 李振濤, 楊茂森 申請人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)