專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，更為確切地說(shuō)，涉及包括有根據(jù)彼此相互異步的信號(hào)進(jìn)行操作的保持電路的半導(dǎo)體器件。
背景技術(shù)：
根據(jù)彼此相互異步的多個(gè)信號(hào)來(lái)進(jìn)行操作的邏輯電路無(wú)法保證符合與彼此相關(guān)的信號(hào)有關(guān)的邏輯電路的建立時(shí)間或保持時(shí)間的規(guī)范要求。因此，根據(jù)這些異步信號(hào)來(lái)操作的邏輯電路不可避免地進(jìn)入其中輸出值不能確定的亞穩(wěn)態(tài)。
下面以鎖存電路為例來(lái)講述亞穩(wěn)態(tài)。圖3為鎖存電路11的電路圖。例如，鎖存電路11可以是用于將存儲(chǔ)單元的操作狀態(tài)存儲(chǔ)在DRAM中的一種電路。具體地說(shuō)，鎖存電路11根據(jù)輸入信號(hào)將刷新?tīng)顟B(tài)或讀取/寫(xiě)入狀態(tài)存儲(chǔ)起來(lái)。處理器12根據(jù)鎖存電路11的輸出來(lái)控制存儲(chǔ)單元的操作狀態(tài)。
鎖存電路11包括設(shè)置引腳S、重置引腳R和輸出引腳Q。圖4為鎖存電路11的操作時(shí)序圖。如圖4所示，在高電平的刷新信號(hào)被輸入到重置引腳R之后，鎖存電路11保持刷新?tīng)顟B(tài)，直到低電平的R/W信號(hào)被輸入到設(shè)置引腳R。另一方面，在低電平的R/W信號(hào)被輸入到設(shè)置引腳R之后，鎖存電路11保持讀/寫(xiě)狀態(tài)，直到高電平的刷新信號(hào)被輸入到重置引腳R。
如果這些彼此相關(guān)的變動(dòng)的R/W和刷新信號(hào)無(wú)法滿足建立時(shí)間或保持時(shí)間的規(guī)范要求，則在保持部件13中保持的值將不固定在高電平或低電平。這種情況會(huì)在例如當(dāng)這些信號(hào)被同時(shí)輸入到設(shè)置引腳S和重置引腳R時(shí)發(fā)生，并且結(jié)果，由保持部件13所保持的值被穩(wěn)定在中間電壓(即，圖4中的時(shí)序t3至t5)。
鎖存電路11保持中間電壓而使得不確定狀態(tài)被傳送到下一級(jí)電路的狀態(tài)被稱為亞穩(wěn)態(tài)(即，圖4中的時(shí)序t5至t6)。盡管亞穩(wěn)態(tài)在經(jīng)過(guò)一段時(shí)間之后轉(zhuǎn)變?yōu)楦唠娖交虻碗娖綘顟B(tài)，但是時(shí)間長(zhǎng)度無(wú)法預(yù)測(cè)。亞穩(wěn)態(tài)不可避免地出現(xiàn)在用于根據(jù)彼此相互異步的信號(hào)來(lái)確定要保持的值的電路中。
用于防止亞穩(wěn)態(tài)的各種方法被提了出來(lái)。一個(gè)示例性方法預(yù)測(cè)了當(dāng)輸出變得不穩(wěn)定時(shí)的時(shí)間，并且將輸入到處理器的時(shí)鐘增加某一延遲，其中所述處理器與出現(xiàn)亞穩(wěn)態(tài)的電路相連。該方法利用了當(dāng)由于亞穩(wěn)態(tài)而使電路輸出不穩(wěn)定時(shí)的時(shí)段只是暫時(shí)的這一事實(shí)。另一個(gè)示例性方法基于多個(gè)鎖存電路的多數(shù)決定法防止了亞穩(wěn)態(tài)，其公開(kāi)在日本未核專利公開(kāi)第2000-261310號(hào)中(下面稱之為現(xiàn)有技術(shù)1)。
圖5示出了根據(jù)現(xiàn)有技術(shù)1的邏輯LSI 100。邏輯LSI 100是與系統(tǒng)時(shí)鐘SCK同步操作并且接收相對(duì)于系統(tǒng)時(shí)鐘SCK異步變化的輸入信號(hào)AsnycIn的半導(dǎo)體器件。從而，在邏輯LSI 100中可能出現(xiàn)亞穩(wěn)態(tài)。
作為對(duì)亞穩(wěn)態(tài)的措施，邏輯LSI 100包括分別具有不同延遲時(shí)間的延遲電路101a至101n，以及用于與系統(tǒng)時(shí)鐘SCK同步地存儲(chǔ)異步信號(hào)AsyncIn的觸發(fā)器102a至102n。觸發(fā)器102a至102n分別與相應(yīng)的延遲電路101a至101n相連接。異步信號(hào)AsyncIn經(jīng)由相應(yīng)的延遲電路101a至101n被輸入到觸發(fā)器102a至102n。因此，被輸入到觸發(fā)器102a至102n的異步信號(hào)AsyncIn被所連接的延遲電路所延遲，使得被輸入到每一個(gè)觸發(fā)器的系統(tǒng)時(shí)鐘SCK和異步信號(hào)AsyncIn具有彼此不同的時(shí)序。
觸發(fā)器102a至102n的輸出被輸入到比較器103。比較器103基于多數(shù)法則從觸發(fā)器102a至102n的輸出中選擇多數(shù)的邏輯值，并且輸出該多數(shù)邏輯值。處理器104根據(jù)比較器103的輸出進(jìn)行操作。
在現(xiàn)有技術(shù)1的邏輯LSI 100中，具有不同延遲時(shí)間的輸入信號(hào)被多個(gè)觸發(fā)器所鎖存，并且邏輯值是由多數(shù)法則所確定的。因此，甚至當(dāng)在某些觸發(fā)器中出現(xiàn)亞穩(wěn)態(tài)時(shí)，與亞穩(wěn)態(tài)有關(guān)的誤差沒(méi)有被發(fā)送到處理器104，這是因?yàn)槎鄶?shù)邏輯值是通過(guò)多數(shù)法則使用其他觸發(fā)器的輸出值所確定的。
不過(guò)，現(xiàn)有技術(shù)1的邏輯LSI 100需要包括多個(gè)延遲電路、多個(gè)觸發(fā)器以及比較器，從而造成了電路規(guī)模增加。此外，由于延遲電路，直到信號(hào)被發(fā)送到處理器時(shí)為止的延遲時(shí)間增加了。直到信號(hào)被發(fā)送到處理器時(shí)為止的延遲時(shí)間越長(zhǎng)，則響應(yīng)于輸入信號(hào)而開(kāi)始執(zhí)行操作所需的時(shí)間也更長(zhǎng)。因此，如果指定了從信號(hào)的輸入到對(duì)應(yīng)于該輸入信號(hào)的操作結(jié)束的時(shí)間段，則有時(shí)無(wú)法滿足該規(guī)范要求。例如，為存儲(chǔ)器指定了從讀取指令的輸入到數(shù)據(jù)的輸出之間的時(shí)間段，則太長(zhǎng)的內(nèi)部信號(hào)延遲時(shí)間將無(wú)法滿足對(duì)從指令輸入到數(shù)據(jù)輸出之間的時(shí)間段的規(guī)范要求。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提出了一種半導(dǎo)體器件，包括第一邏輯電路，基于第一電源和第二電源操作；以及第二邏輯電路，基于第一電源和從第二電源升壓的第三電源操作，其中第二邏輯電路包括保持部件，用于保持根據(jù)彼此異步操作的第一信號(hào)和第二信號(hào)生成的值。
根據(jù)本發(fā)明的另一個(gè)方面，提出了一種半導(dǎo)體器件，包括狀態(tài)保持電路，根據(jù)第一信號(hào)和相對(duì)于第一信號(hào)異步操作的第二信號(hào)進(jìn)行操作；以及處理器，根據(jù)第一信號(hào)和狀態(tài)保持電路的輸出進(jìn)行操作，其中狀態(tài)保持電路包括保持部件，用于保持根據(jù)第一信號(hào)和第二信號(hào)生成的值，并且該保持部件是由在導(dǎo)通狀態(tài)下與處理器的晶體管相比具有較小電阻的晶體管組成的，所述處理器用于接收狀態(tài)保持電路的輸出。
根據(jù)本發(fā)明的又一個(gè)方面，提出了一種半導(dǎo)體器件，包括升壓器，基于第一電源和第二電源操作，并且生成從第二電源升壓的第三電源；以及第二邏輯電路，基于第一電源和第三電源操作，其中第二邏輯電路包括第一電路，其根據(jù)彼此異步輸入的第一信號(hào)和第二信號(hào)操作；以及保持部件，其保持第一電路的輸出。
本發(fā)明的半導(dǎo)體器件提供比提供到其他電路的電壓更高的電源電壓，或者在保持部件中使用導(dǎo)通狀態(tài)下具有低電阻(高電流能力)的晶體管，來(lái)保持由彼此異步操作的第一信號(hào)和第二信號(hào)生成的值。這減少了當(dāng)保持部件保持某一值而導(dǎo)致亞穩(wěn)態(tài)時(shí)將保持的值穩(wěn)定到高電平或低電平所需的時(shí)間。具體地說(shuō)，當(dāng)亞穩(wěn)態(tài)只是輕微地變動(dòng)到高電平或低電平時(shí)，該器件允許較大的電流流過(guò)，從而在短時(shí)間內(nèi)將保持在保持部件中的值穩(wěn)定在高電平或低電平。此外，本發(fā)明的半導(dǎo)體器件消除了添加延遲電路等的需要，從而不會(huì)增加電路尺寸。


下面參考附圖來(lái)進(jìn)行講述，將使本發(fā)明的上述和其他目的、優(yōu)勢(shì)和特征更加清楚，其中圖1示出了根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的電路圖；圖2示出了根據(jù)本發(fā)明的第一實(shí)施例的鎖存電路的時(shí)序圖；圖3示出了根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的電路圖；圖4示出了根據(jù)現(xiàn)有技術(shù)的鎖存電路的時(shí)序圖；以及圖5示出了根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的框圖。
具體實(shí)施例方式
下面參考解釋性實(shí)施例來(lái)講述本發(fā)明。本領(lǐng)域的普通技術(shù)人員都知道，使用本發(fā)明的講解可以實(shí)現(xiàn)許多可選實(shí)施例。并且本發(fā)明并不限于用于解釋性目的的實(shí)施例。
第一實(shí)施例下面參考附圖來(lái)講述本發(fā)明的示范實(shí)施例。圖1示出了根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件1的框圖。該實(shí)施例的半導(dǎo)體器件1可以是諸如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等存儲(chǔ)器，其根據(jù)彼此異步操作的兩個(gè)信號(hào)來(lái)確定操作狀態(tài)。在DRAM中，內(nèi)部生成的刷新信號(hào)和從外部發(fā)送來(lái)的R/W(讀/寫(xiě))信號(hào)彼此異步操作，并且存儲(chǔ)單元的狀態(tài)根據(jù)這兩個(gè)信號(hào)被設(shè)置為讀/寫(xiě)狀態(tài)或刷新?tīng)顟B(tài)。DRAM使用鎖存電路將狀態(tài)設(shè)置為這兩種狀態(tài)之一。刷新信號(hào)和R/W信號(hào)分別被提供給鎖存電路的不同輸入端，讀/寫(xiě)和刷新?tīng)顟B(tài)的任何一個(gè)都是根據(jù)鎖存電路的輸出而確定的。
如圖1所示，半導(dǎo)體器件1包括狀態(tài)保持電路(例如，第二邏輯電路或鎖存電路)2、處理器(例如，第一邏輯電路)3以及升壓器5。鎖存電路2是根據(jù)彼此異步操作的第一信號(hào)(例如，R/W信號(hào))和第二信號(hào)(例如，刷新信號(hào))來(lái)保持預(yù)定狀態(tài)的非處理電路。鎖存電路2根據(jù)第一電源(例如，地電壓VSS)和第三電源(例如，升壓電壓Vboot)來(lái)操作，其中所述第三電源是通過(guò)對(duì)提供給半導(dǎo)體器件內(nèi)部的半導(dǎo)體器件1的第二電源(例如，電源電壓VDD)進(jìn)行升壓來(lái)生成的。升壓器5根據(jù)電源電壓VDD和地電壓VSS來(lái)操作，從而生成從電源電壓VDD提升的升壓電壓Vboot?？梢允褂秒姾杀玫葋?lái)作為升壓器5。
處理器3通過(guò)與刷新信號(hào)同步地接收鎖存電路2的輸出來(lái)操作，并且它根據(jù)鎖存電路2的輸出來(lái)控制存儲(chǔ)單元。處理器3基于地電壓VSS和電源電壓VDD進(jìn)行操作。電源電壓VDD可以是大約1.8V，并且升壓電壓Vboot可以是大約4.0V。處理器3包括外圍電路和接收器電路等。
下面來(lái)詳細(xì)講述鎖存電路2。鎖存電路2包括由PMOS晶體管P1和NMOS晶體管N1組成的第一電路，以及保持部件4。PMOS晶體管P1通過(guò)其柵極接收R/W信號(hào)。NMOS晶體管N1通過(guò)其柵極接收刷新信號(hào)。PMOS晶體管P1和NMOS晶體管N1在地電壓VSS和升壓電壓Vboot之間串聯(lián)連接。PMOS晶體管P1和NMOS晶體管N1的漏極在節(jié)點(diǎn)A彼此相連，保持部件4也連接到該節(jié)點(diǎn)。因此，保持部件4保持了節(jié)點(diǎn)A處的電壓。
保持部件4包括反相器INV1和INV2。反相器INV1的輸入連接到節(jié)點(diǎn)A，并且反相器INV1的輸出用作鎖存電路2的輸出Q。此外，反相器INV1的輸出與反相器INV2的輸入相連。反相器INV2的輸出與反相器INV1的輸入相連。反相器INV1和INV2利用地電壓VSS和升壓電壓Vboot作為電源操作。
優(yōu)選情況下，例如，甚至在當(dāng)將地電壓VSS和升壓電壓Vboot用作電源的情況下，組成鎖存電路2的晶體管也具有能夠防止擊穿的耐壓。此外，組成鎖存電路2的晶體管與處理器3中使用的晶體管相比，在導(dǎo)通狀態(tài)下具有較低的電阻(較高的電流能力)。例如，即使鎖存電路2的每一個(gè)晶體管與對(duì)保持部件4的輸出進(jìn)行接收的處理器3的晶體管是相同的元件，當(dāng)將地電壓VSS和升壓電壓Vboot用作電源時(shí)，施加到每一個(gè)晶體管的柵極的電壓增加了，且因此在導(dǎo)通狀態(tài)下每一個(gè)晶體管的電阻下降。此外，當(dāng)將地電壓VSS和升壓電壓Vboot作為電源時(shí)，每一個(gè)晶體管的源極和漏極之間的電壓增加了，從而流經(jīng)源極和漏極之間的電流量相應(yīng)地增加了。此外，通過(guò)使用MTMOS(多閾值MOS)和能夠改變閾值的VTMOS(可變閾值MOS)等，甚至在將地電壓VSS和升壓電壓Vboot作為電源的情況下，在導(dǎo)通狀態(tài)下的每一個(gè)電阻器的電阻可以比較低，其中所述MTMOS具有多個(gè)閾值電壓，并且其特征在于在導(dǎo)通狀態(tài)下具有較低電阻以及在非導(dǎo)通狀態(tài)下具有較低漏電流。另外，在使用MOS晶體管的情況下，通常可以通過(guò)增加晶體管的柵極寬度W來(lái)減少在導(dǎo)通狀態(tài)下的電阻。
圖2示出了表示鎖存電路2的操作的時(shí)序圖的例子。下面參考圖2來(lái)講述鎖存電路2的操作。當(dāng)將高電平刷新信號(hào)輸入到重置引腳R時(shí)，鎖存電路2將輸出引腳Q的輸出保持在刷新?tīng)顟B(tài)，直到低電平R/W信號(hào)被輸入到設(shè)置引腳S時(shí)為止。另一方面，當(dāng)將低電平R/W信號(hào)輸入到設(shè)置引腳S時(shí)，鎖存電路2將輸出引腳Q的輸出保持在R/W狀態(tài)，直到高電平刷新信號(hào)被輸入到重置引腳R時(shí)為止。
在圖2的時(shí)序中，當(dāng)刷新信號(hào)在時(shí)刻t1變?yōu)楦唠娖胶?，輸出引腳Q被保持在刷新?tīng)顟B(tài)，直到R/W信號(hào)在時(shí)刻t2變?yōu)榈碗娖綍r(shí)為止。當(dāng)R/W信號(hào)在時(shí)刻t2變?yōu)榈碗娖胶?，輸出引腳Q被保持在R/W狀態(tài)，直到R/W信號(hào)或刷新信號(hào)在時(shí)刻t3改變?yōu)橹埂?br> 對(duì)于鎖存電路2，指定了建立時(shí)間(建立)和保持時(shí)間(保持)。建立時(shí)間是這樣的時(shí)段，期間一個(gè)信號(hào)應(yīng)該在另一個(gè)信號(hào)改變之前保持一個(gè)值。保持時(shí)間是這樣的時(shí)段，期間一個(gè)信號(hào)應(yīng)該在另一個(gè)信號(hào)改變之后保持一個(gè)值。如果不滿足建立時(shí)間或保持時(shí)間的規(guī)范要求，則會(huì)出現(xiàn)亞穩(wěn)態(tài)。該實(shí)施例的建立時(shí)間或保持時(shí)間的每一個(gè)的規(guī)范要求可以是例如1ns。在圖2的時(shí)序中，建立時(shí)間被規(guī)定為從時(shí)刻t2’至?xí)r刻t2之間的時(shí)段，并且保持時(shí)間被規(guī)定為從時(shí)刻t2至?xí)r刻t2”之間的時(shí)段。
在該實(shí)施例中，由于R/W信號(hào)和刷新信號(hào)彼此異步地操作，因此存在建立時(shí)間或保持時(shí)間的規(guī)范不能被滿足的可能性。下面講述這種情況下的操作。
當(dāng)R/W信號(hào)的下降沿和刷新信號(hào)的上升沿在時(shí)刻t3同時(shí)出現(xiàn)時(shí)，PMOS晶體管P1和NMOS晶體管N1都變?yōu)閷?dǎo)通，從而節(jié)點(diǎn)A的電壓變?yōu)榈仉妷篤SS和升壓電壓Vboot之間的中間電壓。在這種狀態(tài)下，保持部件4保持中間電壓。之后，當(dāng)R/W信號(hào)在時(shí)刻t4變?yōu)楦唠娖綍r(shí)，PMOS晶體管P1變?yōu)榉菍?dǎo)通。此外，當(dāng)刷新信號(hào)在時(shí)刻t5變?yōu)榈碗娖綍r(shí)，NMOS晶體管N1變?yōu)榉菍?dǎo)通。如果時(shí)刻t5和時(shí)刻t4之間的時(shí)間差比保持時(shí)間短，則節(jié)點(diǎn)A的狀態(tài)仍然處于中間電壓，而不會(huì)穩(wěn)定在高電平或低電平。結(jié)果，在時(shí)刻t5和t6之間的時(shí)段期間，鎖存電路2輸出保持中間電壓的亞穩(wěn)態(tài)。中間電壓及時(shí)穩(wěn)定在高電平或低電平。
由于該實(shí)施例的鎖存電路使用了具有較高電流能力的晶體管，因此直到節(jié)點(diǎn)A的電壓變?yōu)橹虚g電壓(例如，Vboot/2)之后被穩(wěn)定在高電平或低電平為止的時(shí)段比現(xiàn)有技術(shù)的鎖存電路中的該時(shí)段短。具體地說(shuō)，由于晶體管具有較高電流能力，因此當(dāng)節(jié)點(diǎn)A的電壓只是輕微偏離中間電壓時(shí)，該輕微的改變使大量的電流流入節(jié)點(diǎn)A。從而，該實(shí)施例的鎖存電路實(shí)現(xiàn)了從亞穩(wěn)態(tài)的及時(shí)恢復(fù)。
如前所述，該實(shí)施例的鎖存電路減少了輸出為未確定的亞穩(wěn)態(tài)的時(shí)段。從而，在不像現(xiàn)有技術(shù)中那樣將延遲電路連接到鎖存電路的輸入或輸出的情況下，防止了在后續(xù)階段將亞穩(wěn)態(tài)傳送到處理器。盡管由于晶體管的電流能力隨著電源電壓的下降而下降，從而在現(xiàn)有技術(shù)的鎖存電路中從亞穩(wěn)態(tài)恢復(fù)的時(shí)間是大約20至30ns，但是在例如該實(shí)施例的鎖存電路中該時(shí)間短到大約1ns。在DRAM中，刷新操作或讀/寫(xiě)操作所需的時(shí)間為大約20至30ns。因此，大約1ns的亞穩(wěn)態(tài)不會(huì)影響實(shí)際的操作。
此外，該實(shí)施例使用升壓電壓Vboot來(lái)作為鎖存電路2的電源。升壓電壓Vboot是被提供給例如存儲(chǔ)單元的電壓。因此，升壓電壓Vboot是在半導(dǎo)體器件內(nèi)部生成的并且用于其他模塊的已經(jīng)存在的電壓。因此，不需要為鎖存電路2的操作添加其他電路，從而不會(huì)增加電路尺寸。
本發(fā)明并不限于上述實(shí)施例，并且只要不偏離本發(fā)明的主旨和保護(hù)范圍，可以對(duì)其進(jìn)行適當(dāng)修訂。例如，在鎖存電路中所使用的晶體管并不必需是在上述實(shí)施例中所講述的晶體管，只要其電流能力比處理器中所使用的晶體管的電流能力高就可以了。
很明顯，本發(fā)明并不限于上述實(shí)施例。只要不偏離本發(fā)明的主旨和范圍，可以對(duì)其進(jìn)行修訂和更改。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一邏輯電路，其基于第一電源和第二電源操作；以及第二邏輯電路，其基于第一電源和由第二電源進(jìn)行升壓的第三電源操作，第二邏輯電路包括保持部件，用于保持根據(jù)彼此異步操作的第一信號(hào)和第二信號(hào)生成的值。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中第二邏輯電路是鎖存電路，用于保持根據(jù)第一信號(hào)和第二信號(hào)生成的值。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中在第一信號(hào)的邏輯值改變之后，第二邏輯電路保持第一狀態(tài)一段時(shí)間，直到第二信號(hào)的邏輯值改變?yōu)橹?，并且在第二信?hào)的邏輯值改變之后保持第二狀態(tài)一段時(shí)間，直到第一信號(hào)的邏輯值改變?yōu)橹埂?br> 4.如權(quán)利要求1所述的半導(dǎo)體器件，其中第三電源是在半導(dǎo)體器件內(nèi)生成的，并且將電壓提供給除了第二邏輯電路之外的電路。
5.一種半導(dǎo)體器件，包括狀態(tài)保持電路，其根據(jù)第一信號(hào)和相對(duì)于第一信號(hào)異步操作的第二信號(hào)進(jìn)行操作，狀態(tài)保持電路包括保持部件，其用于保持根據(jù)第一信號(hào)和第二信號(hào)生成的值；以及處理器，其根據(jù)第一信號(hào)和狀態(tài)保持電路的輸出進(jìn)行操作，其中保持部件是由與處理器的晶體管相比在導(dǎo)通狀態(tài)下具有較小電阻的晶體管組成的，其中所述處理器用于接收狀態(tài)保持電路的輸出。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中保持部件使用的晶體管接收根據(jù)提供給半導(dǎo)體器件的第一電源生成的升壓電壓。
7.如權(quán)利要求5所述的半導(dǎo)體器件，其中保持部件使用的晶體管與處理器的晶體管相比具有較低的閾值電壓，其中所述處理器用于接收狀態(tài)保持電路的輸出。
8.如權(quán)利要求5所述的半導(dǎo)體器件，其中保持部件使用的晶體管具有多個(gè)閾值電壓。
9.如權(quán)利要求5所述的半導(dǎo)體器件，其中保持部件使用的晶體管具有可變閾值電壓。
全文摘要
提出了一種半導(dǎo)體器件，包括第一邏輯電路，基于第一電源和第二電源操作；以及第二邏輯電路，基于第一電源和由第二電源進(jìn)行升壓的第三電源操作。第二邏輯電路包括保持部件，用于保持根據(jù)彼此異步操作的第一信號(hào)和第二信號(hào)生成的值。
文檔編號(hào)H03K19/20GK101047384SQ200710088138
公開(kāi)日2007年10月3日 申請(qǐng)日期2007年3月20日 優(yōu)先權(quán)日2006年3月20日
發(fā)明者高橋弘行 申請(qǐng)人:恩益禧電子股份有限公司