三維1d1r相變存儲器單元及其制備方法
【專利摘要】本發(fā)明公開了一種三維1D1R相變存儲器單元及其制備方法，屬于微電子制造及存儲器技術(shù)領(lǐng)域。該三維1D1R相變存儲器單元包括：二極管層和絕緣層的周期性交替堆疊結(jié)構(gòu)；光刻與刻蝕該堆疊結(jié)構(gòu)所形成的深孔；在該深孔內(nèi)壁及底部形成相變材料薄膜和頂電極薄膜；以及在該深孔內(nèi)形成絕緣層，且絕緣介質(zhì)層充滿該深孔，其中，相變材料薄膜的電阻受所對應(yīng)的二極管單元驅(qū)動控制。本發(fā)明基于二極管選通相變存儲單元作為1D1R結(jié)構(gòu)，采用可三維堆疊的二極管陣列制備方法，實現(xiàn)高集成密度、低工藝成本，能夠有效抑制陣列結(jié)構(gòu)中鄰近電流串擾的三維可堆疊相變存儲器陣列。本發(fā)明有效地解決了新一代高速、高密度、嵌入式海量存儲的技術(shù)難題。
【專利說明】
三維1D1R相變存儲器單元及其制備方法
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及一種高密度相變存儲元件及其制備方法，特別是涉及一種三維IDlR相變存儲器單元及其制備方法。
【背景技術(shù)】
[0002]伴隨著摩爾定律的發(fā)展，集成電路的特征尺寸逐步縮小至一臨界值，半導(dǎo)體業(yè)界在一味追求速度與性能的產(chǎn)業(yè)發(fā)展方向之后，將迎來后摩爾時代，以多元化和人性化的設(shè)計理念來提供高質(zhì)量的體驗。存儲器作為半導(dǎo)體產(chǎn)業(yè)的主流產(chǎn)品，它的制造技術(shù)，集成度和性能長久以來都標志著半導(dǎo)體產(chǎn)業(yè)的發(fā)展水平。二維平面上追求半導(dǎo)體存儲器的低功耗、高密度、高存取速度等性能對于半導(dǎo)體制程、技術(shù)與設(shè)備都是巨大的挑戰(zhàn)。因此設(shè)計者將存儲單元三維可堆疊集成起來，將最大限度地達到每位具有更高的存儲容量以及更低的工藝制造成本。
[0003]相變隨機存儲器(Phase-changeRandom Access Memory，PCRAM)是一種最有潛力在半導(dǎo)體存儲器市場中替代NAND閃存而將成為存儲器市場上的主流產(chǎn)品。PCRAM具有兩個穩(wěn)定的相態(tài)，即:非晶態(tài)(高電阻率)和晶態(tài)(低電阻率)，通過電脈沖操作，在相變存儲單元中實現(xiàn)“O”和“Γ的存儲。由于其寫操作速度與閃存技術(shù)相當，較低的靜態(tài)漏電流，快速讀取，易實現(xiàn)高密度存儲以及可微縮性等優(yōu)勢，被半導(dǎo)體產(chǎn)業(yè)界廣泛看好。在某些已有的存儲技術(shù)中，如，2009年IEDM會議，Samsung[W.Kim，S.Choi , J.Sung et al.,Mult1-LayeredVertical Gate NAND Flash Overcoming Stacking Limit for Terabit DensityStorage , Symposium on VLSI Technology Digest of Technical Papers ,2009,p188-189]首次展示了三維NAND Flash的結(jié)構(gòu)，垂直柵結(jié)構(gòu)的NAND陣列具有穩(wěn)定的編程，擦除和讀出性能，并且呈現(xiàn)出無電流串擾特型，存儲容量高達ITbit;同年，Toshiba[R.Kaqtsumata,M.Kito,Y.Fukuzumi,et al.，Pipe-shaped BiCS Flash Memory with16Stacked Layers and Mult1-Level-Ce11 Operat1n for Ultra High DensityStorage Devices,Symposium on VLSI Technology Digest of Technical Papers,2009,P136-137]也在IEDM會議上向世人展示了它的三維、16層管狀(Pipe-shaped)NAND Flash技術(shù)，該技術(shù)具有低制造成本、高密度等特點，有效的存儲位面積小到0.00082um2，演示芯片的容量達到3261^丨；2011年^01會議上，33111811叫[1.6..Baek,C.J.Park,H.Ju et al.，Realizat1n of Vertical Resistive Memory(VRRAM)using cost effective 3DProcess, Internat1nal Electron Devices Meeting(IEDM)，2011，p738_740]將三維多層存儲技術(shù)應(yīng)用于阻變存儲器(RRAM)中，實現(xiàn)了32層存儲容量達到512Gbit的阻變存儲器芯片；2012年Macronix[C.P.Chen，H.L.Lue，K.P.Chang，et al.,A Highly Pitch Scalable3D Vertical Gate(VG)NAND Flash Decoded by a Novel Self-Aligned IndependentlyControlled Double Gate(IDG)String Select Transistor(SSL)，Symposium on VLSITechnology Digest of Technical Papers，2012，p91_92]提出一種具有獨立控制的雙棚.NAND FI ash結(jié)構(gòu)，實現(xiàn)了最小P itch (37.5nm); 2013年，Macronix[C.H.Hung，Y.S.Yang，Y.J.Kuo,et al.,3D Stackable Vertical-Gate BE-SONOS NAND Flash with Layer-Aware Program-and-Read Schemes and Wave-Propagat1n Fai1-Bit—Detect1nagainst Cross-Layer Process Variat1ns,Symposium on VLSI Technology Digest ofTechnical Papers，2013，pc20_c21 ]提出了從電路層面出發(fā)解決了三維垂直柵結(jié)構(gòu)NAND?1&811的速度退化，良率和可靠性等性能問題;2014年，取1^1[<1.1(.?&4，5.￥.1^111，1(.!1.1^，et al.，Surface-controlled Ultrathin(2nm)Poly-Si Channel Junct1nless FETtowards 3D NAND Flash Memory Applicat1ns，Symposium on VLSI Technology Digestof Technical Papers，2014，pl_2]提出了無結(jié)型超薄(2nm)多晶娃薄膜晶體管三維堆疊實現(xiàn)3D NAND Flash技術(shù)，該器件具有良好的電學性能，高讀寫速度，操作窗口大于12V，循環(huán)次數(shù)大于14，在150°C的溫度條件下數(shù)據(jù)保持能力長達10年；2015年，Intel和Micron[K.Parat,C.Dennison,A Floating Gate Based 3D NAND Technology With CMOS UnderArray, Internat1nal Electron Devices Meeting(IEDM)，2015，p48_51]成功研制了基于浮柵的三維NAND Flash器件，實現(xiàn)了超高密度存儲;2016年，中科院微電子研究所[X.X.Xu，Q.Luo,T.C.Gong ,et al.,FulIy CMOS Compatible 3D Vertical RRAM with Self-aligned Self-selective Cell Enabling Sub_5nm Scaling, Symposium on VLSITechnology Digest of Technical Papers，2016，p84_85]向世人展不了3D VRRAM技術(shù)的研發(fā)成功，該技術(shù)集自對準、自驅(qū)動、高密度和可微縮性等優(yōu)勢于一身，并且與傳統(tǒng)的CMOS工藝完全兼容。繼2015年7月底，Intel和Micron宣布公開基于PCRAM的3D X-point存儲架構(gòu)之后，PCRAM作為下一代最有發(fā)展?jié)摿Φ姆且资源鎯夹g(shù)也將朝著三維可堆疊結(jié)構(gòu)發(fā)展。
[0004]因此，本發(fā)明提出一種自對準的二極管驅(qū)動相變存儲單元的三維可堆疊器件結(jié)構(gòu)以及工藝制備方法，以實現(xiàn)高讀寫速度，高密度存儲，低串擾電流，具有較低工藝成本的PCRAM陣列。

【發(fā)明內(nèi)容】

[0005]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種三維IDlR相變存儲器單元及其制備方法，以一種高密度相變存儲器裝置的結(jié)構(gòu)和制備工藝。發(fā)明涉及主要內(nèi)容是三維可堆疊結(jié)構(gòu)IDlR的相變存儲陣列的整體設(shè)計。相變存儲陣列之下為相應(yīng)的外圍控制電路，該發(fā)明可實現(xiàn)PCRAM的嵌入式設(shè)計。
[0006]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種三維IDlR相變存儲器單元的制備方法，所述制備方法包括步驟:步驟I)，在絕緣襯底上形成交替的N型多晶硅薄膜和絕緣介質(zhì)薄膜的多層堆疊結(jié)構(gòu);步驟2)，于所述多層堆疊結(jié)構(gòu)中形成陣列式排布的深孔，并于各深孔的側(cè)壁形成金屬層;步驟3)，采用退火工藝使所述金屬層與N型多晶硅薄膜反應(yīng)生成金屬硅化物，所述絕緣介質(zhì)薄膜不與金屬層反應(yīng)，所述金屬硅化物與N型多晶硅薄膜的界面形成肖特基接觸;步驟4)，去除剩余的金屬層，露出所述金屬硅化物;步驟5)，于所述深孔中依次沉積相變薄膜和頂電極薄膜，所述相變薄膜與所述金屬硅化物結(jié)合;步驟6)，去除深孔底部以及外部表面的相變薄膜和頂電極薄膜;步驟7)，制作頂電極薄膜的頂電極引出端，并將該頂電極引出端與位線金屬連接;步驟8)，于每層N型多晶硅薄膜制作N型多晶硅薄膜引出端，并將該N型多晶硅薄膜引出端與字線金屬連接。
[0007]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟I)中，采用低壓化學氣相沉積、物理氣相沉積或者原子層沉積的方法在絕緣襯底上交替淀積N型多晶硅薄及絕緣介質(zhì)薄膜，所述N型多晶硅薄的雜質(zhì)濃度范圍為117?119Cnf3，所述N型多晶硅薄膜的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜的厚度范圍為10?120nmo
[0008]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟I)中，所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽以及填充于溝槽內(nèi)的絕緣介質(zhì)相互隔離。
[0009]優(yōu)選地，步驟I)中，所述溝槽沿平行于字線方向排列，各溝槽貫穿所述多層堆疊結(jié)構(gòu);采用物理氣相沉積或者化學氣相沉積工藝于各溝槽內(nèi)填充絕緣介質(zhì)，并采用化學機械平坦化工藝將多層堆疊結(jié)構(gòu)的表面拋光磨平，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化娃中的一種。
[0010]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟2)中，通過光刻和蝕刻工藝形成若干個等間距分布的、貫穿于所述多層薄膜結(jié)構(gòu)的深孔，采用物理氣相沉積工藝沉積金屬層，所述金屬層的材料包括N1、Co及W中的一種，覆蓋所述深孔的側(cè)壁的金屬層的厚度范圍為10?20nmo
[0011]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟3)中，采用熱擴散工藝處理N型多晶硅薄和絕緣介質(zhì)層薄膜與金屬層的表面，退火溫度為250?4000C，時間為20?60秒，以在所述N型多晶娃薄的側(cè)壁與金屬層反應(yīng)生成金屬娃化物。
[0012]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟4)中，采用濕法刻蝕的工藝去除多層堆疊結(jié)構(gòu)的側(cè)壁上和深孔底部的未反應(yīng)的金屬層，再次經(jīng)過熱擴散工藝退火，溫度為350?450°C，時間為20?60秒，從而在N型多晶硅薄和金屬硅化物的表面形成二極管整流接觸。
[0013]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟5)中，采用物理氣相沉積或原子層沉積工藝在深孔中依次沉積相變薄膜和頂電極薄膜，使得相變薄膜和頂電極薄膜具有較好的連續(xù)性，與金屬硅化物結(jié)合緊密。
[0014]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟5)中，所述相變薄膜的材料包括T1-Sb-Te、碳摻雜的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一種，其厚度范圍為5?20nm;所述頂電極薄膜材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nmo
[0015]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟6)中，采用各向異性的干法刻蝕去除深孔底部和外部表面的相變薄膜和頂電極薄膜，深孔底部的絕緣襯底及多層堆疊結(jié)構(gòu)頂層的絕緣介質(zhì)層作為刻蝕停留層。
[0016]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟6)及步驟7)之間還包括步驟a):于所述深孔中填充絕緣介質(zhì)，實現(xiàn)位線間的隔離。
[0017]優(yōu)選地，步驟a)中，采用化學氣相沉積的方法于深孔的內(nèi)部絕緣介質(zhì)層，該填充具有良好的臺階覆蓋能力，確保無縫隙的填充，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種，以實現(xiàn)存儲位之間的隔離。
[0018]進一步地，步驟7)中，采用曝光與蝕刻工藝，于頂電極薄膜定義出頂電極通孔，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接。
[0019]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，當深孔的直徑小于預(yù)設(shè)值時，步驟5)中的頂電極薄膜填充整個深孔，步驟7)通過曝光與蝕刻工藝，在深孔的頂部與頂電極薄膜對準，形成頂電極通孔，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接。
[0020]作為本發(fā)明的三維IDlR相變存儲器單元的制備方法的一種優(yōu)選方案，步驟8)中，將每層N型多晶硅薄膜引出沿字線方向?qū)⒍鄬覰型多晶硅薄膜的末端刻蝕成階梯狀，暴露出每一層N型多晶硅薄膜;于所述多層N型多晶硅薄膜上制作第一導(dǎo)電柱，且每個第一導(dǎo)電柱與一條金屬層連接構(gòu)成字線，字線金屬通過第二導(dǎo)電柱連接外圍驅(qū)動電路。
[0021 ]本發(fā)明還提供一種三維IDlR相變存儲器單元，包括:絕緣襯底；多層堆疊結(jié)構(gòu)，形成于所述絕緣襯底上，包括交替的N型多晶硅薄膜和絕緣介質(zhì)薄膜;深孔，形成于所述多層堆疊結(jié)構(gòu)中；金屬硅化物，形成于深孔中的多層堆疊結(jié)構(gòu)的N型多晶硅薄膜側(cè)壁，所述金屬硅化物與N型多晶硅薄膜的界面形成肖特基接觸；相變薄膜，形成于所述深孔的側(cè)壁，所述相變薄膜與所述金屬硅化物結(jié)合;頂電極薄膜，形成于所述相變薄膜內(nèi)壁;頂電極引出端，連接于所述頂電極薄膜，并與位線金屬連接;N型多晶硅薄膜引出端，連接于每層N型多晶硅薄膜，并與字線金屬連接。
[0022]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述N型多晶硅薄的雜質(zhì)濃度范圍為117?1019cm—3，所述N型多晶硅薄膜的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜的厚度范圍為10?120nmo
[0023]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽以及填充于溝槽內(nèi)的絕緣介質(zhì)相互隔離。
[0024]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述溝槽沿平行于字線方向排列，各溝槽貫穿所述多層堆疊結(jié)構(gòu)，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化硅中的一種。
[0025]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，若干個深孔等間距分布的貫穿于所述多層薄膜結(jié)構(gòu)中，所述金屬層的材料包括N1、Co及W中的一種，覆蓋所述深孔的側(cè)壁的金屬層的厚度范圍為10?20nm。
[0026]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述N型多晶硅薄和金屬硅化物的表面形成二極管整流接觸。
[0027]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述相變薄膜的材料包括 T1-Sb-Te、碳摻雜的 Ge2Sb2Te5、Al_Sb_Te、W_Sb_Te、V-Sb-Te 及 Cr-Sb-Te 中的一種，其厚度范圍為5?20nm;所述頂電極薄膜材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nm。
[0028]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，所述深孔中填充有絕緣介質(zhì)，以實現(xiàn)位線間的隔離，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種。
[0029]優(yōu)選地，所述頂電極引出端包括形成于所述頂電極薄膜的頂電極通孔，以及填充于所述頂電極通孔中的頂電極，且所述頂電極與位線金屬連接。
[0030]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，當深孔的直徑小于預(yù)設(shè)值時，所述頂電極薄膜填充整個深孔，所述頂電極引出端包括形成于所述頂電極薄膜的頂電極通孔，以及填充于所述頂電極通孔中的頂電極，且所述頂電極與位線金屬連接。
[0031]作為本發(fā)明的三維IDlR相變存儲器單元的一種優(yōu)選方案，多層N型多晶硅薄膜沿字線方向的末端呈階梯狀，暴露出每一層N型多晶硅薄膜;所述多層N型多晶硅薄膜上制作有第一導(dǎo)電柱，且每個第一導(dǎo)電柱與一條金屬層連接構(gòu)成字線，字線金屬通過第二導(dǎo)電柱連接外圍驅(qū)動電路。
[0032]在本發(fā)明中，電流由位線流入，依次流經(jīng)頂電極薄膜、相變薄膜、多晶硅肖特基二極管，由階梯狀字線引出；當三維相變存儲陣列中，任意一個存儲單元被選中時，該位線接高電位，所對應(yīng)的字線接零電位;其余未選中的位線接零電位，其余未選中的字線接零電位;位線控制X方向的選通，由第一溝槽隔離的多個平行排列的多晶硅/絕緣層堆疊結(jié)構(gòu)由多組字線金屬引出，外接譯碼電路，由控制端和字線在Y-Z平面內(nèi)確定所選中的字線；由此位線、字線和控制端在三維方向上實現(xiàn)了對相變存儲單元的讀、寫、擦除的操作；
[0033]在本發(fā)明中，多晶硅肖特基二極管被絕緣介質(zhì)層有效地隔離，因此避免了位線間的串擾電流；
[0034]在本發(fā)明中，相變薄膜通過電熱耦合機制的激勵實現(xiàn)相轉(zhuǎn)變而實現(xiàn)邏輯存儲功能，為了減小熱耗散和提升電流密度，在依次沉積相變薄膜和頂電極薄膜后，通過具有很強的各向異性的干法刻蝕，來去除深孔底部和外部表面的相變薄膜和頂電極薄膜；因此要求相變薄膜和頂電極薄膜在深孔側(cè)壁的沉積工藝具有良好的均一性和連續(xù)性。
[0035]如上所述，本發(fā)明的三維IDlR相變存儲器單元及其制備方法，具有以下有益效果:
[0036]本發(fā)明提出的三維IDlR相變存儲器單元與制備方法與傳統(tǒng)的硅工藝完全兼容，多晶硅肖特基二極管采用了自對準的金屬硅化物工藝，該結(jié)構(gòu)可以實現(xiàn)嵌入式相變存儲器的制備。其熱處理制程不會對外圍CMOS電路造成性能漂移。此外，該結(jié)構(gòu)還可以應(yīng)用于其他存儲器件中，有效地解決了新一代高速、高密度、嵌入式海量存儲的技術(shù)難題。
【附圖說明】
[0037]圖1顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中光刻工藝形成若干個相互平行于字線方向且貫穿所述多層薄膜的溝槽，在所述溝槽中填充隔離介質(zhì)的示意圖。
[0038]圖2顯示為圖1所示結(jié)構(gòu)的X-Y平面剖面示意圖，光刻工藝形成若干個等間距分布的，貫穿于多層薄膜結(jié)構(gòu)的深孔，覆蓋所述深孔的金屬層的示意圖。
[0039]圖3顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中淀積金屬層形成金屬娃化物的示意圖。
[0040]圖4顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中濕法去除深孔中絕緣介質(zhì)上未反應(yīng)的金屬層，已形成二極管整流接觸的示意圖。
[0041]圖5顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中依次沉積相變薄膜和頂電極薄膜的示意圖。
[0042]圖6顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中干法刻蝕去除深孔底部和外部表面的相變薄膜和頂電極薄膜的示意圖。
[0043]圖7顯示為本發(fā)明的三維堆疊二極管陣列器件的制備方法中覆蓋絕緣介質(zhì)層以實現(xiàn)存儲位之間隔離的示意圖。
[0044]圖8顯示為本發(fā)明的三維堆疊二極管陣列器件中電流方向示意圖。
[0045]圖9顯示為圖8所示結(jié)構(gòu)X-Z平面的剖面圖。
[0046]圖10顯示為另一種結(jié)構(gòu)的X-Z平面的剖面圖。
[0047]圖11顯示為本發(fā)明的三維堆疊二極管陣列器件中所采用的一種IDlR立體結(jié)構(gòu)示意圖。
[0048]元件標號說明
[0049]I絕緣襯底
[0050]2溝槽[0051 ]3深孔
[0052]4N型多晶硅薄膜
[0053]5絕緣介質(zhì)薄膜
[0054]6金屬層
[0055]7金屬硅化物
[0056]8二極管
[0057]9相變薄膜
[0058]10頂電極薄膜
[0059]11絕緣介質(zhì)
[0060]12頂電極通孔[0061 ]13非晶態(tài)熔融區(qū)域
[0062]14第一導(dǎo)電柱
[0063]15第二導(dǎo)電柱
[0064]16字線金屬
【具體實施方式】
[0065]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0066]請參閱圖1?圖11。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0067]如圖1?圖11所示，本實施例提供一種三維IDlR相變存儲器單元的制備方法，所述制備方法包括步驟:
[0068]如圖1所示，首先進行步驟I)，在絕緣襯底I上形成交替的N型多晶硅薄膜4和絕緣介質(zhì)薄膜5的多層堆疊結(jié)構(gòu)。
[0069]作為示例，為了便于理解，本實施例采用如圖1所示的X-Y-Z坐標作為說明，其中，X方向為字線平行排列的方向，z方向為位線平行排列的方向，Y方向為不同層的控制端。
[0070]作為示例，采用低壓化學氣相沉積、物理氣相沉積或者原子層沉積的方法在絕緣襯底I上交替淀積N型多晶硅薄及絕緣介質(zhì)薄膜5，所述N型多晶硅薄的雜質(zhì)濃度范圍為117?1019cm—3，所述N型多晶硅薄膜4的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜5的厚度范圍為10?120nm。[0071 ]作為示例，步驟I)中，所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽2以及填充于溝槽2內(nèi)的絕緣介質(zhì)相互隔離。在本實施例中，所述溝槽2沿平行于字線方向排列，各溝槽2貫穿所述多層堆疊結(jié)構(gòu);采用物理氣相沉積或者化學氣相沉積工藝于各溝槽2內(nèi)填充絕緣介質(zhì)，并采用化學機械平坦化工藝將多層堆疊結(jié)構(gòu)的表面拋光磨平，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化硅中的一種。
[0072]具體地，在絕緣襯底I上交替淀積N型多晶硅薄及絕緣介質(zhì)薄膜5，通過光刻工藝沿X方向形成若干個相互平行于字線方向且貫穿N型多晶硅薄及絕緣介質(zhì)薄膜5的溝槽2，其深度可為0.5至1.5微米，將所述N型多晶硅薄及絕緣介質(zhì)薄膜5隔成多個N型多晶硅薄膜4和絕緣介質(zhì)薄膜5的多層堆疊結(jié)構(gòu)，采用化學氣相沉積的方法在所述溝槽2中填充隔離介質(zhì)，可選的材料有氧化硅、氮化硅和氮氧化硅等。
[0073]如圖2所示，然后進行步驟2)，于所述多層堆疊結(jié)構(gòu)中形成陣列式排布的深孔3，并于各深孔3的側(cè)壁形成金屬層6。
[0074]作為示例，通過光刻和蝕刻工藝形成若干個等間距分布的、貫穿于所述多層薄膜結(jié)構(gòu)的深孔3，采用物理氣相沉積工藝沉積金屬層6，所述金屬層6的材料包括N1、Co及W中的一種，覆蓋所述深孔3的側(cè)壁的金屬層6的厚度范圍為10?20nm。
[0075]具體地，如圖2所示X-Y平面剖面示意圖，通過光刻和蝕刻工藝形成若干個等間距分布的、貫穿于多層薄膜結(jié)構(gòu)的深孔3，其深度可為0.5至1.5微米，采用PVD工藝沉積金屬層6，可選的材料有鎳(Ni)、鈷(Co)和鎢(W)等，覆蓋所述深孔3的金屬層6的薄膜厚度可為10至20nmo
[0076]如圖3所示，接著進行步驟3)，采用退火工藝使所述金屬層6與N型多晶硅薄膜4反應(yīng)生成金屬硅化物7，所述絕緣介質(zhì)薄膜5不與金屬層6反應(yīng)，所述金屬硅化物7與N型多晶硅薄膜4的界面形成肖特基接觸。
[0077]作為示例，步驟3)中，采用熱擴散工藝處理N型多晶硅薄和絕緣介質(zhì)層薄膜與金屬層6的表面，退火溫度為250?400°C，時間為20?60秒，以在所述N型多晶硅薄的側(cè)壁與金屬層6反應(yīng)生成金屬娃化物7。
[0078]具體地，所述退火溫度為300°C，時間為30秒，N型多晶硅薄的側(cè)壁與金屬層6反應(yīng)生成金屬硅化物7(可為NiSix，CoSix或者SiWx)。
[0079]如圖4所示，接著進行步驟4)，去除剩余的金屬層6，露出所述金屬硅化物7。
[0080]作為示例，步驟4)中，采用濕法刻蝕的工藝去除多層堆疊結(jié)構(gòu)的側(cè)壁上和深孔3底部的未反應(yīng)的金屬層6，再次經(jīng)過熱擴散工藝退火，溫度為350?450 °C，時間為20?60秒，從而在N型多晶硅薄和金屬硅化物7的表面形成二極管8整流接觸。具體地，熱擴散工藝退火的溫度為415°C，時間為30秒。
[0081]如圖5所示，然后進行步驟5)，于所述深孔3中依次沉積相變薄膜9和頂電極薄膜10，所述相變薄膜9與所述金屬娃化物7結(jié)合。
[0082]作為示例，步驟5)中，采用物理氣相沉積或原子層沉積工藝在深孔3中依次沉積相變薄膜9和頂電極薄膜10，使得相變薄膜9和頂電極薄膜10具有較好的連續(xù)性，并且這兩層薄膜良好覆蓋深孔3的側(cè)壁及底部，與金屬硅化物7結(jié)合緊密。
[0083]作為示例，步驟5)中，所述相變薄膜9的材料包括T1-Sb-Te、碳摻雜的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一種，其厚度范圍為5?20nm;所述頂電極薄膜10材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nm。
[0084]如圖6所示，接著進行步驟6)，去除深孔3底部以及外部表面的相變薄膜9和頂電極薄膜10。
[0085]作為示例，步驟6)中，采用各向異性的干法刻蝕去除深孔3底部和外部表面的相變薄膜9和頂電極薄膜10，深孔3底部的絕緣襯底I及多層堆疊結(jié)構(gòu)頂層的絕緣介質(zhì)層作為刻蝕停留層。
[0086]如圖6所示，采用具有很強的各向異性的干法刻蝕去除深孔3底部和外部表面的相變薄膜9和頂電極薄膜10，在深孔3的底部絕緣襯底I作為刻蝕停留層，會有一定的損失；同理，多層堆疊結(jié)構(gòu)頂層的絕緣介質(zhì)層作為刻蝕停留層，也有一定的損失。
[0087]如圖7所示，接著進行步驟7)，制作頂電極薄膜10的頂電極引出端，并將該頂電極引出端與位線金屬連接。
[0088]作為示例，當深孔3的直徑不小于一預(yù)設(shè)值時(如lOOnm)，步驟6)及步驟7)之間還包括步驟a):于所述深孔3中填充絕緣介質(zhì)，實現(xiàn)位線間的隔離。
[0089]作為示例，步驟a)中，采用化學氣相沉積的方法于深孔3的內(nèi)部絕緣介質(zhì)層，該填充具有良好的臺階覆蓋能力，確保無縫隙的填充，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種，以實現(xiàn)存儲位之間的隔離。進一步地，步驟7)中，采用曝光與蝕刻工藝，于頂電極薄膜10定義出頂電極通孔12，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接，如圖8所示。
[0090]作為示例，當深孔3的直徑小于預(yù)設(shè)值時(如lOOnm)，步驟5)中的頂電極薄膜10填充整個深孔3，步驟7)通過曝光與蝕刻工藝，在深孔3的頂部與頂電極薄膜10對準，形成頂電極通孔12，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接，如圖9所示。
[0091]如圖8所示，本發(fā)明的三維堆疊二極管陣列器件中電流方向示意圖，箭頭所示方向即為被選中的相變存儲單元的電流方向，即電流從位線到頂電極接觸孔依次流經(jīng)頂電極薄膜10、相變薄膜9、肖特基二極管8，最終由該層所對應(yīng)的N型多晶硅薄膜4經(jīng)過字線引出，被選中的相變單元形成了非晶態(tài)熔融區(qū)域13。
[0092]如圖10?圖11所示，最后進行步驟8)，于每層N型多晶硅薄膜4制作N型多晶硅薄膜4引出端，并將該N型多晶硅薄膜4引出端與字線金屬16連接。
[0093]作為示例，步驟8)中，將每層N型多晶硅薄膜4引出沿字線方向?qū)⒍鄬覰型多晶硅薄膜4的末端刻蝕成階梯狀，暴露出每一層N型多晶硅薄膜4;于所述多層N型多晶硅薄膜4上制作第一導(dǎo)電柱14，且每個第一導(dǎo)電柱14與一條金屬層6連接構(gòu)成字線，字線金屬16通過第二導(dǎo)電柱15連接外圍驅(qū)動電路。
[0094]如圖11所示，本發(fā)明的三維堆疊二極管陣列器件中所采用的一種IDlR立體結(jié)構(gòu)，多層階梯狀N型多晶硅薄膜4通過第一導(dǎo)電柱14與字線金屬16相連接，再通過第二導(dǎo)電柱15與外圍譯碼電路相連接，實現(xiàn)Y-Z平面內(nèi)，字線的選通。
[0095]如圖11所示，本發(fā)明還提供一種三維IDlR相變存儲器單元，包括:絕緣襯底I;多層堆疊結(jié)構(gòu)，形成于所述絕緣襯底I上，包括交替的N型多晶硅薄膜4和絕緣介質(zhì)薄膜5;深孔3，形成于所述多層堆疊結(jié)構(gòu)中；金屬硅化物7，形成于深孔3中的多層堆疊結(jié)構(gòu)的N型多晶硅薄膜4側(cè)壁，所述金屬硅化物7與N型多晶硅薄膜4的界面形成肖特基接觸;相變薄膜9，形成于所述深孔3的側(cè)壁，所述相變薄膜9與所述金屬硅化物7結(jié)合;頂電極薄膜10，形成于所述相變薄膜9內(nèi)壁;頂電極引出端，連接于所述頂電極薄膜10，并與位線金屬連接;N型多晶硅薄膜4引出端，連接于每層N型多晶硅薄膜4，并與字線金屬16連接。
[0096]作為示例，所述N型多晶硅薄的雜質(zhì)濃度范圍為117?IO19Cnf3，所述N型多晶硅薄膜4的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜5的厚度范圍為10?120nmo
[0097]作為示例，所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽2以及填充于溝槽2內(nèi)的絕緣介質(zhì)相互隔離。
[0098]作為示例，所述溝槽2沿平行于字線方向排列，各溝槽2貫穿所述多層堆疊結(jié)構(gòu)，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化硅中的一種。
[0099]作為示例，若干個深孔3等間距分布的貫穿于所述多層薄膜結(jié)構(gòu)中，所述金屬層6的材料包括N1、Co及W中的一種，覆蓋所述深孔3的側(cè)壁的金屬層6的厚度范圍為10?20nm。
[0100]作為示例，所述N型多晶硅薄和金屬硅化物7的表面形成二極管8整流接觸。
[0101]作為示例，所述相變薄膜9的材料包括T1-Sb-Te、碳摻雜的Ge2Sb2Te5、Al-Sb_Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一種，其厚度范圍為5?20nm;所述頂電極薄膜10材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nm。
[0102]作為示例，所述深孔3中填充有絕緣介質(zhì)11，以實現(xiàn)位線間的隔離，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種。優(yōu)選地，所述頂電極引出端包括形成于所述頂電極薄膜10的頂電極通孔12，以及填充于所述頂電極通孔12中的頂電極，且所述頂電極與位線金屬連接。
[0103]作為示例，當深孔3的直徑小于預(yù)設(shè)值時，所述頂電極薄膜10填充整個深孔3，所述頂電極引出端包括形成于所述頂電極薄膜10的頂電極通孔12，以及填充于所述頂電極通孔12中的頂電極，且所述頂電極與位線金屬連接。
[0104]作為示例，多層N型多晶硅薄膜4沿字線方向的末端呈階梯狀，暴露出每一層N型多晶硅薄膜4;所述多層N型多晶硅薄膜4上制作有第一導(dǎo)電柱14，且每個第一導(dǎo)電柱14與一條金屬層6連接構(gòu)成字線，字線金屬16通過第二導(dǎo)電柱15連接外圍驅(qū)動電路。
[0105]在本發(fā)明中，電流由位線流入，依次流經(jīng)頂電極薄膜10、相變薄膜9、多晶硅肖特基二極管8，由階梯狀字線引出；當三維相變存儲陣列中，任意一個存儲單元被選中時，該位線接高電位，所對應(yīng)的字線接零電位;其余未選中的位線接零電位，其余未選中的字線接零電位;位線控制X方向的選通，由第一溝槽2隔離的多個平行排列的多晶硅/絕緣層堆疊結(jié)構(gòu)由多組字線金屬16引出，外接譯碼電路，由控制端和字線在Y-Z平面內(nèi)確定所選中的字線；由此位線、字線和控制端在三維方向上實現(xiàn)了對相變存儲單元的讀、寫、擦除的操作；
[0106]在本發(fā)明中，多晶硅肖特基二極管8被絕緣介質(zhì)層有效地隔離，因此避免了位線間的串擾電流；
[0107]在本發(fā)明中，相變薄膜9通過電熱耦合機制的激勵實現(xiàn)相轉(zhuǎn)變而實現(xiàn)邏輯存儲功能，為了減小熱耗散和提升電流密度，在依次沉積相變薄膜9和頂電極薄膜10后，通過具有很強的各向異性的干法刻蝕，來去除深孔3底部和外部表面的相變薄膜9和頂電極薄膜10;因此要求相變薄膜9和頂電極薄膜10在深孔3側(cè)壁的沉積工藝具有良好的均一性和連續(xù)性。
[0108]如上所述，本發(fā)明的三維IDlR相變存儲器單元及其制備方法，具有以下有益效果:
[0109]本發(fā)明提出的三維IDlR相變存儲器單元與制備方法與傳統(tǒng)的硅工藝完全兼容，多晶硅肖特基二極管8采用了自對準的金屬硅化物7工藝，該結(jié)構(gòu)可以實現(xiàn)嵌入式相變存儲器的制備。其熱處理制程不會對外圍CMOS電路造成性能漂移。此外，該結(jié)構(gòu)還可以應(yīng)用于其他存儲器件中，有效地解決了新一代高速、高密度、嵌入式海量存儲的技術(shù)難題。
[0110]所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0111]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【主權(quán)項】
1.一種三維IDlR相變存儲器單元的制備方法，其特征在于，所述制備方法包括步驟: 步驟I)，在絕緣襯底上形成交替的N型多晶硅薄膜和絕緣介質(zhì)薄膜的多層堆疊結(jié)構(gòu)； 步驟2)，于所述多層堆疊結(jié)構(gòu)中形成陣列式排布的深孔，并于各深孔的側(cè)壁形成金屬層； 步驟3)，采用退火工藝使所述金屬層與N型多晶硅薄膜反應(yīng)生成金屬硅化物，所述絕緣介質(zhì)薄膜不與金屬層反應(yīng)，所述金屬硅化物與N型多晶硅薄膜的界面形成肖特基接觸； 步驟4 )，去除剩余的金屬層，露出所述金屬娃化物； 步驟5)，于所述深孔中依次沉積相變薄膜和頂電極薄膜，所述相變薄膜與所述金屬硅化物結(jié)合； 步驟6)，去除深孔底部以及外部表面的相變薄膜和頂電極薄膜； 步驟7)，制作頂電極薄膜的頂電極引出端，并將該頂電極引出端與位線金屬連接； 步驟8)，于每層N型多晶硅薄膜制作N型多晶硅薄膜引出端，并將該N型多晶硅薄膜引出端與字線金屬連接。2.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟I)中，采用低壓化學氣相沉積、物理氣相沉積或者原子層沉積的方法在絕緣襯底上交替淀積N型多晶硅薄及絕緣介質(zhì)薄膜，所述N型多晶硅薄的雜質(zhì)濃度范圍為117?119Cnf3，所述N型多晶硅薄膜的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜的厚度范圍為10?120nmo3.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟I)中，所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽以及填充于溝槽內(nèi)的絕緣介質(zhì)相互隔離。4.根據(jù)權(quán)利要求3所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟I)中，所述溝槽沿平行于字線方向排列，各溝槽貫穿所述多層堆疊結(jié)構(gòu);采用物理氣相沉積或者化學氣相沉積工藝于各溝槽內(nèi)填充絕緣介質(zhì)，并采用化學機械平坦化工藝將多層堆疊結(jié)構(gòu)的表面拋光磨平，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化硅中的一種。5.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟2)中，通過光刻和蝕刻工藝形成若干個等間距分布的、貫穿于所述多層薄膜結(jié)構(gòu)的深孔，采用物理氣相沉積工藝沉積金屬層，所述金屬層的材料包括N1、Co及W中的一種，覆蓋所述深孔的側(cè)壁的金屬層的厚度范圍為10?20nm。6.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟3)中，采用熱擴散工藝處理N型多晶硅薄和絕緣介質(zhì)層薄膜與金屬層的表面，退火溫度為250?400°C，時間為20?60秒，以在所述N型多晶娃薄的側(cè)壁與金屬層反應(yīng)生成金屬娃化物。7.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟4)中，采用濕法刻蝕的工藝去除多層堆疊結(jié)構(gòu)的側(cè)壁上和深孔底部的未反應(yīng)的金屬層，再次經(jīng)過熱擴散工藝退火，溫度為350?450°C，時間為20?60秒，從而在N型多晶硅薄和金屬硅化物的表面形成二極管整流接觸。8.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟5)中，采用物理氣相沉積或原子層沉積工藝在深孔中依次沉積相變薄膜和頂電極薄膜，使得相變薄膜和頂電極薄膜具有較好的連續(xù)性，與金屬硅化物結(jié)合緊密。9.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟5)中，所述相變薄膜的材料包括T1-Sb-Te、碳摻雜的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te中的一種，其厚度范圍為5?20nm;所述頂電極薄膜材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nmo10.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟6)中，采用各向異性的干法刻蝕去除深孔底部和外部表面的相變薄膜和頂電極薄膜，深孔底部的絕緣襯底及多層堆疊結(jié)構(gòu)頂層的絕緣介質(zhì)層作為刻蝕停留層。11.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟6)及步驟7)之間還包括步驟a):于所述深孔中填充絕緣介質(zhì)，實現(xiàn)位線間的隔離。12.根據(jù)權(quán)利要求11所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟a)中，采用化學氣相沉積的方法于深孔的內(nèi)部絕緣介質(zhì)層，該填充具有良好的臺階覆蓋能力，確保無縫隙的填充，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種，以實現(xiàn)存儲位之間的隔離。13.根據(jù)權(quán)利要求12所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟7)中，采用曝光與蝕刻工藝，于頂電極薄膜定義出頂電極通孔，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接。14.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:當深孔的直徑小于預(yù)設(shè)值時，步驟5)中的頂電極薄膜填充整個深孔，步驟7)通過曝光與蝕刻工藝，在深孔的頂部與頂電極薄膜對準，形成頂電極通孔，于所述電極通孔中填充頂電極，并將該頂電極與位線金屬連接。15.根據(jù)權(quán)利要求1所述的三維IDlR相變存儲器單元的制備方法，其特征在于:步驟8)中，將每層N型多晶硅薄膜引出沿字線方向?qū)⒍鄬覰型多晶硅薄膜的末端刻蝕成階梯狀，暴露出每一層N型多晶硅薄膜;于所述多層N型多晶硅薄膜上制作第一導(dǎo)電柱，且每個第一導(dǎo)電柱與一條金屬層連接構(gòu)成字線，字線金屬通過第二導(dǎo)電柱連接外圍驅(qū)動電路。16.一種三維IDlR相變存儲器單元，其特征在于，包括: 絕緣襯底； 多層堆疊結(jié)構(gòu)，形成于所述絕緣襯底上，包括交替的N型多晶硅薄膜和絕緣介質(zhì)薄膜； 深孔，形成于所述多層堆疊結(jié)構(gòu)中； 金屬硅化物，形成于深孔中的多層堆疊結(jié)構(gòu)的N型多晶硅薄膜側(cè)壁，所述金屬硅化物與N型多晶硅薄膜的界面形成肖特基接觸； 相變薄膜，形成于所述深孔的側(cè)壁，所述相變薄膜與所述金屬硅化物結(jié)合； 頂電極薄膜，形成于所述相變薄膜內(nèi)壁； 頂電極引出端，連接于所述頂電極薄膜，并與位線金屬連接； N型多晶硅薄膜引出端，連接于每層N型多晶硅薄膜，并與字線金屬連接。17.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述N型多晶硅薄的雜質(zhì)濃度范圍為117?119Cnf3，所述N型多晶硅薄膜的厚度范圍為10?lOOnm，所述絕緣介質(zhì)薄膜的厚度范圍為10?120nmo18.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述多層堆疊結(jié)構(gòu)為多個，且各多層堆疊結(jié)構(gòu)之間通過溝槽以及填充于溝槽內(nèi)的絕緣介質(zhì)相互隔離。19.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述溝槽沿平行于字線方向排列，各溝槽貫穿所述多層堆疊結(jié)構(gòu)，所述絕緣介質(zhì)包括氧化硅、氮化硅及氮氧化娃中的一種。20.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:若干個深孔等間距分布的貫穿于所述多層薄膜結(jié)構(gòu)中，所述金屬層的材料包括N1、Co及W中的一種，覆蓋所述深孔的側(cè)壁的金屬層的厚度范圍為10?20nm。21.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述N型多晶硅薄和金屬硅化物的表面形成二極管整流接觸。22.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述相變薄膜的材料包括 T1-Sb-Te、碳摻雜的 Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te 及 Cr-Sb-Te 中的一種，其厚度范圍為5?20nm;所述頂電極薄膜材料包括TiN、TaN、W中的一種，其厚度范圍為5?200nmo23.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:所述深孔中填充有絕緣介質(zhì)，以實現(xiàn)位線間的隔離，所述絕緣介質(zhì)層的材料包括氧化硅、氮化硅或者氮氧化硅中的一種。24.根據(jù)權(quán)利要求23所述的三維IDlR相變存儲器單元，其特征在于:所述頂電極引出端包括形成于所述頂電極薄膜的頂電極通孔，以及填充于所述頂電極通孔中的頂電極，且所述頂電極與位線金屬連接。25.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:當深孔的直徑小于預(yù)設(shè)值時，所述頂電極薄膜填充整個深孔，所述頂電極引出端包括形成于所述頂電極薄膜的頂電極通孔，以及填充于所述頂電極通孔中的頂電極，且所述頂電極與位線金屬連接。26.根據(jù)權(quán)利要求16所述的三維IDlR相變存儲器單元，其特征在于:多層N型多晶硅薄膜沿字線方向的末端呈階梯狀，暴露出每一層N型多晶硅薄膜;所述多層N型多晶硅薄膜上制作有第一導(dǎo)電柱，且每個第一導(dǎo)電柱與一條金屬層連接構(gòu)成字線，字線金屬通過第二導(dǎo)電柱連接外圍驅(qū)動電路。
【文檔編號】H01L27/24GK106098721SQ201610692865
【公開日】2016年11月9日
【申請日】2016年8月19日 公開號201610692865.8, CN 106098721 A, CN 106098721A, CN 201610692865, CN-A-106098721, CN106098721 A, CN106098721A, CN201610692865, CN201610692865.8
【發(fā)明人】劉燕, 宋志棠
【申請人】中國科學院上海微系統(tǒng)與信息技術(shù)研究所