基于三維片內(nèi)緩存的處理器結(jié)構(gòu)及其制備方法
【專利摘要】本發(fā)明一種基于三維片內(nèi)緩存的處理器結(jié)構(gòu)及其制備方法，所述處理器結(jié)構(gòu)包括處理器本體，以及堆疊設(shè)置在處理器本體上的三維堆疊緩存；三維堆疊緩存包括譯碼器，多路選擇器，靈敏放大器和三維存儲(chǔ)模塊；三維存儲(chǔ)模塊由若干個(gè)大小相同的緩存子模塊堆疊形成；每層緩存子模塊之間通過TSV孔將對應(yīng)的內(nèi)部地址線互連，三維存儲(chǔ)模塊內(nèi)部地址線中的字線連接譯碼器，每層緩存子模塊內(nèi)部地址線中的位線分別連接一個(gè)多路選擇器；所有多路選擇器的輸出端經(jīng)TSV孔互連后與靈敏放大器的輸入端連接；多路選擇器上設(shè)置有用于控制其是否工作的使能信號OE；譯碼器的輸入端和靈敏放大器的輸出端、以及使能信號OE分別與處理器本體連接。
【專利說明】
基于三維片內(nèi)緩存的處理器結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及微電子技術(shù)領(lǐng)域，具體為基于三維片內(nèi)緩存的處理器結(jié)構(gòu)及其制備方 法。
【背景技術(shù)】
[0002] 目前傳統(tǒng)平面處理器主要基于平面互連結(jié)構(gòu)，隨著集成度提高，傳統(tǒng)平面處理器 架構(gòu)引入的全局互連延遲及功耗成為制約平面處理器性能進(jìn)一步提升的瓶頸之一。為此， 多數(shù)研究機(jī)構(gòu)和學(xué)者開始著手三維處理器研究。采用三維集成技術(shù)帶來諸如縮短全局互連 長度、減少芯片面積、增加存儲(chǔ)容量優(yōu)點(diǎn)的同時(shí)，三維處理器結(jié)構(gòu)也存在以下問題：
[0003] 首先，目前多數(shù)三維處理器結(jié)構(gòu)是將平面處理器中緩存與其他單元模塊分離，將 緩存與其他模塊進(jìn)行立體集成，形成雙層或多層三維處理器結(jié)構(gòu)。但這種處理器結(jié)構(gòu)需要 對平面處理器中其他單元模塊重新布局。
[0004] 其次，部分三維處理器結(jié)構(gòu)僅通過擴(kuò)展傳統(tǒng)平面處理器緩存，即在原有緩存結(jié)構(gòu) 上堆疊緩存。由于平面處理器結(jié)構(gòu)與擴(kuò)展緩存結(jié)構(gòu)是獨(dú)立的，因此該三維結(jié)構(gòu)僅擴(kuò)展了處 理器存儲(chǔ)容量，無法形成單片式三維處理器結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0005] 針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種基于三維片內(nèi)緩存的處理器結(jié)構(gòu)及 其制備方法，無需改變原平面處理器中其他單元模塊結(jié)構(gòu)，緩解處理器內(nèi)部互連冗余，提高 處理器結(jié)構(gòu)集成度，設(shè)計(jì)原理簡單，結(jié)構(gòu)可靠。
[0006] 本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn)：
[0007] 基于三維片內(nèi)緩存的處理器結(jié)構(gòu)，包括由邏輯運(yùn)算單元和控制單元組成的處理器 本體，以及堆疊設(shè)置在處理器本體上的三維堆疊緩存;三維堆疊緩存包括譯碼器，多路選擇 器，靈敏放大器和三維存儲(chǔ)模塊;三維存儲(chǔ)模塊由若干個(gè)大小相同的緩存子模塊堆疊形成； 每層緩存子模塊之間通過TSV孔將對應(yīng)的內(nèi)部地址線互連，三維存儲(chǔ)模塊內(nèi)部地址線中的 字線連接譯碼器，每層緩存子模塊內(nèi)部地址線中的位線分別連接一個(gè)多路選擇器;所有多 路選擇器的輸出端經(jīng)TSV孔互連后與靈敏放大器的輸入端連接；多路選擇器上設(shè)置有用于 控制其是否工作的使能信號0E;譯碼器的輸入端和靈敏放大器的輸出端、以及使能信號0E 分別與處理器本體連接。
[0008] 優(yōu)選的，三維存儲(chǔ)模塊內(nèi)部地址線中的字線連接一個(gè)譯碼器時(shí)，每層緩存子模塊 的字線分別與譯碼器連接。
[0009] 優(yōu)選的，三維存儲(chǔ)模塊中每層緩存子模塊的字線分別連接一個(gè)譯碼器時(shí)，所有譯 碼器的輸出端經(jīng)TSV孔互連后與處理器本體連接。
[0010] 優(yōu)選的，三維堆疊緩存呈封裝設(shè)置，并通過引出的時(shí)鐘信號CLK、片選信號CS、寫使 能信號_和讀使能信號麗與處理器本體連接。
[0011] 基于三維片內(nèi)緩存的處理器制備方法，包括如下步驟，
[0012] 步驟1，選取滿足待制備處理器緩存要求的平面緩存，將該平面緩存中的存儲(chǔ)模塊 沿字線和/或位線進(jìn)行等大小分割，得到若干緩存子模塊、以及緩存子模塊對應(yīng)的多路選擇 器和譯碼器；
[0013] 步驟2,通過TSV孔將得到的緩存子模塊進(jìn)行堆疊，每層緩存子模塊之間通過TSV孔 將對應(yīng)的內(nèi)部地址線互連，得到三維存儲(chǔ)模塊；
[0014] 步驟3,三維存儲(chǔ)模塊內(nèi)部地址線中的字線連接譯碼器，每層緩存子模塊內(nèi)部地址 線中的位線分別連接對應(yīng)的多路選擇器;將所有多路選擇器的輸出端經(jīng)TSV孔互連后連接 靈敏放大器的輸入端;多路選擇器上設(shè)置有用于控制其是否工作的使能信號0E;
[0015] 步驟4，將得到的三維存儲(chǔ)模塊、譯碼器、多路選擇器和靈敏放大器互連后封裝得 到三維堆疊緩存;將三維堆疊緩存通過引出的使能信號0E、時(shí)鐘信號CLK、片選信號CS、數(shù)據(jù) 線、寫使能信號涵、讀使能信號涵和地址線與處理器本體連接。
[0016] 優(yōu)選的，平面緩存中的存儲(chǔ)模塊僅沿字線進(jìn)行等大小分割n次時(shí)，得到對應(yīng)的譯碼 器數(shù)量為分割前譯碼器數(shù)量的1 /2n，n為正整數(shù)。
[0017] 優(yōu)選的，平面緩存中的存儲(chǔ)模塊僅沿位線進(jìn)行等大小分割n次時(shí)，得到對應(yīng)的多路 選擇器數(shù)量為分割前多路選擇器數(shù)量的l/2n，n為正整數(shù);增加多路選擇器的數(shù)量，保證輸 出數(shù)據(jù)位寬與分割前輸出數(shù)據(jù)位寬一致。
[0018]優(yōu)選的，平面緩存中的存儲(chǔ)模塊沿字線進(jìn)行等大小分割n次時(shí)，同時(shí)沿位線進(jìn)行等 大小分割m次時(shí)，得到對應(yīng)的譯碼器數(shù)量為分割前譯碼器數(shù)量的l/2n，n為正整數(shù)，得到對應(yīng) 的多路選擇器數(shù)量為分割前多路選擇器數(shù)量的l/2 m，m為正整數(shù);增加多路選擇器的數(shù)量， 保證輸出數(shù)據(jù)位寬與分割前輸出數(shù)據(jù)位寬一致。
[0019] 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：
[0020] 本發(fā)明所述的方法對傳統(tǒng)平面處理器片內(nèi)緩存進(jìn)行劃分，采用基于硅通孔 (Through Si 1 icon-Via，TSV)的三維集成技術(shù)將劃分的緩存進(jìn)行立體集成，形成小尺寸，大 容量、低延遲三維緩存，然后將三維片內(nèi)緩存與處理器本體重的邏輯模塊進(jìn)行立體集成。
[0021] 本發(fā)明所述的結(jié)構(gòu)基于二維平面處理器結(jié)構(gòu)進(jìn)行改進(jìn)，基本結(jié)構(gòu)成熟可靠，無需 改變處理器結(jié)構(gòu)除緩存外其他模塊原有相對布局，使其總體結(jié)構(gòu)穩(wěn)固；通過對處理器片內(nèi) 緩存結(jié)構(gòu)進(jìn)行立體集成，實(shí)現(xiàn)了片內(nèi)緩存單片集成，實(shí)現(xiàn)了片內(nèi)緩存單位面積容量的增加； 通過在三維緩存內(nèi)部結(jié)構(gòu)中增加多路選擇器使能信號0E，使正常工作時(shí)，三維存儲(chǔ)系統(tǒng)單 層導(dǎo)通，有效降低處理器結(jié)構(gòu)功耗;利用設(shè)置的TSV孔取代處理器冗余互連結(jié)構(gòu)，構(gòu)成縱向 互連結(jié)構(gòu)，極大地減少了邏輯單元訪問緩存的距離，減少處理器訪問緩存等待時(shí)間，降低延 遲，有效提升處理器性能;整體結(jié)構(gòu)上打破常規(guī)平面片內(nèi)緩存布局設(shè)計(jì)結(jié)構(gòu)及傳統(tǒng)平面處 理器結(jié)構(gòu)固有模式，對其進(jìn)行了結(jié)構(gòu)創(chuàng)新，使處理器性能得到較大提升。
【附圖說明】
[0022] 圖1為現(xiàn)有技術(shù)中一種平面緩存結(jié)構(gòu)示意圖。
[0023] 圖2為本發(fā)明實(shí)例中所述的緩存子模塊立體集成結(jié)構(gòu)示意圖。
[0024] 圖3為現(xiàn)有技術(shù)中平面緩存結(jié)構(gòu)示意圖。
[0025] 圖4為本發(fā)明實(shí)例中所述的三維緩存外部結(jié)構(gòu)示意圖。
[0026]圖5為現(xiàn)有技術(shù)中二維平面處理器結(jié)構(gòu)示意圖。
[0027]圖6為本發(fā)明實(shí)例中所述的經(jīng)三維緩存堆疊后處理器的結(jié)構(gòu)示意圖。
[0028]圖中：內(nèi)部地址線1，內(nèi)部數(shù)據(jù)線2，TSV孔3，三維存儲(chǔ)模塊4，靈敏放大器5，多路選 擇器6,使能信號0E 7,時(shí)鐘信號CLK 8,片選信號CS 9,數(shù)據(jù)線10,寫使能信號illl，讀使能 信號M12，地址線13，處理器本體14，三維堆疊緩存結(jié)構(gòu)15。
【具體實(shí)施方式】
[0029]下面結(jié)合具體的實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對本發(fā)明的解釋而 不是限定。
[0030] 本發(fā)明基于三維片內(nèi)緩存的處理器結(jié)構(gòu)是對現(xiàn)有的平面處理器結(jié)構(gòu)進(jìn)行三維化。
[0031] 首先，該結(jié)構(gòu)對處理器結(jié)構(gòu)中片內(nèi)緩存進(jìn)行立體集成，無需改變原平面處理器中 其他單元模塊結(jié)構(gòu)，可沿用原平面處理器結(jié)構(gòu)布局，無需對其他模塊進(jìn)行重新布局。
[0032] 其次，該結(jié)構(gòu)對處理器結(jié)構(gòu)中片內(nèi)緩存進(jìn)行三維劃分，采用TSV技術(shù)，形成單片立 體集成緩存結(jié)構(gòu)。
[0033]本發(fā)明緩解處理器內(nèi)部互連冗余，提高處理器結(jié)構(gòu)集成度，原理簡單，結(jié)構(gòu)可靠， 是一種全新的處理器結(jié)構(gòu)。
[0034]本發(fā)明所述的處理器主要有以下三個(gè)特征，片內(nèi)緩存為三維結(jié)構(gòu)的三維堆疊緩存 15;三維堆疊緩存15與由邏輯運(yùn)算單元和控制單元組成的處理器本體1位體集成;三維堆 疊緩存15立體集成時(shí)緩存子模塊間立體互連由TSV構(gòu)成。下面給出結(jié)構(gòu)的具體說明。
[0035] (1)片內(nèi)緩存為三維結(jié)構(gòu)的三維堆疊緩存15。
[0036] 首先，采用三維立體集成技術(shù)，將片內(nèi)二維緩存結(jié)構(gòu)沿字線、位線、或同時(shí)沿字線 和位線方向進(jìn)行劃分，劃分方向如圖1中虛線所示，二維緩存結(jié)構(gòu)如圖1所示，將平面緩存結(jié) 構(gòu)劃分為大小一致的緩存子模塊。
[0037] 其次，將劃分所得緩存子模塊進(jìn)行立體集成，如圖2所示，在立體集成過程中，將緩 存子模塊立體集成為若干層的三維存儲(chǔ)模塊4，同時(shí)增加緩存外部使能信號0E控制三維存 儲(chǔ)模塊4內(nèi)部不同層多路選擇器選通，進(jìn)一步控制不同層工作狀態(tài)；同時(shí)，由于沿位線劃分 時(shí)，導(dǎo)致多路選擇器數(shù)目減少，為保證輸出數(shù)據(jù)一致，在三維存儲(chǔ)模塊4中，根據(jù)劃分方案不 同，增加多路選擇器數(shù)目；
[0038]如圖2所示，在三維存儲(chǔ)模塊4內(nèi)部，將對應(yīng)的內(nèi)部地址線1，內(nèi)部數(shù)據(jù)線2,以及多 路選擇器使能信號線0E進(jìn)行縱向互連;如圖4所示，在三維存儲(chǔ)模塊4外部，將不同層的緩存 子模塊所對應(yīng)的時(shí)鐘信號端口 CLK，片選信號CS，以及讀寫信號^、涵，地址線13，數(shù)據(jù) 線10，多路選擇器使能信號線0E進(jìn)行縱向互連。
[0039] (2)三維堆疊緩存15與由邏輯運(yùn)算單元和控制單元組成的處理器本體1位體集 成。
[0040] 對于任意平面處理器結(jié)構(gòu)，采用呈三維緩存結(jié)構(gòu)的三維存儲(chǔ)模塊4取代原本平面 處理器中片內(nèi)緩存所在位置，將三維緩存信號端口，諸如時(shí)鐘信號端口CLK，片選信號端口 CS，讀寫信號端口而、石〗，地址信號端口，數(shù)據(jù)信號端口與對應(yīng)的原平面處理器結(jié)構(gòu)中 邏輯單元模塊輸入、輸出信號端口互連，如圖6所示給出了處理器結(jié)構(gòu)側(cè)視圖。
[0041] 同時(shí)在平面處理器邏輯層結(jié)構(gòu)中，增加輸入多路選擇器使能信號0E，控制不同緩 存層多路選擇器，選擇正常工作緩存層，降低正常工作功耗。
[0042] (3)三維堆疊緩存15立體集成時(shí)緩存子模塊間立體互連由TSV構(gòu)成。
[0043]三維堆疊緩存15內(nèi)部結(jié)構(gòu)中，采用TSV互連結(jié)構(gòu)，將劃分前后對應(yīng)內(nèi)部地址線1，內(nèi) 部數(shù)據(jù)線2,以及多路選擇器使能信號線0E進(jìn)行互連;三維堆疊緩存15外部結(jié)構(gòu)中，如圖4所 示，采用TSV互連結(jié)構(gòu)，將立體集成片內(nèi)緩存不同層的時(shí)鐘信號CLK，片選信號CS，讀寫信號， 輸入地址信號13,輸出數(shù)據(jù)信號端口 10,多路選擇器使能信號線0E進(jìn)行互連。
[0044]具體的結(jié)構(gòu)及制備如以下實(shí)施例所述。
[0045]實(shí)施例1，采用單一劃分方式的三維處理器結(jié)構(gòu)。
[0046] (1)三維存儲(chǔ)模塊的結(jié)構(gòu)說明。
[0047]如圖1所示的平面緩存結(jié)構(gòu)示意圖。對64KX8的平面緩存內(nèi)部結(jié)構(gòu)沿位線方向進(jìn) 行一次劃分，分割得到83吐1-0、831^1-1、831^2-0、831^2-1四個(gè)大小為161(\4-致的緩存 模塊，在上下層分別增加一倍的多路選擇器，保證輸出數(shù)據(jù)與原先一致，形成四個(gè)16KX8緩 存單元1^111<:1-&、1^111<:1-13、1^111<:2-&、1^111<:2-13。根據(jù)圖2所不，將161(\8的存儲(chǔ)模塊1^111<:1-&、 Bank2-a分別堆疊于存儲(chǔ)模塊Bankl-b、Bank2-b之上，形成兩層立體集成緩存結(jié)構(gòu)。
[0048]如圖3所示的平面緩存外部結(jié)構(gòu);對比如圖4所示的立體集成的三維存儲(chǔ)模塊外部 信號連接方式。其中多路選擇器使能信號0E可在緩存工作時(shí)，控制不同層的多路選擇器，從 而選擇導(dǎo)通對應(yīng)層的緩存子模塊，使緩存在工作狀態(tài)下，只需單層工作。
[0049] (2)三維處理器結(jié)構(gòu)的說明。
[0050] 對比圖5給出平面處理器結(jié)構(gòu)，圖6中的三維處理器結(jié)構(gòu)示意圖中存儲(chǔ)器中緩存子 模塊為2層，在三維集成過程中，立體集成緩存中緩存子模塊最下層和處理器本體的邏輯層 位于同一層，即構(gòu)建三維處理器結(jié)構(gòu)相比原處理器結(jié)構(gòu)無需改變邏輯單元模塊相對關(guān)系。 三維處理器通過TSV訪問緩存，極大地減少了全局互連長度。
[0051 ] (3)立體集成互連結(jié)構(gòu)說明。
[0052]在三維存儲(chǔ)模塊4內(nèi)部結(jié)構(gòu)中，如圖2所示，在立體集成過程中，采用TSV將緩存劃 分前后對應(yīng)地址線和數(shù)據(jù)線進(jìn)行互連；
[0053]在三維存儲(chǔ)模塊4外部中，如圖4所示，采用TSV對緩存結(jié)構(gòu)時(shí)鐘信號CLK，片選信號 CS，讀寫使能信號、麗，及多路選擇器使能信號0E進(jìn)行縱向互連。圖4中虛線表示緩存 內(nèi)部結(jié)構(gòu)TSV。
[0054]實(shí)施例2,采用不同劃分方式的三維處理器結(jié)構(gòu)。
[0055] (1)三維存儲(chǔ)模塊的結(jié)構(gòu)說明。
[0056]如圖1所示的平面緩存結(jié)構(gòu)示意圖。對64KX8的平面緩存內(nèi)部結(jié)構(gòu)沿位線方向進(jìn) 行一次劃分，再沿字線方向進(jìn)行二次劃分，分割得到Bankl-0/l/2/3，Bank2-0/l/2/3八個(gè)8K X4的緩存模塊，在上下層分別增加一倍的多路選擇器，保證輸出數(shù)據(jù)與原先一致，形成8個(gè) 8KX8緩存模塊。根據(jù)圖2所示，將存儲(chǔ)模塊Bankl-a/b、Bank2-a/b分別堆疊于存儲(chǔ)模塊 Bankl-c/d、Bank2_c/d之上，形成4層立體集成緩存層。
[0057]如圖3所示的平面緩存外部結(jié)構(gòu);對比如圖4所示的立體集成的三維存儲(chǔ)模塊外部 信號連接方式。其中多路選擇器使能信號0E可在緩存工作時(shí)，控制不同層多路選擇器，從而 選擇導(dǎo)通對應(yīng)層的緩存子模塊，使緩存在工作狀態(tài)下，只需單層工作。
[0058] (2)三維處理器結(jié)構(gòu)的說明。
[0059] 對比圖5給出平面處理器結(jié)構(gòu)，圖6中的三維處理器結(jié)構(gòu)示意圖中存儲(chǔ)器中緩存子 模塊為4層，在三維集成過程中，立體集成緩存中緩存子模塊最下層和處理器本體的邏輯層 位于同一層，即構(gòu)建三維處理器結(jié)構(gòu)相比原處理器結(jié)構(gòu)無需改變邏輯單元模塊相對關(guān)系。 三維處理器通過TSV訪問緩存，極大地減少了全局互連長度。
[0060] (3)立體集成互連結(jié)構(gòu)說明。
[0061] 在三維存儲(chǔ)模塊4內(nèi)部結(jié)構(gòu)中，如圖2所示，在立體集成過程中，采用TSV將緩存劃 分前后對應(yīng)地址線和數(shù)據(jù)線進(jìn)行互連；
[0062]在三維存儲(chǔ)模塊4外部中，如圖4所示，采用TSV對緩存結(jié)構(gòu)時(shí)鐘信號CLK，片選信號 CS，讀寫使能信號^^萬，及多路選擇器使能信號0E進(jìn)行縱向互連。圖4中虛線表示緩存 內(nèi)部結(jié)構(gòu)TSV。
【主權(quán)項(xiàng)】
1. 基于三維片內(nèi)緩存的處理器結(jié)構(gòu)，其特征在于，包括由邏輯運(yùn)算單元和控制單元組 成的處理器本體(14)，以及堆疊設(shè)置在處理器本體(14)上的三維堆疊緩存（15); 所述的三維堆疊緩存（15)包括譯碼器，多路選擇器(6)，靈敏放大器(5)和三維存儲(chǔ)模 塊(4);三維存儲(chǔ)模塊(4)由若干個(gè)大小相同的緩存子模塊堆疊形成;每層緩存子模塊之間 通過TSV孔將對應(yīng)的內(nèi)部地址線（1)互連，三維存儲(chǔ)模塊(4)內(nèi)部地址線（1)中的字線連接譯 碼器，每層緩存子模塊內(nèi)部地址線（1)中的位線分別連接一個(gè)多路選擇器(6);所有多路選 擇器(6)的輸出端經(jīng)TSV孔互連后與靈敏放大器(5)的輸入端連接;多路選擇器(6)上設(shè)置有 用于控制其是否工作的使能信號〇E(7);譯碼器的輸入端和靈敏放大器(5)的輸出端、以及 使能信號〇E(7)分別與處理器本體(14)連接。2. 根據(jù)權(quán)利要求1所述的基于三維片內(nèi)緩存的處理器結(jié)構(gòu)，其特征在于，三維存儲(chǔ)模塊 (4)內(nèi)部地址線（1)中的字線連接一個(gè)譯碼器時(shí)，每層緩存子模塊的字線分別與譯碼器連 接。3. 根據(jù)權(quán)利要求1所述的基于三維片內(nèi)緩存的處理器結(jié)構(gòu)，其特征在于，三維存儲(chǔ)模塊 (4)中每層緩存子模塊的字線分別連接一個(gè)譯碼器時(shí)，所有譯碼器的輸出端經(jīng)TSV孔互連后 與處理器本體(14)連接。4. 根據(jù)權(quán)利要求1所述的基于三維片內(nèi)緩存的處理器結(jié)構(gòu)，其特征在于，三維堆疊緩存 (15)呈封裝設(shè)置，并通過引出的時(shí)鐘信號CLK(8)、片選信號CS(9)、寫使能信號和讀 使能信號涵（12)與處理器本體(14)連接。5. 基于三維片內(nèi)緩存的處理器制備方法，其特征在于，包括如下步驟， 步驟1，選取滿足待制備處理器緩存要求的平面緩存，將該平面緩存中的存儲(chǔ)模塊沿字 線和/或位線進(jìn)行等大小分割，得到若干緩存子模塊、以及緩存子模塊對應(yīng)的多路選擇器 (6)和譯碼器； 步驟2，通過TSV孔將得到的緩存子模塊進(jìn)行堆疊，每層緩存子模塊之間通過TSV孔將對 應(yīng)的內(nèi)部地址線（1)互連，得到三維存儲(chǔ)模塊(4); 步驟3,三維存儲(chǔ)模塊(4)內(nèi)部地址線（1)中的字線連接譯碼器，每層緩存子模塊內(nèi)部地 址線（1)中的位線分別連接對應(yīng)的多路選擇器(6);將所有多路選擇器(6)的輸出端經(jīng)TSV孔 互連后連接靈敏放大器(5)的輸入端;多路選擇器(6)上設(shè)置有用于控制其是否工作的使能 信號〇E(7); 步驟4,將得到的三維存儲(chǔ)模塊(4)、譯碼器、多路選擇器(6)和靈敏放大器(5)互連后封 裝得到三維堆疊緩存（15);將三維堆疊緩存（15)通過引出的使能信號0E(7)、時(shí)鐘信號CLK (8)、片選信號CS(9)、數(shù)據(jù)線（10)、寫使能信號^(11)、讀使能信號涵（12)和地址線（13) 與處理器本體(14)連接。6. 根據(jù)權(quán)利要求5所述的基于三維片內(nèi)緩存的處理器制備方法，其特征在于，平面緩存 中的存儲(chǔ)模塊僅沿字線進(jìn)行等大小分割η次時(shí)，得到對應(yīng)的譯碼器數(shù)量為分割前譯碼器數(shù) 量的1/2 η，η為正整數(shù)。7. 根據(jù)權(quán)利要求5所述的基于三維片內(nèi)緩存的處理器制備方法，其特征在于，平面緩存 中的存儲(chǔ)模塊僅沿位線進(jìn)行等大小分割η次時(shí)，得到對應(yīng)的多路選擇器(6)數(shù)量為分割前多 路選擇器數(shù)量的1/2 η，η為正整數(shù);增加多路選擇器(6)的數(shù)量，保證輸出數(shù)據(jù)位寬與分割前 輸出數(shù)據(jù)位寬一致。8.根據(jù)權(quán)利要求5所述的基于三維片內(nèi)緩存的處理器制備方法，其特征在于，平面緩存 中的存儲(chǔ)模塊沿字線進(jìn)行等大小分割η次時(shí)，同時(shí)沿位線進(jìn)行等大小分割m次時(shí)，得到對應(yīng) 的譯碼器數(shù)量為分割前譯碼器數(shù)量的l/2 n，n為正整數(shù)，得到對應(yīng)的多路選擇器(6)數(shù)量為 分割前多路選擇器數(shù)量的l/2m，m為正整數(shù);增加多路選擇器(6)的數(shù)量，保證輸出數(shù)據(jù)位寬 與分割前輸出數(shù)據(jù)位寬一致。
【文檔編號】G06F15/76GK105930300SQ201610228623
【公開日】2016年9月7日
【申請日】2016年4月13日
【發(fā)明人】謝成民, 怡磊, 單光寶, 劉松
【申請人】中國航天科技集團(tuán)公司第九研究院第七七研究所, 中國航天科技集團(tuán)公司第九研究院第七七一研究所