三維兩端口位單元的制作方法
【專利摘要】本發(fā)明公開的一種半導(dǎo)體存儲器包括設(shè)置在三維集成電路的第一層上的讀取端口陣列和設(shè)置在三維集成電路的第二層上的位單元陣列。第二層垂直放置于第一層的上方或下方。位單元陣列的至少一個位單元通過從第一層延伸至第二層的通孔連接至讀取端口陣列的至少一個讀取端口單元。本發(fā)明還公開了一種三維兩端口位單元。
【專利說明】三維兩端口位單元

【技術(shù)領(lǐng)域】
[0001]本發(fā)明公開的電路和方法涉及半導(dǎo)體存儲器。更具體地，本發(fā)明公開的電路和方法涉及用于半導(dǎo)體存儲器的三維兩端口位單元。

【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存取存儲器(SRAM)包括以行和列布置的多個單元以形成陣列。SRAM單元包括多個晶體管，連接到用于將一個數(shù)據(jù)位讀出和寫入至存儲單元的位線和字線。單端口 SRAM使單個數(shù)據(jù)位能夠在特定時間寫入位單元或從位單元讀出。相反地，雙端口 SRAM使多個讀出或?qū)懭肽軌虼蠹s在同一時間發(fā)生。傳統(tǒng)的雙端口 SRAM結(jié)構(gòu)包括在不同的金屬層中的字線(“WL”)，這樣，由于不同金屬層用于路由SRAM的信號，因而導(dǎo)致不同的電容性負(fù)載。雙端口 SRAM結(jié)構(gòu)在WL方向上比單端口 SRAM結(jié)構(gòu)更大且更寬。由于雙端口 SRAM的更大和更寬的WL方向，在重WL負(fù)載期間可能影響SRAM宏的縱橫比，特別是針對寬輸入/輸出(I/O)設(shè)計。當(dāng)與單端口 SRAM相比較時，雙端口 SRAM的外圍邏輯電路是雙倍的。這樣，雙端口 SRAM可占據(jù)更大的面積，并可產(chǎn)生信號路由復(fù)雜性。


【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體存儲器，包括:
[0004]讀取端口陣列，設(shè)置在三維集成電路的第一層上；以及
[0005]位單元陣列，設(shè)置在所述三維集成電路的第二層上，
[0006]其中，所述第二層垂直放置于所述第一層的上方或者下方，以及
[0007]其中，所述位單元陣列的至少一個位單元通過從所述第一層延伸至所述第二層的通孔連接至所述讀取端口陣列的至少一個讀取端口單元。
[0008]在可選實施例中，所述半導(dǎo)體存儲器還包括:讀解碼器和第一輸入/輸出電路，設(shè)置在所述第一層上并且連接至所述讀取端口陣列；以及，寫解碼器和第二輸入/輸出電路，設(shè)置在所述第二層上并且連接至所述位單元陣列。
[0009]在可選實施例中，所述讀取端口陣列包括按照行和列布置的多個讀取端口單元，每個讀取端口單元均連接至至少一根讀字線以及至少一根全局讀位線。
[0010]在可選實施例中，每個讀取端口單元包括三態(tài)緩沖器或傳輸門。
[0011]在可選實施例中，每個所述讀取端口單元均包括:第一類型的第一晶體管，具有連接至第一電壓供應(yīng)節(jié)點的源極以及通過從所述第一層延伸至所述第二層的通孔連接至位單元的柵極；第一類型的第二晶體管，具有連接至所述第一類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極；第二類型的第一晶體管，具有連接至第二電壓供應(yīng)節(jié)點的源極和通過所述通孔連接至所述位單元的柵極；以及，第二類型的第二晶體管，具有連接至所述第二類型的第一晶體管的漏極的源極、連接至所述全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。
[0012]在可選實施例中，每個讀取端口單元均包括:第一類型的第一晶體管，具有通過從所述第一層延伸至所述第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極；以及，第二類型的第一晶體管，具有通過從所述第一層延伸至所述第二層的通孔連接至所述位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至所述全局讀位線的漏極。
[0013]在可選實施例中，所述位單元陣列的每個位單元均包括:第一傳輸晶體管和第二傳輸晶體管，每個傳輸晶體管都連接至鎖存器、寫字線以及相應(yīng)的互補(bǔ)位線，讀傳輸晶體管中的至少一個通過從所述第一層延伸至所述第二層的通孔連接至讀取端口單元。
[0014]根據(jù)本發(fā)明的另一方面，還提供了一種半導(dǎo)體存儲器，包括:
[0015]三維集成電路的第一層，包括:
[0016]讀輸入/輸出電路，
[0017]讀解碼器，以及
[0018]讀取端口陣列，包括按照行和列布置的多個讀取端口單元，所述讀取端口單元的每一行都通過至少一根讀字線連接至所述讀解碼器，并且所述讀取端口單元的每一列都通過全局位線連接至所述讀輸入/輸出電路；以及
[0019]所述三維集成電路的第二層，垂直設(shè)置在所述第一層的上方或下方，所述第二層包括:
[0020]寫輸入/輸出電路；
[0021]寫解碼器，以及
[0022]位單元陣列，包括按照行和列布置的多個位單元，所述位單元的每一行都通過寫字線連接至所述寫解碼器，并且所述位單元的每一列都通過一對互補(bǔ)位線連接至所述寫輸入/輸出電路；
[0023]其中，每個位單元都通過從所述第一層延伸至所述第二層的通孔連接至相應(yīng)的讀取端口單元。
[0024]在可選實施例中，所述多個讀取端口單元的每個讀取端口單元都包括三態(tài)緩沖器或傳輸門。
[0025]在可選實施例中，每個所述讀取端口單元都包括:第一類型的第一晶體管，具有連接至第一電壓供應(yīng)節(jié)點的源極以及通過從所述第一層延伸至所述第二層的通孔連接至位單元的柵極；第一類型的第二晶體管，具有連接至所述第一類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極；第二類型的第一晶體管，具有連接至第二電壓供應(yīng)節(jié)點的源極以及通過所述通孔連接至所述位單元的柵極；以及，第二類型的第二晶體管，具有連接至所述第二類型的第一晶體管的漏極的源極、連接至所述全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。
[0026]在可選實施例中，每個所述讀取端口單元都包括:第一類型的第一晶體管，具有通過從所述第一層延伸至所述第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極；以及，第二類型的第一晶體管，具有通過從所述第一層延伸至所述第二層的通孔連接至所述位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至所述全局讀位線的漏極。
[0027]在可選實施例中，所述位單元陣列的每個位單元都包括:第一傳輸晶體管和第二傳輸晶體管，每個傳輸晶體管都連接至鎖存器、寫字線以及相應(yīng)的互補(bǔ)位線，讀傳輸晶體管的至少一個通過從所述第一層延伸至所述第二層的通孔連接至讀取端口單元。
[0028]在可選實施例中，每個所述鎖存器都包括連接至第二類型的第一晶體管的第一類型的第一晶體管。
[0029]在可選實施例中，所述通孔為層間通孔。
[0030]根據(jù)本發(fā)明的又一方面，還提供了一種方法，包括:
[0031 ] 在第一層上形成電路，所述第一層上的電路包括讀取端口陣列，所述讀取端口陣列包括多個讀取端口單元；
[0032]在第二層上形成電路，所述第二層上的電路包括位單元陣列，所述位單元陣列包括多個位單元；以及
[0033]將所述第一層上的讀取端口單元連接至所述第二層上的相應(yīng)的位單元。
[0034]在可選實施例中，在所述第一層上形成電路包括在所述第一層上形成讀解碼器和讀輸入/輸出電路，以使得所述讀解碼器和所述讀輸入/輸出電路連接至所述讀取端口陣列。
[0035]在可選實施例中，所述讀解碼器通過讀字線連接至所述位單元的行，并且所述讀輸入/輸出電路通過全局讀位線連接至讀位單元的列。
[0036]在可選實施例中，在所述第二層上形成電路包括在所述第二層上形成寫解碼器和寫輸入/輸出電路，以使得所述寫解碼器和所述寫輸入/輸出電路連接至所述位單元陣列。
[0037]在可選實施例中，所述寫解碼器通過寫字線連接至所述位單元的行并且所述寫輸入/輸出電路通過位線連接至所述位單元的列。
[0038]在可選實施例中，將所述讀取端口單元連接至相應(yīng)的位單元包括形成從所述第一層至所述第二層的通孔。

【專利附圖】

【附圖說明】
[0039]圖1是根據(jù)一些實施例的三維半導(dǎo)體集成電路的一個實例的立體圖。
[0040]圖2A是根據(jù)一些實施例的三維半導(dǎo)體存儲器的一個實例的簡化的方框圖。
[0041]圖2B是根據(jù)一些實施例的三維半導(dǎo)體存儲器的更加詳細(xì)的方框圖。
[0042]圖3A是根據(jù)一些實施例的讀取端口單元的三態(tài)緩沖器實現(xiàn)的一個實例的電路圖。
[0043]圖3B是根據(jù)一些實施例的讀取端口單元的傳輸門實現(xiàn)的一個實例的電路圖。
[0044]圖4A是根據(jù)一些實施例的位單元的一個實例的電路圖。
[0045]圖4B是根據(jù)一些實施例的位單元的一個實例的更為詳細(xì)的電路圖。
[0046]圖5A是根據(jù)一些實施例的從位單元讀出邏輯O的方法的一個實例的流程圖。
[0047]圖5B是根據(jù)一些實施例的從位單元讀出邏輯I的方法的一個實例的流程圖。
[0048]圖5C是根據(jù)一些實施例的將邏輯O寫入位單元的方法的一個實例的流程圖。
[0049]圖是根據(jù)一些實施例的將邏輯I寫入位單元的方法的一個實例的流程圖。
[0050]圖6是根據(jù)一些實施例的制造三維半導(dǎo)體存儲器的一個實例的流程圖。

【具體實施方式】
[0051]示例性實施例的這個描述旨在結(jié)合附圖進(jìn)行閱讀，附圖被認(rèn)為是整個書面描述的一部分。
[0052]所公開的電路有助于消除單端讀取訪問問題，該問題可影響傳統(tǒng)的二維半導(dǎo)體存儲器。此外，所公開的電路提高了半導(dǎo)體存儲器的性能(例如，速度和面積)并同時防止了讀取干擾問題。
[0053]圖1示出了三維(“3D”)半導(dǎo)體集成電路(“1C”)10的一個實例。3D IC 10包括在z方向上垂直地堆疊在彼此的頂部的多個層12-l、12-2、12-3、12-n (“層12”)。在一些實施例中，層12是通過至少一個襯底通孔(“TSV”)或?qū)娱g通孔(“ILV”)(未示出)彼此電連接的單獨(dú)的管芯。在一些實施例中，3D IClO為3D 1C，以使得各層12為相應(yīng)的“疊層”，其中每個疊層包括相應(yīng)的有源器件層和相應(yīng)的互連結(jié)構(gòu)，互連結(jié)構(gòu)可包括多個導(dǎo)電層(例如，M1，M2等)。如本領(lǐng)域普通技術(shù)人員將會理解的，可將層間介電(ILD)層(未示出)設(shè)置在直接相鄰的疊層之間。
[0054]圖2A示出了根據(jù)一些實施例的3D半導(dǎo)體存儲器100的一個實例。如圖2A中所示，半導(dǎo)體存儲器100設(shè)置為跨過兩個層12-1和12-2，這兩個層相對于彼此垂直布置并且由多個導(dǎo)電線102 (諸如金屬線、通孔、TSV和ILV)連接在一起，此處僅列出了一些可能。導(dǎo)電線102將設(shè)置在一層(例如，層12-2)上的讀取端口陣列104和設(shè)置在另一層(例如，層12-1)上的單元陣列106連接在一起。盡管將讀取端口陣列104示出為設(shè)置在單元陣列106所設(shè)置的層之上的層上，但是也可能是，讀取端口陣列104設(shè)置在其上的層垂直于單元陣列106設(shè)置在其上的層。此外，圖1中的層12-1，12-2可具有與圖1中所示出的布置不同的布置，以使得層12-1可為與底層不同的層，并且設(shè)置為不與層12-2直接相鄰。
[0055]讀解碼器108也設(shè)置在與讀取端口陣列104相同的層上。讀解碼器108配置為接收讀地址并將該地址解碼為讀取端口陣列104中的位置，讀解碼器108通過在X方向上延伸穿過層12-2的讀字線(RWL)(圖2A中未示出)連接至讀取端口陣列104。輸入/輸出(“I/O”)電路110也提供在與讀取端口陣列104相同的層上。在一些實施例中，I/O電路110是配置為在讀出操作期間輸出從位單元讀出的信號的讀I/O電路，所述信號是通過在y方向上延伸穿過層12-2的全局讀位線(GRBL)(圖2A中未示出)從讀取端口陣列104傳輸至I/O電路110。
[0056]單元陣列106設(shè)置在與寫解碼器112和I/O電路114相同的層上。寫解碼器112配置為接收數(shù)據(jù)要被寫入的地址，將該地址解碼為位單元位置，并且通過激活將解碼器112連接至單元陣列106的寫字線(WffL)(圖2A中未示出)來幫助寫入數(shù)據(jù)。WffL在X方向上延伸穿過層12-1。在一些實施例中，I/O電路114是通過在y方向上延伸穿過層12_1的互補(bǔ)位線(例如，BL和BLB)(圖2A中未示出)連接至單元陣列106的位單元的寫I/O電路。
[0057]圖2B是根據(jù)一些實施例的圖2A中示出的3D半導(dǎo)體存儲器100的更為詳細(xì)的圖。如圖2B中所示，讀取端口陣列104包括在X方向上延伸穿過層12-2的以行布置的、以及在y方向上延伸穿過層12-2的以列布置的多個讀取端口單元116。每個讀取端口單元116連接至GRBL、一對互補(bǔ)讀字線(RBL和RBL’ )以及導(dǎo)線102，導(dǎo)線102用作輸入位線BL_in，并且將讀取端口單元116與如下文更詳細(xì)描述的位單元118連接在一起。如上所述，RWL在X方向上延伸穿過層12-2并且將一行讀取端口單元連接至讀解碼器108，以及方向上延伸穿過層12-2，并且將一列讀取端口單元116連接至I/O電路110。
[0058]單元陣列106包括在X方向上延伸穿過層12-1的以行布置的、以及在y方向上延伸穿過層12-1的以列布置的多個位單元118。每個位單元118連接至WWL、一對互補(bǔ)位線BL和BLB以及導(dǎo)電線102，其中如下文所述，導(dǎo)電線102用作例如BL_in的位線的延伸。WWL在X方向上延伸穿過層12-1并且將一行位線單元連接至寫解碼器112，并且互補(bǔ)位線BL和BLB在y方向上延伸穿過層12_1以將一列位線單元連接至I/O電路114。
[0059]讀取端口單元116可以以多種配置實現(xiàn)，包括但不限于，三態(tài)緩沖器或傳輸門，此處僅列出了幾個可能的實現(xiàn)。圖3A示出了讀取端口單元的三態(tài)緩沖器實現(xiàn)的一個實例，圖3B示出了讀取端口單元的傳輸門實現(xiàn)的一個實例。
[0060]首先參考圖3A，讀取端口單元116A包括一對第一類型的晶體管120-1、120-2以及一對第二類型的晶體管122-1、122-2。在一些實施例中，第一類型的晶體管實現(xiàn)為PMOS晶體管并且第二類型的晶體管實現(xiàn)為NMOS晶體管，然而，這些晶體管可實現(xiàn)為其他晶體管類型?？杀环Q為上拉晶體管的晶體管120-1具有連接至設(shè)置為VDD的電源節(jié)點的源極、連接至晶體管120-2的柵極的漏極和連接至節(jié)點124的柵極。也可被稱為上拉晶體管的晶體管120-2具有連接至節(jié)點126的漏極以及連接至從解碼器108 (圖2A和2B)接收信號的RWL’的柵極。
[0061]有時被稱為下拉晶體管的晶體管122-1具有連接至節(jié)點126的漏極、連接至晶體管122-2的漏極的源極和配置為從解碼器108 (圖2A和2B)接收RWL的柵極。節(jié)點126用作讀取端口單元116的輸出端并且連接至GRBL。也可被稱為下拉晶體管的晶體管122-2具有接地的源極和連接至節(jié)點124的柵極，如上文所述，節(jié)點124連接至晶體管120-1的柵極。節(jié)點124配置為從設(shè)置在層12-1中的關(guān)聯(lián)位單元116接收BL_in。如上文所述，
[0062]信號BL_in通過導(dǎo)電線102從層12_1傳輸至層12_2。
[0063]現(xiàn)轉(zhuǎn)向圖3B，讀取端口單元116B配置為傳輸門，該傳輸門包括第一晶體管120和第二晶體管122。在一些實施例中，晶體管120是PMOS晶體管并且晶體管122是NMOS晶體管。晶體管120的源極連接至節(jié)點124，晶體管120的柵極配置為接收RWL’，并且晶體管120的漏極連接至節(jié)點126。晶體管122的源極連接至節(jié)點124，晶體管122的柵極配置為接收RWL，并且晶體管122的漏極連接至節(jié)點126。節(jié)點124配置為接收信號BLB_in，并且節(jié)點126連接至GRBL。
[0064]圖4A示出了根據(jù)一些實施例的位單元118的一個實例。位單元118包括一對傳輸晶體管128-1、128-2，它們中的每個具有相應(yīng)的在節(jié)點130處連接至相同的WffL的柵極和相應(yīng)的連接至鎖存器132的漏極。晶體管128-1的源極在節(jié)點134處連接至位線BL[n]，晶體管128-2的源極在節(jié)點136處連接至互補(bǔ)位線BLB [η]。鎖存器132包括一對交叉耦合反相器138-1和138-2，這些反相器布置為使得反相器138-1的輸出端在節(jié)點124處連接至反相器138-2的輸入端，并且反相器138-2的輸出端在節(jié)點142處連接至反相器138-1的輸入端。節(jié)點142也連接至晶體管128-1的漏極，并且節(jié)點124連接至晶體管128-2的漏極并且連接至將信號BL_in運(yùn)送至讀取端口單元116所設(shè)置的層(例如，層12-1)的通孔。
[0065]圖4B是根據(jù)一些實施例的位單元118的更詳細(xì)的圖。如圖4B所示，在一些實施例中，反相器138-1、138-2的每個包括一對晶體管。例如，反相器138-1包括晶體管144-1和146-1，并且反相器138-2包括晶體管144-2和146-2。在一些實施例中，晶體管144-1、144-2是PMOS晶體管并且晶體管146-1、146-2是NMOS晶體管。然而，晶體管144-1、144-2、146-1、146-2可實現(xiàn)為其他的晶體管類型。
[0066]晶體管144-1具有連接至節(jié)點148的源極，在一些實施例中節(jié)點148連接至設(shè)置為VDD的電源節(jié)點。晶體管144-1的漏極連接至節(jié)點124，節(jié)點124用作晶體管134-1的輸出端，并且晶體管144-1的柵極連接至節(jié)點142，節(jié)點142用作反相器138-1的輸入端。晶體管146-1具有連接至節(jié)點124的漏極、接地或連接至VSS的源極和連接至節(jié)點142的柵極。如上文所述，節(jié)點124還通過信號BL_in沿其傳輸?shù)膶?dǎo)電線102連接至讀取端口單元116。
[0067]反相器138-2的晶體管144-2具有連接至節(jié)點148的源極、連接至節(jié)點142的漏極和連接至節(jié)點124的柵極。節(jié)點142連接至晶體管128-1的漏極并且配置為反相器138-2的輸出端和反相器138-1的輸入端。反相器138-2的晶體管146-2具有接地或者連接至VSS的源極、連接至節(jié)點142的漏極和連接至節(jié)點124的柵極。盡管圖4A和圖4B中所示的位單元118示出為六晶體管(“6T”)位單元，本領(lǐng)域普通技術(shù)人員將理解，位單元118可具有包括更少或更多的晶體管的其他實現(xiàn)。
[0068]參考圖5A來描述從位單元118的存儲節(jié)點142讀出邏輯0，圖5A是從半導(dǎo)體存儲器100讀出邏輯O的方法的一個實例的流程圖。在塊502，位線BL和BLB預(yù)充電至預(yù)充電電壓并且WffL位于低電壓電平，即VSS或地電位。在一些實施例中，預(yù)充電電壓通過預(yù)充電電路(未示出)來產(chǎn)生，并且為例如VDD的高電壓電平，或者，例如VDD/2的另一電壓電平。在一些實施例中，BL和BLB并未預(yù)充電或預(yù)充電至其他電壓電平。隨著WWL設(shè)置為大約VSS，由于傳輸晶體管128-1和128-2的柵-源極電壓Ves小于開啟電壓VT，因此它們處于無電流傳導(dǎo)或“關(guān)閉”狀態(tài)中。RWL也在邏輯O狀態(tài)，這樣由于RWL’具有與RWL相反的邏輯狀態(tài)，因此RWL’為邏輯I。
[0069]在塊504，RWL上的電壓增加至VDD以開啟讀取端口單元116A的晶體管122_1。晶體管120-2也響應(yīng)于從邏輯I轉(zhuǎn)換為邏輯O的信號RWL’而開啟。隨著WffL繼續(xù)被設(shè)置為邏輯0，位線BL和BLB繼續(xù)與位單元118斷開(decoupled)，從而傳輸晶體管128-1、128-2將位線BL和BLB與位單元118斷開。
[0070]在塊506，邏輯O被讀出至GRBL。例如，存儲節(jié)點142的電壓被反轉(zhuǎn)，并且節(jié)點124處的反轉(zhuǎn)信號，即邏輯1，作為信號BL_in沿著導(dǎo)電線102被傳輸至讀取端口單元116，在一些實施例中，導(dǎo)電線102為層間通孔(“ILV”)。在讀取端口單元116A的節(jié)點124 (圖3A)處的邏輯I憑借以下方式反轉(zhuǎn):晶體管120-1由于其柵極處存在邏輯I而被關(guān)閉，并且晶體管122-2由于其柵極處存在邏輯I而被開啟。隨著晶體管122-1、122-2開啟，讀位單元116A的節(jié)點126接地，以使得電流從節(jié)點126流走。當(dāng)晶體管120-1關(guān)閉時，不管晶體管118-2的開啟，節(jié)點126從VDD斷開。當(dāng)節(jié)點126通過晶體管122-1、122-2接地時，連接至節(jié)點126的GRBL的電壓被拉低。
[0071]在塊508，當(dāng)RWL從邏輯I轉(zhuǎn)變?yōu)檫壿婳以關(guān)閉晶體管120_2和122_1時，進(jìn)行讀出操作。BL和BLB再連接至預(yù)充電電壓源，預(yù)充電電壓源把預(yù)充電電壓施加于BL和BLB。
[0072]圖5B是從位單元118的存儲節(jié)點142 (圖4A和4B)讀出邏輯I的方法520的一個實例的流程圖。在塊522，位線BL和BLB被預(yù)充電至預(yù)充電電壓并且WffL位于低電壓電平，即VSS或地電位。在一些實施例中，預(yù)充電電壓通過預(yù)充電電路(未示出)來產(chǎn)生，并且為高電壓電平，例如VDD，或者另一電壓電平，例如VDD/2。在一些實施例中，BL和BLB并未預(yù)充電或者預(yù)充電至其他電壓電平。隨著WWL設(shè)置為大約VSS，由于傳輸晶體管128-1和128-2的柵-源極電壓VGS小于開啟電壓VT，因此它們處于非電流傳導(dǎo)或“關(guān)閉”狀態(tài)中。RWL也在邏輯O狀態(tài)，這樣由于RWL’具有與RWL相反的邏輯狀態(tài)，因此RWL’為邏輯I。
[0073]在塊524，RWL上的電壓增加至VDD以開啟晶體管120-2和122_1。隨著WffL繼續(xù)被設(shè)置為邏輯0，位線BL和BLB繼續(xù)從位單元118斷開，從而使得傳輸晶體管128-1、128-2將位線BL和BLB從位單元118斷開。
[0074]在塊526，邏輯I被讀出至GRBL。例如，在讀取端口單元116A的節(jié)點124 (圖3A)處接收節(jié)點142處的電壓，該電壓與節(jié)點124處的電壓反相，即邏輯O。節(jié)點124處的電壓憑借以下反轉(zhuǎn):晶體管120-1由于其柵極處存在邏輯I而被開啟，晶體管122-2由于其柵極處存在邏輯O而被關(guān)閉。隨著晶體管120-1、120-2的開啟，讀位單元116A的節(jié)點126連接至VDD，以使得電流從VDD流至節(jié)點126。當(dāng)晶體管122-2關(guān)閉時，不管晶體管122-1的開啟，節(jié)點126從地電位(或VSS)斷開。當(dāng)節(jié)點126通過晶體管120-1、120-2連接至VDD時，連接至節(jié)點126的GRBL的電壓被拉高。
[0075]在塊528，當(dāng)RWL從邏輯I轉(zhuǎn)變?yōu)檫壿婳以關(guān)閉晶體管120_2和122_1時，讀出操作結(jié)束。BL和BLB再連接至預(yù)充電電壓源以預(yù)充電BL和BLB。
[0076]參考圖5C，描述了將邏輯O寫入節(jié)點142的操作，該操作等同于將邏輯I寫入節(jié)點124，圖5C是這樣的操作的方法540的一個實例的流程圖。在塊542，位線BL和BLB通過預(yù)充電電路(未示出)預(yù)充電至預(yù)充電電壓，并且WWL位于低電壓電平，即VSS或地電位。在一些實施例中，預(yù)充電電壓通過預(yù)充電電路(未示出)來產(chǎn)生，并且為高電壓電平，例如，VDD,或者另一電壓電平，例如，VDD/2。在一些實施例中，BL和BLB并未預(yù)充電或預(yù)充電至其他電壓電平。隨著WffL設(shè)置為大約VSS或地電位，由于傳輸晶體管128-1和128-2的柵-源極電壓Ves小于開啟或閾值電壓Vt，因此它們處于關(guān)閉狀態(tài)。RWL設(shè)置為邏輯0，這導(dǎo)致RWL’處于邏輯1，并且晶體管120-2和122-1被關(guān)閉。
[0077]在塊544，ffffL上的電壓增加至諸如VDD，以開啟傳輸晶體管128_1和128_2。在一些實施例中，諸如包括預(yù)充電電路的實施例，位線BL和BLB從預(yù)充電電壓源(未示出)斷開。
[0078]在塊546，BL被寫I/O電路114 (圖2B)驅(qū)動至邏輯0，寫I/O電路114通過傳輸晶體管128-1連接至存儲節(jié)點142。在節(jié)點142處的邏輯O的寫入導(dǎo)致存儲節(jié)點124被反相器138-1拉至邏輯I。在一些實施例中，BLB在BL被拉低的同時被拉高以進(jìn)一步幫助將邏輯O寫入節(jié)點142。
[0079]在塊548，當(dāng)WffL上的電壓降低，諸如從邏輯I到邏輯0，以分別從BL和BLB斷開存儲節(jié)點142和124時，寫入操作結(jié)束。BL和BLB還可連接至預(yù)充電電壓源，以使得BL和BLB被預(yù)充電至VDD或其他預(yù)充電電壓，例如VDD/2。
[0080]參考圖5D，描述了將邏輯I寫入節(jié)點138的操作，該操作等同于將邏輯O寫入節(jié)點136，圖是這樣的操作的方法560的一個實例的流程圖。在塊562，位線BL和BLB預(yù)充電至預(yù)充電電壓，并且WffL處于低電壓電平，即VSS或地電位。在一些實施例中，預(yù)充電電壓通過預(yù)充電電路(未示出)來產(chǎn)生，并且為高電壓電平，例如VDD，或者另一電壓電平，例如VDD/2。在一些實施例中，BL和BLB并未預(yù)充電或預(yù)充電至其他電壓電平。隨著WffL設(shè)置為低電壓電平，由于傳輸晶體管128-1和128-2的柵-源極電壓VGS小于開啟或閾值電壓VT,因此它們處于關(guān)閉狀態(tài)。RWL也在邏輯O狀態(tài)，這樣由于RWL’具有與RWL相反的邏輯狀態(tài)，因此RWL’為邏輯I。隨著RWL處于低電壓并且RWL’處于高電壓電平，晶體管120-2和122-1被關(guān)閉。
[0081]在塊564，ffffL上的電壓增加至諸如VDD，以開啟傳輸晶體管128-1和128-2。在一些實施例中，諸如使用預(yù)充電電路的實施例，BL和BLB從預(yù)充電電壓源斷開。
[0082]在塊566，BL被寫I/O電路114 (圖2B)驅(qū)動至邏輯1，寫I/O電路114通過傳輸晶體管128-1連接至存儲節(jié)點142。在節(jié)點142處的邏輯I的寫入導(dǎo)致存儲節(jié)點124被反相器138-1下拉至邏輯O。在一些實施例中，BLB在BL被拉高的同時被拉低以進(jìn)一步幫助將邏輯I寫入節(jié)點142。
[0083]在塊568，當(dāng)WffL上的電壓降低時，寫入操作結(jié)束。由于晶體管128_1、128_2的關(guān)閉，WffL的電壓的降低將BL和BLB從位單元118斷開。在一些實施例中，BL和BLB連接至預(yù)充電電壓源，以使得BL和BLB被預(yù)充電至預(yù)充電電壓。
[0084]圖6是根據(jù)一些實施例的制造三維半導(dǎo)體存儲器的方法600的一個實例的流程圖。在塊602，電路形成在第一層中和/或第一層上。例如，使用半導(dǎo)體工藝技術(shù)將位單元陣列106中的位單元118的有源器件形成在半導(dǎo)體襯底(未示出)中。在一些實施例中，使用互補(bǔ)金屬氧化物半導(dǎo)體(“CMOS”)半導(dǎo)體工藝技術(shù)來形成位單元116。寫解碼器112和寫I/O電路114也形成在第一層12-1中和/或第一層12-1上。
[0085]在塊604，電路形成在第二層中和/或第二層上。例如，使用半導(dǎo)體工藝技術(shù)將讀取端口單元陣列104的讀取端口單元116的有源器件形成在半導(dǎo)體襯底(未示出)中。在一些實施例中，讀取端口單元116使用CMOS半導(dǎo)體工藝技術(shù)。讀解碼器108和寫I/O電路110也形成在第一層12-1中和/或第一層12-1上。
[0086]在塊606，第一和第二層連接在一起。例如，如果層12-1和12_2為單獨(dú)的半導(dǎo)體芯片，則層12-1和12-2垂直地堆疊在彼此的頂部，對準(zhǔn)，并且接合在一起。在一些實施例中，諸如層12-1和12-2為疊層的實施例中，層堆疊在彼此的頂部以制造3D堆疊CMOS 1C。本領(lǐng)域普通技術(shù)人員將理解，在一些實施例中，一個或多個層可設(shè)置在層12-1和12-2之間。
[0087]在塊608，形成在層12-1中和/或?qū)?2_1上的電路連接至形成在層12_2中和/或?qū)?2-2上的電路。例如，導(dǎo)電線102形成在層12-1和12-2之間以將讀取端口單元116和位單元118連接在一起。在一些實施例中，導(dǎo)電線102是TSV或ILV。由于ILV的長度短于TSV，因此ILV的使用例如減少了讀取端口單元116上的負(fù)載，并因此提高了半導(dǎo)體存儲器的性能。
[0088]此處描述的公開的電路和方法通過提供雙端口存儲單元有助于消除對保持器單元的需求。此外，位單元并不存在讀取干擾問題，并且使單一存儲體結(jié)構(gòu)(bank structure)能夠被利用。單一存儲體結(jié)構(gòu)的實現(xiàn)提高了面積效率。減少了負(fù)載在全局位線的后端金屬路由上的寄生RC，這也有助于提高半導(dǎo)體存儲器的速度。
[0089]在一些實施例中，半導(dǎo)體存儲器包括設(shè)置在三維集成電路的第一層上的讀取端口陣列以及設(shè)置在三維集成電路的第二層上的位單元陣列。第二層垂直地放置在第一層的上方或下方。位單元陣列的至少一個位單元通過從第一層延伸至第二層的通孔連接至讀取端口陣列的至少一個讀取端口單元。
[0090]在一些實施例中，讀解碼器和第一輸入/輸出電路設(shè)置在第一層上并且連接至讀取端口陣列，并且寫解碼器和第二輸入/輸出電路設(shè)置在第二層上并且連接至位單元陣列。
[0091 ] 在一些實施例中，讀取端口陣列包括按照行和列布置的多個讀取端口單元。每個讀取端口單元連接至至少一根讀字線以及至少一根全局讀位線。
[0092]在一些實施例中，每個讀取端口單元包括三態(tài)緩沖器或傳輸門中的至少一個。
[0093]在一些實施例中，每個讀取端口單元包括第一類型的第一晶體管，該第一晶體管具有連接至第一電壓供應(yīng)節(jié)點的源極和通過從第一層延伸至第二層的通孔連接至位單元的柵極。第一類型的第二晶體管具有連接至第一類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。第二類型的第一晶體管具有連接至第二電壓供應(yīng)節(jié)點的源極以及通過通孔連接至位單元的柵極。第二類型的第二晶體管具有連接至第二類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。
[0094]在一些實施例中，每個讀取端口單元包括第一類型的第一晶體管和第二類型的第一晶體管。第一類型的第一晶體管具有通過從第一層延伸至第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極。第二類型的第一晶體管具有通過從第一層延伸至第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極。
[0095]在一些實施例中，位單元陣列的每個位單元包括第一和第二傳輸晶體管，每個傳輸晶體管連接至鎖存器、寫字線以及相應(yīng)的互補(bǔ)位線。至少一個讀傳輸晶體管通過從第一層延伸至第二層的通孔連接至讀取端口單元。
[0096]在一些實施例中，半導(dǎo)體存儲器包括三維集成電路的第一層以及垂直地設(shè)置在第一層的上方或下方的三維集成電路的第二層。第一層包括讀輸入/輸出電路、讀解碼器以及讀取端口陣列，讀取端口陣列包括按照行和列布置的多個讀取端口單元。讀取端口單元的每行通過至少一根讀字線連接至讀解碼器，并且讀取端口單元的每列通過全局位線連接至讀輸入/輸出電路。第二層包括寫輸入/輸出電路、寫解碼器以及位單元陣列，位單元陣列包括按照行和列布置的多個讀取端口單元。位單元的每行通過寫字線連接至寫解碼器，并且位單元的每列通過一對互補(bǔ)位線連接至寫輸入/輸出電路。每個位單元通過從第一層延伸至第二層的通孔連接至相應(yīng)的讀取端口單元。
[0097]在一些實施例中，多個讀取端口單元中的每個包括三態(tài)緩沖器或傳輸門中的至少一個。
[0098]在一些實施例中，每個讀取端口單元包括第一類型的第一晶體管，該第一晶體管具有連接至第一電壓供應(yīng)節(jié)點的源極和通過從第一層延伸至第二層的通孔連接至位單元的柵極。第一類型的第二晶體管具有連接至第一類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。第二類型的第一晶體管具有連接至第二電壓供應(yīng)節(jié)點的源極以及通過通孔連接至位單元的柵極。第二類型的第二晶體管具有連接至第二類型的第一晶體管的漏極的源極、連接至全局讀位線的漏極以及連接至互補(bǔ)讀字線的柵極。
[0099]在一些實施例中，每個讀取端口單元包括第一類型的第一晶體管和第二類型的第一晶體管。第一類型的第一晶體管具有通過從第一層延伸至第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極。第二類型的第一晶體管具有通過從第一層延伸至第二層的通孔連接至位單元的源極、連接至互補(bǔ)讀字線的柵極以及連接至全局讀位線的漏極。
[0100]在一些實施例中，位單元陣列的每個位單元包括第一和第二傳輸晶體管，每個傳輸晶體管連接至鎖存器、寫字線以及相應(yīng)的互補(bǔ)位線。至少一個讀傳輸晶體管通過從第一層延伸至第二層的通孔連接至讀取端口單元。
[0101]在一些實施例中，每個鎖存器包括連接至第二類型的第一晶體管的第一類型的第一晶體管。
[0102]在一些實施例中，通孔為層間通孔。
[0103]在一些實施例中，一種方法包括在第一層上形成電路，第一層上的電路包括讀取端口陣列，所述讀取端口陣列包括多個讀取端口單元，在第二層上形成電路，第二層上的電路包括位單元陣列，位單元陣列包括多個位單元，以及將第一層上的讀取端口單元連接至第二層上的相應(yīng)的位單元。
[0104]在一些實施例中，在第一層上形成電路包括在第一層上形成讀解碼器和讀輸入/輸出電路以使得讀解碼器和讀輸入/輸出電路連接至讀取端口陣列。
[0105]在一些實施例中，讀解碼器通過讀字線連接至位單元的行并且讀輸入/輸出電路通過全局讀位線連接至讀位單元的列。
[0106]在一些實施例中，在第二層上形成電路包括在第二層上形成寫解碼器和寫輸入/輸出電路以使得寫解碼器和寫輸入/輸出電路連接至位單元陣列。
[0107]在一些實施例中，寫解碼器通過寫字線連接至位單元的行并且寫輸入/輸出電路通過位線連接至位單元的列。
[0108]在一些實施例中，將讀取端口單元連接至相應(yīng)的位單元包括形成從第一層到第二層的通孔。
[0109]盡管以示例性實施例的方式描述了電路和方法，但是它們并不限于此。此外，所附權(quán)利要求應(yīng)該作廣義的解釋，以包括本領(lǐng)域技術(shù)人員在不背離這些電路和方法的等同范疇和范圍的情況下可作出的電路和方法的其他變化和實施例。
【權(quán)利要求】
1.一種半導(dǎo)體存儲器，包括: 讀取端口陣列，設(shè)置在三維集成電路的第一層上；以及 位單元陣列，設(shè)置在所述三維集成電路的第二層上， 其中，所述第二層垂直放置于所述第一層的上方或者下方，以及其中，所述位單元陣列的至少一個位單元通過從所述第一層延伸至所述第二層的通孔連接至所述讀取端口陣列的至少一個讀取端口單元。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，還包括: 讀解碼器和第一輸入/輸出電路，設(shè)置在所述第一層上并且連接至所述讀取端口陣列；以及 寫解碼器和第二輸入/輸出電路，設(shè)置在所述第二層上并且連接至所述位單元陣列。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其中，所述讀取端口陣列包括按照行和列布置的多個讀取端口單元，每個讀取端口單元均連接至至少一根讀字線以及至少一根全局讀位線。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器，其中，每個讀取端口單元包括三態(tài)緩沖器或傳輸門。
5.—種半導(dǎo)體存儲器,包括: 三維集成電路的第一層，包括: 讀輸入/輸出電路， 讀解碼器，以及 讀取端口陣列，包括按照行和列布置的多個讀取端口單元，所述讀取端口單元的每一行都通過至少一根讀字線連接至所述讀解碼器，并且所述讀取端口單元的每一列都通過全局位線連接至所述讀輸入/輸出電路；以及 所述三維集成電路的第二層，垂直設(shè)置在所述第一層的上方或下方，所述第二層包括: 寫輸入/輸出電路； 寫解碼器，以及 位單元陣列，包括按照行和列布置的多個位單元，所述位單元的每一行都通過寫字線連接至所述寫解碼器，并且所述位單元的每一列都通過一對互補(bǔ)位線連接至所述寫輸入/輸出電路； 其中，每個位單元都通過從所述第一層延伸至所述第二層的通孔連接至相應(yīng)的讀取端口單元。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器，其中，所述多個讀取端口單元的每個讀取端口單元都包括三態(tài)緩沖器或傳輸門。
7.一種方法，包括: 在第一層上形成電路，所述第一層上的電路包括讀取端口陣列，所述讀取端口陣列包括多個讀取端口單元； 在第二層上形成電路，所述第二層上的電路包括位單元陣列，所述位單元陣列包括多個位單元；以及 將所述第一層上的讀取端口單元連接至所述第二層上的相應(yīng)的位單元。
8.根據(jù)權(quán)利要求7所述的方法，其中，在所述第一層上形成電路包括在所述第一層上形成讀解碼器和讀輸入/輸出電路，以使得所述讀解碼器和所述讀輸入/輸出電路連接至所述讀取端口陣列。
9.根據(jù)權(quán)利要求8所述的方法，其中，所述讀解碼器通過讀字線連接至所述位單元的行，并且所述讀輸入/輸出電路通過全局讀位線連接至讀位單元的列。
10.根據(jù)權(quán)利要求7所述的方法，其中，在所述第二層上形成電路包括在所述第二層上形成寫解碼器和寫輸入/輸出電路，以使得所述寫解碼器和所述寫輸入/輸出電路連接至所述位單元陣列。
【文檔編號】G11C11/419GK104464800SQ201310724676
【公開日】2015年3月25日 申請日期:2013年12月18日 優(yōu)先權(quán)日:2013年9月23日
【發(fā)明者】王俐文, 陳炎輝 申請人:臺灣積體電路制造股份有限公司