一種半導(dǎo)體器件及其制造方法、電子裝置的制造方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體器件及其制造方法、電子裝置。所述方法包括：步驟S1：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有若干間隔設(shè)置的氧化物虛擬核；步驟S2：沉積間隙壁材料層，以覆蓋所述氧化物虛擬核和所述半導(dǎo)體襯底；步驟S3：對水平方向上的所述間隙壁材料層進行等離子體處理，以在所述半導(dǎo)體襯底上方和所述氧化物虛擬核頂部上方形成改性層；步驟S4：去除所述改性層，以在所述氧化物虛擬核的側(cè)壁上形成間隙壁；步驟S5：去除所述氧化物虛擬核，以得到鰭片圖案。本發(fā)明的優(yōu)點在于使所述雙圖案制備方法更加穩(wěn)健，制備得到的FinFET具有更好的性能和良率。
【專利說明】
一種半導(dǎo)體器件及其制造方法、電子裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件及其制造方法、電子裝置。
【背景技術(shù)】
[0002]集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于追求高器件密度、高性能和低成本的半導(dǎo)體工業(yè)已經(jīng)發(fā)展到尺寸更小的技術(shù)工藝節(jié)點，來自制造和設(shè)計方面的挑戰(zhàn)促進了三維設(shè)計如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。
[0003]相對于現(xiàn)有的平面晶體管，F(xiàn)inFET器件在溝道控制以及降低淺溝道效應(yīng)等方面具有更加優(yōu)越的性能；其中，平面柵極結(jié)構(gòu)設(shè)置于所述溝道上方，而在FinFET中所述柵極環(huán)繞所述鰭片設(shè)置，能從三個面來控制靜電，因此在靜電控制方面的性能也更突出。
[0004]隨著半導(dǎo)體器件尺寸的不斷縮小，雙圖案技術(shù)(Double-Patterning，DP)正作為一種解決途徑在FinFET器件的制備過程中得到廣泛的接受和應(yīng)用。
[0005]目前在雙圖案技術(shù)(Double-Patterning，DP)技術(shù)中有自對準雙圖案(Self-aligned double patterning, SADP)、光刻-蝕刻-光刻-蝕刻(Litho-Etch-Litho-Etch, LELE)以及凍結(jié)涂層蝕刻(Litho-Freeze-Litho，LFL)。
[0006]在器件制備過程中選用哪種技術(shù)，需要綜合考慮每種技術(shù)的靈活性、適用性以及成本的高低進行選擇。其中自對準雙圖案技術(shù)(Self-aligned double patterning，SADP)在實現(xiàn)最小間距的蝕刻能力超出了對該方法的期待。
[0007]其中，間隙壁被廣泛的應(yīng)用于自對準雙圖案技術(shù)(Self-aligned doublepatterning，SADP)中，通常選用光刻-蝕刻-薄膜沉積-蝕刻-去除核-蝕刻(Litho -Etch - film deposit1n-Etch - Strip - Etch.)的方法來制備半導(dǎo)體器件，例如選用無定形碳A-C并圖案化作為雙圖案中的核(core)，然后選用低溫沉積方法在所述A-C上形成間隙壁層，最后去除所述A-C核，所述方法通常會形成錐形核同時還會引起介質(zhì)抗反射層(dielectric Ant1-reflective coating, DRAC)覆蓋時產(chǎn)生負擔(dān)，此外，出現(xiàn)奇數(shù)-偶數(shù)(Even-odd)問題，例如奇數(shù)-偶數(shù)關(guān)鍵尺寸不夠均一(Even-odd⑶loading)，現(xiàn)有技術(shù)中通常選用多晶硅代替所述A-C來制備多晶硅核，但是在制備過程中多晶硅很容易被氧化，同樣會引起奇數(shù)-偶數(shù)(Even-odd)問題，使最終制備得到的鰭片關(guān)鍵尺寸不夠均一。
[0008]因此需要對目前所述制備方法作進一步的改進，以便消除現(xiàn)有技術(shù)中存在的各種問題。

【發(fā)明內(nèi)容】

[0009]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0010]本發(fā)明為了克服目前存在問題，提供了一種半導(dǎo)體器件的制造方法，包括:
[0011]步驟S1:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有若干間隔設(shè)置的氧化物虛擬核；
[0012]步驟S2:沉積間隙壁材料層，以覆蓋所述氧化物虛擬核和所述半導(dǎo)體襯底；
[0013]步驟S3:對水平方向上的所述間隙壁材料層進行等離子體處理，以在所述半導(dǎo)體襯底上方和所述氧化物虛擬核頂部上方形成改性層；
[0014]步驟S4:去除所述改性層，以在所述氧化物虛擬核的側(cè)壁上形成間隙壁；
[0015]步驟S5:去除所述氧化物虛擬核，以得到鰭片圖案。
[0016]可選地，在所述步驟SI中，所述半導(dǎo)體襯底和氧化物虛擬核之間還形成有覆蓋所述半導(dǎo)體襯底的SiGe層。
[0017]可選地，在所述步驟S3中，位于所述氧化物虛擬核側(cè)壁上的所述間隙壁材料層為非改性的間隙壁材料層。
[0018]可選地，在所述步驟S2中，所述間隙壁材料層選用氮化物。
[0019]可選地，在所述步驟S3中，選用&或He等離子體對所述間隙壁材料層進行處理。
[0020]可選地，在所述步驟S4中，選用濕法蝕刻去除所述改性層，以形成所述間隙壁。
[0021]可選地，在所述步驟S4中，選用DHF去除所述改性層，以形成所述間隙壁。
[0022]可選地，在所述步驟S5中，選用DHF去除所述氧化物虛擬核。
[0023]可選地，所述步驟SI包括:
[0024]步驟Sll:在所述半導(dǎo)體襯底上依次形成SiGe層、氧化物層以及掩膜疊層；
[0025]步驟S12:圖案化所述掩膜疊層，以得到虛擬核圖案；
[0026]步驟S13:以所述掩膜疊層為掩膜蝕刻所述氧化物層，以得到所述氧化物虛擬核。
[0027]本發(fā)明還提供了一種基于上述的方法制備得到的半導(dǎo)體器件。
[0028]本發(fā)明還提供了一種電子裝置，包括上述的半導(dǎo)體器件。
[0029]本發(fā)明為了改變現(xiàn)有技術(shù)中存在的各種問題，提供了一種半導(dǎo)體器件的制備方法，所述方法中首先在所述氧化物虛擬核上形成間隙壁材料層，然后對所述間隙壁材料層進行等離子體處理，以將水平方向上的間隙壁材料層變?yōu)楦男詫?，然后選擇性的去除所述改性層以在所述氧化物虛擬核的側(cè)壁上形成間隙壁，最后去除所述氧化物虛擬核，得到鰭片圖案，通過所述方法可以避免在雙圖案的過程中造成氧化物大量的損失，同時還可以避免選用硅虛擬核或者A-C虛擬核帶來的奇數(shù)-偶數(shù)尺寸不均一的問題，提高了半導(dǎo)體器件的性能和良率。
[0030]本發(fā)明的優(yōu)點在于使所述雙圖案制備方法更加穩(wěn)健，制備得到的FinFET具有更好的性能和良率。
【附圖說明】
[0031]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0032]圖1a-1e為現(xiàn)有技術(shù)中制造半導(dǎo)體器件的過程示意圖；
[0033]圖2a_2f為本發(fā)明一實施方式中制造半導(dǎo)體器件的過程示意圖；
[0034]圖3本發(fā)明制造半導(dǎo)體器件的工藝流程圖。
【具體實施方式】
[0035]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0036]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0037]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接至IJ”或“耦合至IJ”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0038]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。
[0039]在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。
[0040]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0041 ] 現(xiàn)有技術(shù)中所述SADP制備半導(dǎo)體器件的方法為光刻-蝕刻-薄膜沉積-蝕刻-去除核-蝕刻(Litho - Etch - film deposit1n-Etch - Strip - Etch.)，如圖 la-le 所不，其中，首先提供半導(dǎo)體襯底101，在所述半導(dǎo)體襯底101上形成無定型硅102，在所述半導(dǎo)體襯底101和所述無定型硅之間還可以形成氧化物氮化物等材料層，然后在所述硬掩膜層上形成有機層和抗反射層以及圖案化的光刻膠核103，如圖1a所示。
[0042]然后以所述光刻膠和為掩膜蝕刻所述無定型硅102，以形成無定型硅核1021，如圖1b所示，然后去除所述光刻膠核103。
[0043]接著在所述無定型硅核1021上沉積間隙壁材料層104，以覆蓋所述無定型硅核1021，圖案化所述間隙壁材料層104，以在所述無定型硅核1021上形成間隙壁1041，如圖1c所示。
[0044]然后去除所述無定型硅核1021，最后以所述間隙壁1041為掩膜蝕刻所述半導(dǎo)體襯底101，以將圖案轉(zhuǎn)移至所述半導(dǎo)體襯底101中，得到如圖1d所述的器件結(jié)構(gòu)。
[0045]所述方法中所述間隙壁的沉積和蝕刻過程使線寬粗糙度(line widthroughness,LffR)性能降低，從而影響半導(dǎo)體器件的性能。同時由于所述無定型娃會被氧化，出現(xiàn)奇數(shù)-偶數(shù)關(guān)鍵尺寸不夠均一(Even-odd⑶loading)，如圖1e中右側(cè)圖形所示，鰭片之間的間距、高度不夠均一，從而引起后續(xù)步驟中薄膜沉積、光刻蝕刻以及工藝窗口偏移等問題。
[0046]因此需要對目前所述半導(dǎo)體器件的制備方法作進一步的改進，以便消除上述問題。
[0047]實施例1
[0048]下面結(jié)合附圖2a_2f對本發(fā)明所述方法作進一步的說明，其中圖2a_2f為本發(fā)明一實施方式中基于雙圖案方法制備半導(dǎo)體器件的過程示意圖。
[0049]首先執(zhí)行步驟201，提供半導(dǎo)體襯底201，在所述半導(dǎo)體襯底201上形成SiGe層、氧化物層202和圖案化的掩膜層203。
[0050]具體地，如圖2a所示，所述半導(dǎo)體襯底201可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。
[0051]可選地，還可以在所述半導(dǎo)體襯底中形成隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。在本發(fā)明中形成淺溝槽隔離，所述半導(dǎo)體襯底中還形成有各種阱(well)結(jié)構(gòu)及襯底表面的溝道層。
[0052]此外，半導(dǎo)體襯底上可以被定義有源區(qū)。在該有源區(qū)上還可以包含有其他的有源器件，為了方便，在所示圖形中并沒有標示。
[0053]接著，在所述半導(dǎo)體襯底上形成界面層，其中所述界面層可以選用本領(lǐng)域常用的界面材料，例如氧化物層、氮化物等，但不局限于某一種，在此不再贅述。
[0054]在所述界面層上形成SiGe層和氧化物材料層202，其中所述氧化物材料層202可以選用S12，但并不局限于該材料，其中所述SiGe層作為后續(xù)步驟中選擇性去除所述改性層的停止層。
[0055]最后在所述氧化物材料層202上形成有機分布層(Organic distribut1nlayer, 0DL)，含硅的底部抗反射涂層(S1-BARC)，在所述含硅的底部抗反射涂層(S1-BARC)上沉積圖案化了的光刻膠層。
[0056]其中，所述光刻膠層中形成多個間隔設(shè)置的虛擬核圖案如圖2a所示。
[0057]執(zhí)行步驟202，以所述圖案化的掩膜層203為掩膜蝕刻所述氧化物材料層202，以在所述氧化物材料層202中形成所述氧化物虛擬核2021。
[0058]如圖2b所示，在該步驟中選用干法蝕刻所述氧化物材料層202，所述蝕刻氣氛可以根據(jù)選用的材料進行選擇，以使所述氧化物材料層202和所述SiGe層具有較大的蝕刻選擇比。
[0059]具體地，以所述光刻膠層為掩膜層，蝕刻所述有機分布層、底部抗反射涂層，以將圖案轉(zhuǎn)移至所述有機分布層、底部抗反射涂層中，然后以所述蝕刻所述有機分布層、底部抗反射涂層為掩膜蝕刻所述氧化物材料層202，以在所述氧化物材料層202中形成所述氧化物虛擬核2021。
[0060]在該步驟中選用干法蝕刻所述氧化物材料層202，在該步驟中所述干法蝕刻中可以選用CF4、CHF3S外加上N2、CO2, 02中的一種作為蝕刻氣氛，其中氣體流量為CF410_200sccm，CHF310-200sccm,隊或 CO 2或 O 210_400sccm，所述蝕刻壓力為 3O-15OmTorr,蝕刻時間為5-120S。
[0061]執(zhí)行步驟203，沉積間隙壁材料層204，以覆蓋所述氧化物虛擬核2021和所述半導(dǎo)體襯底201。
[0062]具體地，如圖2c所示，在該步驟中所述間隙壁材料層204選用氮化物，例如選用SiN，但并不局限于該材料。
[0063]其中，所述間隙壁材料層204選用原子層沉積(ALD)形成。
[0064]可選地，所述間隙壁材料層204的厚度并不局限于某一數(shù)值范圍。
[0065]執(zhí)行步驟204，對水平方向上的所述間隙壁材料層204進行等離子體處理，以在所述半導(dǎo)體襯底上方和所述氧化物虛擬核2021的頂部上方形成改性層205。
[0066]具體地，如圖2d所示，在該步驟中，對所述間隙壁材料層204進行等離子體處理，以將水平方向上的所述間隙壁材料層204改性，形成改性層205，而在豎直方向上，所述氧化物虛擬核側(cè)壁上的所述間隙壁材料層204并沒有改性，兩者具有較大的蝕刻選擇比，因此可以在后續(xù)的步驟中很容易的選擇性的去除所述改性層，在所述氧化物虛擬核的側(cè)壁上形成間隙壁。
[0067]可選地，選用比或He等離子體對所述間隙壁材料層204進行處理。
[0068]進一步，所述H2SHe等離子體的產(chǎn)生方法可以選用本領(lǐng)域常用的方法，例如在本發(fā)明的一實施例中選用凡或He氣體作為工作氣體，然后在所述等離子體源中進行等離子化，選用&或He等離子體處理所述腔室時所述離子體處理的壓力為l_7t0rr，可選為2_5torr，所述!12或He的流速為300-4000sccm，可選為500-800sccm，所述功率為100-2000W,例如將所述高頻射頻功率設(shè)置為10w以上，產(chǎn)生等離子體以對所述腔室進行處理。
[0069]在該步驟中處理時間為0.5-5小時，可選為0.5-1小時，本領(lǐng)域技術(shù)人員可以根據(jù)實際需要進行選擇。
[0070]執(zhí)行步驟205，去除所述改性層，以在所述氧化物虛擬核2021的側(cè)壁上形成間隙壁 2041。
[0071]具體地，如圖2e所示，在該步驟中選用濕法蝕刻選擇性的去除所述改性層，以形成所述間隙壁2041。
[0072]可選地，選用DHF去除所述改性層，以形成所述間隙壁2041。
[0073]其中，具體地，在該步驟中以稀釋的氫氟酸DHF(其中包含HF、H2O2以及H2O)選擇性蝕刻去除所述改性層。
[0074]其中，所述DHF的濃度并沒嚴格限$1」，在本發(fā)明中優(yōu)選HF:H202:H20 =
0.1-1.5:1:5ο
[0075]執(zhí)行步驟206，去除所述氧化物虛擬核2021，以得到鰭片圖案。
[0076]具體地，如圖2f所示，選用DHF去除所述氧化物虛擬核2021，以得到間隙壁形成的鰭片圖案。
[0077]進一步，在該步驟中以稀釋的氫氟酸DHF(其中包含HF、H2O2以及H2O)濕法剝離所述間隙壁。其中，所述DHF的濃度并沒嚴格限制，在本發(fā)明中優(yōu)選HF:H202:H20 =
0.1-1.5:1:5ο
[0078]至此，完成了本發(fā)明實施例的半導(dǎo)體器件的制造方法的相關(guān)步驟的介紹。在步驟206之后，還可以包括其他相關(guān)步驟，此處不再贅述。并且，除了上述步驟之外，本實施例的制造方法還可以在上述各個步驟之中或不同的步驟之間包括其他步驟，這些步驟均可以通過現(xiàn)有技術(shù)中的各種工藝來實現(xiàn)，此處不再贅述。
[0079]本發(fā)明為了改變現(xiàn)有技術(shù)中存在的各種問題，提供了一種半導(dǎo)體器件的制備方法，所述方法中首先在所述氧化物虛擬核上形成間隙壁材料層，然后對所述間隙壁材料層進行等離子體處理，以將水平方向上的間隙壁材料層變?yōu)楦男詫?，然后選擇性的去除所述改性層以在所述氧化物虛擬核的側(cè)壁上形成間隙壁，最后去除所述氧化物虛擬核，得到鰭片圖案，通過所述方法可以避免在雙圖案的過程中造成氧化物大量的損失，同時還可以避免選用硅虛擬核或者A-C虛擬核帶來的奇數(shù)-偶數(shù)尺寸不均一的問題，提高了半導(dǎo)體器件的性能和良率。
[0080]本發(fā)明的優(yōu)點在于使所述雙圖案制備方法更加穩(wěn)健，制備得到的FinFET具有更好的性能和良率。
[0081]圖3為本發(fā)明一【具體實施方式】中所述半導(dǎo)體器件的制備工藝流程圖，具體包括以下步驟:
[0082]步驟S1:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有若干間隔設(shè)置的氧化物虛擬核；
[0083]步驟S2:沉積間隙壁材料層，以覆蓋所述氧化物虛擬核和所述半導(dǎo)體襯底；
[0084]步驟S3:對水平方向上的所述間隙壁材料層進行等離子體處理，以在所述半導(dǎo)體襯底上方和所述氧化物虛擬核頂部上方形成改性層；
[0085]步驟S4:去除所述改性層，以在所述氧化物虛擬核的側(cè)壁上形成間隙壁；
[0086]步驟S5:去除所述氧化物虛擬核，以得到鰭片圖案。
[0087]實施例2
[0088]本發(fā)明還提供了一種半導(dǎo)體器件，所述半導(dǎo)體器件選用實施例1所述的方法制備。通過本發(fā)明方法制備得到的半導(dǎo)體器件的圖案具有良好的均一性和一致性，以進一步提高半導(dǎo)體器件的性能和良率。
[0089]實施例3
[0090]本發(fā)明還提供了一種電子裝置，包括實施例2所述的半導(dǎo)體器件。其中，半導(dǎo)體器件為實施例2所述的半導(dǎo)體器件，或根據(jù)實施例1所述的制備方法得到的半導(dǎo)體器件。
[0091]本實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、V⑶、DVD、導(dǎo)航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設(shè)備，也可為任何包括所述半導(dǎo)體器件的中間產(chǎn)品。本發(fā)明實施例的電子裝置，由于使用了上述的半導(dǎo)體器件，因而具有更好的性能。
[0092]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【主權(quán)項】
1.一種半導(dǎo)體器件的制造方法，包括: 步驟S1:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有若干間隔設(shè)置的氧化物虛擬核； 步驟S2:沉積間隙壁材料層，以覆蓋所述氧化物虛擬核和所述半導(dǎo)體襯底； 步驟S3:對水平方向上的所述間隙壁材料層進行等離子體處理，以在所述半導(dǎo)體襯底上方和所述氧化物虛擬核頂部上方形成改性層； 步驟S4:去除所述改性層，以在所述氧化物虛擬核的側(cè)壁上形成間隙壁； 步驟S5:去除所述氧化物虛擬核，以得到鰭片圖案。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述步驟SI中，所述半導(dǎo)體襯底和氧化物虛擬核之間還形成有覆蓋所述半導(dǎo)體襯底的SiGe層。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述步驟S3中，位于所述氧化物虛擬核側(cè)壁上的所述間隙壁材料層為非改性的間隙壁材料層。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述步驟S2中，所述間隙壁材料層選用氮化物。5.根據(jù)權(quán)利要求1或4所述的方法，其特征在于，在所述步驟S3中，選用H2或He等離子體對所述間隙壁材料層進行處理。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述步驟S4中，選用濕法蝕刻去除所述改性層，以形成所述間隙壁。7.根據(jù)權(quán)利要求1或6所述的方法，其特征在于，在所述步驟S4中，選用DHF去除所述改性層，以形成所述間隙壁。8.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述步驟S5中，選用DHF去除所述氧化物虛擬核。9.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述步驟SI包括: 步驟Sll:在所述半導(dǎo)體襯底上依次形成SiGe層、氧化物層以及掩膜疊層； 步驟S12:圖案化所述掩膜疊層，以得到虛擬核圖案； 步驟S13:以所述掩膜疊層為掩膜蝕刻所述氧化物層，以得到所述氧化物虛擬核。10.一種基于權(quán)利要求1至9之一所述的方法制備得到的半導(dǎo)體器件。11.一種電子裝置，包括權(quán)利要求10所述的半導(dǎo)體器件。
【文檔編號】H01L29/78GK105826197SQ201510008991
【公開日】2016年8月3日
【申請日】2015年1月8日
【發(fā)明人】張海洋, 王冬江
【申請人】中芯國際集成電路制造(上海)有限公司