半導體器件的形成方法
【專利摘要】一種半導體器件的形成方法，包括：提供半導體襯底，半導體襯底包括第一區(qū)和第二區(qū)，第二區(qū)相比于第一區(qū)為不形成鰭部的區(qū)域、或要形成分布密度小的鰭部的區(qū)域；在半導體襯底上形成掩膜層，定義出鰭部的位置和位于第二區(qū)中偽鰭部的位置，偽鰭部用于補償?shù)谝弧⒍^(qū)之間鰭部分布密度的差異；以掩膜層為掩模，刻蝕半導體襯底形成并列排布的若干鰭部、以及位于第二區(qū)中并列排布的若干偽鰭部；去除所有偽鰭部及位于偽鰭部上的掩膜層。在本案中，第一區(qū)和第二區(qū)刻蝕后的半導體襯底上表面基本持平。這使得在半導體襯底上要進行的后續(xù)工藝進程不會受到影響，且刻蝕后的半導體襯底上表面平坦，不存在負載效應，半導體器件性能較佳。
【專利說明】
半導體器件的形成方法
技術領域
[0001]本發(fā)明涉及半導體技術領域，特別涉及一種半導體器件的形成方法。
【背景技術】
[0002]在半導體技術領域，平面MOS晶體管漸漸向三維(3D)鰭式場效應晶體管(FinField Effect Transistor, FinFET)器件結構過渡。FinFET包括:位于所述半導體襯底上的鰭部、橫跨鰭部的柵極、位于柵極兩側鰭部中的源極和漏極。柵極可以從鰭部的兩側側壁及上表面三個方向對鰭部進行控制，具有比平面MOS器件強得多對溝道的控制能力，能夠很好的抑制短溝道效應。而且，鰭式場效應晶體管相對其它器件具有更好的集成電路生產(chǎn)技術的兼容性。
[0003]現(xiàn)有的鰭式場效應晶體管的鰭部形成方法包括:在半導體襯底上形成掩膜層，定義出鰭部的位置；之后，以掩膜層為掩膜，刻蝕半導體襯底以形成鰭部。當在半導體襯底上形成包括若干鰭式場效應晶體管的半導體器件時，會同時形成若干鰭部。其中，鰭部在半導體襯底上的分布區(qū)域包括:密集區(qū)和稀疏區(qū)，密集區(qū)中鰭部分布密度較大，稀疏區(qū)相比于密集區(qū)為不形成鰭部或形成分布密度較小的鰭部的區(qū)域。在同一刻蝕過程中，密集區(qū)的半導體襯底刻蝕速率明顯大于稀疏區(qū)中半導體襯底的刻蝕速率，這就造成，當密集區(qū)的鰭部達到目標高度后，稀疏區(qū)刻蝕后的半導體襯底上表面高于密集區(qū)刻蝕后的半導體襯底上表面。這樣，一方面，刻蝕后的半導體襯底上表面高低不平，會影響后續(xù)工藝進程，造成后續(xù)器件結構不合格；另一方面，在稀疏區(qū)中，高于密集區(qū)的半導體襯底上表面的半導體襯底部分會成為負載，影響晶體管的亞閾電流并造成柵極漏電流增加，在半導體器件的內(nèi)部電路中產(chǎn)生電壓噪聲，造成半導體器件的性能不佳。

【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題是，當位于半導體襯底上的半導體器件包括密集排布的若干鰭式場效應晶體管和稀疏排布的若干鰭式場效應晶體管，使用現(xiàn)有技術形成的包括若干鰭式場效應晶體管的半導體器件性能不佳。
[0005]為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，該半導體器件的形成方法包括:
[0006]提供半導體襯底，所述半導體襯底包括第一區(qū)和第二區(qū)，所述第二區(qū)相比于第一區(qū)為不形成鰭部的區(qū)域、或要形成分布密度小的鰭部的區(qū)域；
[0007]在所述半導體襯底上形成掩膜層，定義出鰭部的位置和位于所述第二區(qū)中偽鰭部的位置，所述偽鰭部用于補償?shù)谝?、二區(qū)之間鰭部分布密度的差異；
[0008]以所述掩膜層為掩模，刻蝕半導體襯底形成并列排布的若干鰭部、以及位于所述第二區(qū)中并列排布的若干偽鰭部；
[0009]去除所有偽鰭部及位于所述偽鰭部上的掩膜層。
[0010]可選地，當所述第二區(qū)形成有偽鰭部而沒有所述鰭部時，所述第一區(qū)中鰭部分布密度等于所述第二區(qū)中偽鰭部的分布密度；
[0011]當所述第二區(qū)中形成有偽鰭部和鰭部時，所述第一區(qū)的鰭部分布密度等于所述第二區(qū)中偽鰭部和鰭部的分布密度。
[0012]可選地，所述掩膜層的形成方法包括:
[0013]在所述半導體襯底上形成掩膜材料層；
[0014]在所述掩膜材料層上形成并列排布的若干犧牲層；
[0015]沿所有犧牲層的并列排布方向，在所述犧牲層的兩側側壁形成側墻；
[0016]以所述側墻為掩膜，刻蝕所述犧牲層和掩膜材料層，至露出半導體襯底，剩余的掩膜材料層部分作為掩膜層；
[0017]去除所述側墻。
[0018]可選地，所述犧牲層的形成方法包括:
[0019]在所述掩膜材料層上形成犧牲材料層、及位于所述犧牲材料層上的抗反射層；
[0020]在所述犧牲材料層上形成圖形化的光刻膠層，定義出犧牲層的位置；
[0021]以圖形化的光刻膠層為掩膜，刻蝕犧牲材料層和抗反射層，至露出掩膜材料層，剩余的犧牲材料層部分作為犧牲層；
[0022]去除圖形化的光刻膠層和抗反射層。
[0023]可選地，所述犧牲材料層的材料為無定形碳。
[0024]可選地，所述掩膜材料層包括:氮化硅層、和位于所述氮化硅層上的氧化硅層。
[0025]可選地，當所述第二區(qū)形成有偽鰭部而沒有所述鰭部時，去除所有偽鰭部及位于所述偽鰭部上的掩膜層的方法包括:
[0026]在所述半導體襯底和掩膜層上形成平坦層，所述平坦層高于掩膜層且上表面平坦；
[0027]在所述平坦層上形成圖形化的光刻膠層，定義出第二區(qū)的位置；
[0028]以所述圖形化的光刻膠層為掩膜，刻蝕所述第二區(qū)中部分厚度的平坦層，至剩余平坦層部分低于偽鰭部；
[0029]以所述圖形化的光刻膠層和第二區(qū)中剩余的平坦層為掩膜，刻蝕去除所有偽鰭部及位于所述偽鰭部上的掩膜層；
[0030]去除所述圖形化的光刻膠層和半導體襯底上的所有剩余平坦層。
[0031]可選地，在去除所有偽鰭部及位于所述偽鰭部上的掩膜層之前，在所述半導體襯底和掩膜層上形成襯墊層，所述襯墊層還覆蓋掩膜層側壁、鰭部側壁和偽鰭部側壁。
[0032]可選地，在去除所有偽鰭部及位于所述偽鰭部上的掩膜層之前，還包括:
[0033]在所述半導體襯底上、襯墊層上及其側壁形成緩沖層；
[0034]在所述緩沖層上形成淺溝槽隔離材料，所述淺溝槽隔離材料上表面高于掩膜層上的緩沖層部分的上表面；
[0035]去除高于所述掩膜層的淺溝槽隔離材料、襯墊層和緩沖層，露出掩膜層；
[0036]以所述掩膜層為掩膜，刻蝕部分高度的淺溝槽隔離材料、襯墊層和緩沖層，剩余的淺溝槽隔離材料作為淺溝槽隔離結構；
[0037]在去除所述掩膜層后，還包括:
[0038]在所述淺溝槽隔離結構上形成橫跨鰭部的柵極、及位于所述柵極與鰭部之間的柵介質層;
[0039]在所述鰭部位于柵極兩側的部分中形成源極和漏極。
[0040]可選地，使用化學機械研磨工藝，去除高于所述掩膜層的淺溝槽隔離材料、緩沖層和襯墊層。
[0041 ] 可選地，所述襯墊層和緩沖層的材料為氧化硅。
[0042]可選地，所述平坦層的材料為有機介質層。
[0043]可選地，使用流動化學氣相沉積，在所述緩沖層上形成淺溝槽隔離材料。
[0044]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0045]掩膜層在定義出半導體襯底上的鰭部位置時，還定義出第二區(qū)中偽鰭部位置，偽鰭部用于彌補第二區(qū)中鰭部分布密度與第一區(qū)中鰭部分布密度之間的差異。在刻蝕半導體襯底形成鰭部的同時，也在第二區(qū)形成偽鰭部，且第一區(qū)中半導體襯底的刻蝕速率等于第二區(qū)中半導體襯底的刻蝕速率。這樣，當?shù)谝粎^(qū)中鰭部達到目標高度后，第二區(qū)中偽鰭部也達到目標高度，第一區(qū)刻蝕后的半導體襯底上表面與第二區(qū)刻蝕后的半導體襯底上表面基本持平。而且，偽鰭部在后續(xù)會被去除，這使得在半導體襯底上要進行的后續(xù)工藝進程不會受到影響。另外，刻蝕后的半導體襯底上表面平坦，不存在負載效應，不會影響后續(xù)晶體管的亞閾電流且不會增加柵極漏電流，在半導體器件的內(nèi)部電路中產(chǎn)生電壓噪聲非常小，半導體器件性能較佳。
【附圖說明】
[0046]圖1?圖15是本發(fā)明具體實施例的半導體器件在形成過程各個階段的剖面圖。
【具體實施方式】
[0047]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0048]參照圖1，提供半導體襯底1，半導體襯底I包括兩第一區(qū)I和兩第一區(qū)I之間的第二區(qū)II，其中第一區(qū)I為要形成密集分布的鰭部的區(qū)域，而第二區(qū)II為不形成鰭部的區(qū)域。
[0049]圖1中第一區(qū)I和第二區(qū)II的位置關系僅為示例，不構成對本發(fā)明保護范圍的限制，在其他實施例中，可根據(jù)具體的半導體器件結構進行設計。
[0050]在本實施例中，第二區(qū)II為不形成鰭部的區(qū)域，在其他示例中，還可以是:第二區(qū)相比于第一區(qū)為要形成分布密度較小的鰭部的區(qū)域。
[0051]繼續(xù)參照圖1，在半導體襯底I上形成有界面層2、位于界面層2上的掩膜材料層
3、位于掩膜材料層3上并列排布的若干犧牲層40和位于犧牲層40上的抗反射層41。
[0052]掩膜材料層3包括:氮化硅層30和位于氮化硅層30上的氧化硅層31，界面層2的材料為氧化硅。氮化硅層30的內(nèi)部原子晶格較大，界面層2用于緩沖氮化硅層30施加的較大應力，氮化硅層30能夠穩(wěn)定粘附在界面層2表面。如果沒有界面層2，氮化硅層30會直接對半導體襯底I施加較大應力，而可能引發(fā)半導體襯底上表面變形。而且，界面層2還能保護半導體襯底I免遭后續(xù)工藝步驟中的雜質污染。
[0053]在本實施例中，犧牲層40和抗反射層41的形成方法包括:在掩膜材料層3上形成犧牲材料層、位于犧牲材料層上的抗反射層，犧牲材料層的材料為無定形碳，具體可使用化學氣相沉積法，抗反射層的材料為含氮氧化硅，用于避免后續(xù)光刻曝光過程的光線反射對光刻膠圖形形狀、厚度等產(chǎn)生消極影響；在抗反射層上形成圖形化的光刻膠層，定義出犧牲層的位置；以圖形化的光刻膠層為掩膜，刻蝕抗反射層和犧牲材料層至露出掩膜材料層3，剩余的犧牲材料層部分作為犧牲層40 ;之后，去除圖形化的光刻膠層。
[0054]在本實施例中，半導體襯底I可以為硅襯底，也可以是鍺、鍺硅、砷化鎵襯底或絕緣體上硅襯底。本領域技術人員可以根據(jù)需要選擇半導體襯底的類型，因此半導體襯底I的類型不應成為限制本發(fā)明的保護范圍的特征。本實施例中的半導體襯底I為硅襯底，因為在硅襯底上實施本技術方案要比在其他類型襯底上實施本技術方案成本低。
[0055]參照圖2，去除抗反射層41 (參照圖1)，之后沿所有犧牲層40的并列排布方向，在犧牲層40的兩側側壁形成側墻5，側墻5的材料為氮化硅，對應每個犧牲層5形成2個側墻5，且相鄰兩側墻5之間間距相等，為相鄰兩犧牲層40之間間距的1/2 ;
[0056]參照圖3，以側墻5為掩膜，刻蝕去除犧牲層40 ;
[0057]參照圖4，繼續(xù)以側墻5為掩膜，刻蝕掩膜材料層3 (參照圖3)和界面層2，至露出半導體襯底1，剩余的掩膜材料層部分包括并列排布的若干掩膜層30。其中，第一區(qū)I的每個掩膜層30定義一個鰭部的位置，第二區(qū)II的每個掩膜層30定義一個偽鰭部的位置，且第一區(qū)I中掩膜層30的分布密度等于第二區(qū)II中掩膜層30的分布密度。
[0058]參照圖5，去除側墻5 (參照圖4)，之后，以所有掩膜層30為掩膜，刻蝕部分厚度的半導體襯底1，對應第一區(qū)I的每個掩膜層30形成I個鰭部10，對應第二區(qū)II的每個掩膜層30形成I個偽鰭部11，共形成位于第一區(qū)I的并列排布的若干鰭部10、和位于第二區(qū)II的并列排布的若干偽鰭部11。偽鰭部11的分布密度等于鰭部10的分布密度。
[0059]在本實施例中，是使用自對準雙重圖形化(Self-aligned Double patterning，簡稱SADP)方法形成若干鰭部10和偽鰭部11，對應圖1中第一區(qū)I的每個犧牲層40形成2個鰭部10，且對應圖1中第二區(qū)II的每個犧牲層40形成2個偽鰭部11，SADP工藝能夠形成形狀良好的精細圖案。
[0060]在本實施例中，在第一區(qū)I中形成鰭部10的同時，還在第二區(qū)II形成偽鰭部11。在刻蝕半導體襯底I形成鰭部10和偽鰭部11的過程中，由于第一區(qū)I中掩膜層30的分布密度等于第二區(qū)II中掩膜層30的分布密度，第二區(qū)II中相鄰兩掩膜層30之間的間距等于第一區(qū)I中相鄰兩掩膜層30之間的間距，第一區(qū)I中半導體襯底的刻蝕速率等于第二區(qū)II中半導體襯底的刻蝕速率。這樣，當?shù)谝粎^(qū)I中鰭部10達到目標高度后，第二區(qū)II中偽鰭部11也達到目標高度，第一區(qū)I刻蝕后的半導體襯底上表面與第二區(qū)II刻蝕后的半導體襯底上表面基本持平。這使得在半導體襯底上要進行的后續(xù)工藝進程不會受到影響，而且，刻蝕后的半導體襯底上表面平坦，不存在負載效應，不會影響后續(xù)晶體管的亞閾電流且不會增加柵極漏電流，在半導體器件的內(nèi)部電路中產(chǎn)生電壓噪聲非常小，半導體器件性能較佳。
[0061]參照圖6，在半導體襯底I和掩膜層30上形成襯墊層6，襯墊層6還覆蓋掩膜層30側壁、鰭部10側壁和偽鰭部11側壁。
[0062]襯墊層6將作為后續(xù)淺溝槽隔離結構與鰭部和半導體襯底之間的襯墊層，其目的在于改善后續(xù)淺溝槽隔離結構與半導體襯底和襯底之間的界面特性，并在后續(xù)去除偽鰭部過程中保護鰭部免遭損傷。襯墊層6的材料為氧化硅，使用化學氣相沉積工藝沉積而成。
[0063]由于偽鰭部11是用于補償鰭部刻蝕過程中，半導體襯底上鰭部分布密集區(qū)與稀疏區(qū)之間的分布密度之差，并不作為半導體器件的組成結構，因此需要在后續(xù)工藝中去除。對于偽鰭部11的去除方法包括:
[0064]參照圖7，在襯墊層6上形成平坦層7，平坦層7高于掩膜層30上的襯墊層部分，且其上表面平坦，以確保后續(xù)光刻膠能夠均勻旋涂，平坦層7為有機介質層(OrganicDielectric Layer, ODL)；
[0065]在平坦層7上形成圖形化的光刻膠層8，定義出第二區(qū)II的位置，由于平坦層7上表面平坦，保證了光刻膠材料能夠均勻旋涂且圖形化的光刻膠層8定義的圖案精細，如果沒有平坦層7，在旋涂光刻膠時，相鄰兩鰭部及偽鰭部之間區(qū)域中的光刻膠的密度不均勻，致密性較差，在后續(xù)刻蝕過程中很可能被刻蝕掉而無法起到所需的掩膜作用；
[0066]參照圖8，以圖形化的光刻膠層8為掩膜，刻蝕部分厚度的平鉭層7，至第二區(qū)II中剩余平坦層部分低于偽鰭部11，第二區(qū)II中剩余平坦層部分用來保護半導體襯底I在后續(xù)刻蝕偽鰭部11過程中免遭損傷；
[0067]參照圖9，以圖形化的光刻膠層8和第二區(qū)II剩余的平坦層部分為掩膜，刻蝕去除偽鰭部11上的掩膜層30 (參照圖9)及高于偽鰭部11的界面層和襯墊層部分，露出偽鰭部11上表面；
[0068]參照圖10，以圖形化的光刻膠層8和第二區(qū)II剩余的平坦層部分為掩膜，繼續(xù)刻蝕偽鰭部11 (參照圖9)及其側壁的襯墊層部分，至露出半導體襯底I的上表面；
[0069]參照圖11，去除圖形化的光刻膠層8和所有剩余的平坦層7 (參照圖11)。
[0070]通過圖7?圖11的步驟，去除了半導體襯底上的偽鰭部，偽鰭部不會對半導體器件的結構以及在半導體襯底上的后續(xù)工藝步驟造成干擾。
[0071]在去除所有偽鰭部后，還包括:
[0072]參照圖12，在半導體襯底I上、襯墊層6上及其側壁形成緩沖層9，在緩沖層9上形成淺溝槽隔離材料20，淺溝槽隔離材料20的上表面高于掩膜層30上的緩沖層部分的上表面，其中，緩沖層9在淺溝槽隔離材料沉積過程中起到應力緩沖作用；
[0073]參照圖13，使用化學機械研磨工藝，去除高于掩膜層30的淺溝槽隔離材料部分、襯墊層部分及緩沖層部分，露出掩膜層30，研磨后的淺溝槽隔離材料部分的上表面與掩膜層30上表面基本持平；
[0074]參照圖14，以掩膜層30為掩膜，刻蝕部分高度的淺溝槽隔離材料、襯墊層和緩沖層，露出鰭部10側壁，剩余的淺溝槽隔離材料作為淺溝槽隔離結構21，在淺溝槽隔離結構21與鰭部10和半導體襯底I之間剩余的緩沖層9也起到襯墊層作用。
[0075]之后，參照圖15，以淺溝槽隔離結構21為掩膜，去除掩膜層30 (參照圖14)和界面層；在淺溝槽隔離結構21上形成橫跨鰭部10的柵極、及位于柵極與鰭部10之間的柵介質層(圖中未示出);在鰭部10位于柵極兩側的部分中形成源極和漏極。
[0076]參照圖12，緩沖層9的材料為氧化硅，可使用化學氣相沉積工藝形成。淺溝槽隔離材料20為氧化娃，可使用流動化學氣相沉積(Flowable Chemical Vapor Deposit1n,FCVD)形成，F(xiàn)CVD具有良好的填充性，淺溝槽隔離材料20較好地填充滿相鄰兩鰭部10之間的空間，且淺溝槽隔離材料20中基本不會形成孔隙，淺溝槽隔離材料20的致密性較好。在FCVD工藝中，形成淺溝槽隔離材料20的原料在流動過程中會產(chǎn)生較大的應力，緩沖層9能夠有效緩沖并抵御這股應力，與淺溝槽隔離材料20形成較佳的應力適配，避免了鰭部10遭受應力損傷。
[0077]在本實施例中，形成淺溝槽隔離結構21的過程包括研磨和刻蝕兩個步驟。在其他實施例中，還可以是:在形成淺溝槽隔離材料后，直接刻蝕淺溝槽隔離材料至露出掩膜層，之后繼續(xù)刻蝕淺溝槽隔離材料至得到高于淺溝槽隔離結構的鰭部部分的高度。
[0078]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種半導體器件的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底包括第一區(qū)和第二區(qū)，所述第二區(qū)相比于第一區(qū)為不形成鰭部的區(qū)域、或要形成分布密度小的鰭部的區(qū)域； 在所述半導體襯底上形成掩膜層，定義出鰭部的位置和位于所述第二區(qū)中偽鰭部的位置，所述偽鰭部用于補償?shù)谝弧⒍^(qū)之間鰭部分布密度的差異； 以所述掩膜層為掩模，刻蝕半導體襯底形成并列排布的若干鰭部、以及位于所述第二區(qū)中并列排布的若干偽鰭部； 去除所有偽鰭部及位于所述偽鰭部上的掩膜層。2.如權利要求1所述的半導體器件的形成方法，其特征在于，當所述第二區(qū)形成有偽鰭部而沒有所述鰭部時，所述第一區(qū)中鰭部分布密度等于所述第二區(qū)中偽鰭部的分布密度； 當所述第二區(qū)中形成有偽鰭部和鰭部時，所述第一區(qū)的鰭部分布密度等于所述第二區(qū)中偽鰭部和鰭部的分布密度。3.如權利要求1所述的半導體器件的形成方法，其特征在于，所述掩膜層的形成方法包括: 在所述半導體襯底上形成掩膜材料層； 在所述掩膜材料層上形成并列排布的若干犧牲層； 沿所有犧牲層的并列排布方向，在所述犧牲層的兩側側壁形成側墻； 以所述側墻為掩膜，刻蝕所述犧牲層和掩膜材料層，至露出半導體襯底，剩余的掩膜材料層部分作為掩膜層； 去除所述側墻。4.如權利要求3所述的半導體器件的形成方法，其特征在于，所述犧牲層的形成方法包括: 在所述掩膜材料層上形成犧牲材料層、及位于所述犧牲材料層上的抗反射層； 在所述犧牲材料層上形成圖形化的光刻膠層，定義出犧牲層的位置； 以圖形化的光刻膠層為掩膜，刻蝕犧牲材料層和抗反射層，至露出掩膜材料層，剩余的犧牲材料層部分作為犧牲層； 去除圖形化的光刻膠層和抗反射層。5.如權利要求4所述的半導體器件的形成方法，其特征在于，所述犧牲材料層的材料為無定形碳。6.如權利要求3所述的半導體器件的形成方法，其特征在于，所述掩膜材料層包括:氮化硅層、和位于所述氮化硅層上的氧化硅層。7.如權利要求1所述的半導體器件的形成方法，其特征在于，當所述第二區(qū)形成有偽鰭部而沒有所述鰭部時，去除所有偽鰭部及位于所述偽鰭部上的掩膜層的方法包括: 在所述半導體襯底和掩膜層上形成平坦層，所述平坦層高于掩膜層且上表面平坦； 在所述平坦層上形成圖形化的光刻膠層，定義出第二區(qū)的位置； 以所述圖形化的光刻膠層為掩膜，刻蝕所述第二區(qū)中部分厚度的平坦層，至剩余平坦層部分低于偽鰭部； 以所述圖形化的光刻膠層和第二區(qū)中剩余的平坦層為掩膜，刻蝕去除所有偽鰭部及位于所述偽鰭部上的掩膜層； 去除所述圖形化的光刻膠層和半導體襯底上的所有剩余平坦層。8.如權利要求7所述的半導體器件的形成方法，其特征在于，在去除所有偽鰭部及位于所述偽鰭部上的掩膜層之前，在所述半導體襯底和掩膜層上形成襯墊層，所述襯墊層還覆蓋掩膜層側壁、鰭部側壁和偽鰭部側壁。9.如權利要求8所述的半導體器件的形成方法，其特征在于，在去除所有偽鰭部及位于所述偽鰭部上的掩膜層之前，還包括: 在所述半導體襯底上、襯墊層上及其側壁形成緩沖層； 在所述緩沖層上形成淺溝槽隔離材料，所述淺溝槽隔離材料上表面高于掩膜層上的緩沖層部分的上表面； 去除高于所述掩膜層的淺溝槽隔離材料、襯墊層和緩沖層，露出掩膜層； 以所述掩膜層為掩膜，刻蝕部分高度的淺溝槽隔離材料、襯墊層和緩沖層，剩余的淺溝槽隔離材料作為淺溝槽隔離結構； 在去除所述掩膜層后，還包括: 在所述淺溝槽隔離結構上形成橫跨鰭部的柵極、及位于所述柵極與鰭部之間的柵介質層； 在所述鰭部位于柵極兩側的部分中形成源極和漏極。10.如權利要求9所述的半導體器件的形成方法，其特征在于，使用化學機械研磨工藝，去除高于所述掩膜層的淺溝槽隔離材料、緩沖層和襯墊層。11.如權利要求9所述的半導體器件的形成方法，其特征在于，所述襯墊層和緩沖層的材料為氧化硅。12.如權利要求7所述的半導體器件的形成方法，其特征在于，所述平坦層的材料為有機介質層。13.如權利要求9所述的半導體器件的形成方法，其特征在于，使用流動化學氣相沉積，在所述緩沖層上形成淺溝槽隔離材料。
【文檔編號】H01L21/336GK105826193SQ201510006922
【公開日】2016年8月3日
【申請日】2015年1月7日
【發(fā)明人】杜麗娟, 趙海
【申請人】中芯國際集成電路制造(上海)有限公司