_a和208D_b —側(cè)的側(cè)壁大致對準于相應(yīng)的鰭部分202b-l、202b-2的側(cè)壁，從而偽柵極線208D-a和208D_b —側(cè)的側(cè)墻也延伸到并覆蓋鰭部分202b-l、202b-2的側(cè)壁。
[0033]此外，還可以在鰭被柵極線和側(cè)墻露出的表面上外延生長半導體層(未示出)，以擴大源/漏區(qū)面積。根據(jù)一有利示例，該半導體層可以包括帶應(yīng)力材料，以向鰭(特別是其中的溝道區(qū))施加應(yīng)力，從而進一步改善器件性能。具體地，對于η型器件，半導體層可以帶拉應(yīng)力；而對于P型器件，半導體層可以帶壓應(yīng)力。例如，在鰭包括Si的情況下，半導體層可以包括S1:C(n型器件)或者SiGe(p型器件)。此外，還可以對鰭的露出部分進行硅化處理，以降低接觸電阻。
[0034]隨后，如圖5 (圖5(a)是俯視圖，圖5 (b)是沿圖5(a)中kk1線的截面圖)所示，可以在襯底上例如通過淀積，形成導電材料212。導電材料212可以完全覆蓋圖4所示的結(jié)構(gòu)。接著，可以對導電材料212進行平坦化處理，例如化學機械拋光(CMP)，直至露出各柵極線(可以側(cè)墻201為平坦化停止點，即在檢測到側(cè)墻材料時停止)。在柵極線頂部形成有硬掩膜層的情況下，平坦化停止點可以是硬掩膜層。于是，導電材料被局限于在各柵極線之間延伸，并因此形成到相應(yīng)柵極線之間的源漏區(qū)S/D的接觸部。導電材料212可以包括Cu、Al、W等常用的接觸部材料，或者可以包括帶應(yīng)力的導電材料(對于η型器件帶拉應(yīng)力，對于P型器件帶壓應(yīng)力)。
[0035]根據(jù)一有利示例，在露出柵極線后，可以應(yīng)用替代柵工藝。具體地，例如可以通過選擇性刻蝕去除(犧牲)柵極線且可選地去除(犧牲)柵介質(zhì)層，在側(cè)墻210內(nèi)側(cè)形成柵槽。在柵槽中，例如通過淀積并回蝕，可以依次形成真正的柵介質(zhì)層和真正的柵導體。
[0036]另外，在淀積導電材料212之前，還可以先淀積一層薄的襯層(未示出)。例如，襯層可以包括氮化物，厚度為約10nm。該襯層可以完全覆蓋圖4所示的結(jié)構(gòu)，然后被構(gòu)圖以露出源/漏區(qū)。接著，可以在該襯層上形成導電材料。
[0037]如圖5所示，在第一方向，相鄰單元器件(柵極線208a、208b各自對應(yīng)的單元器件)的源漏區(qū)S/D由于偽柵極線208D-a和208D_b以及它們各自側(cè)壁上的側(cè)墻210的存在而彼此電隔離。于是，可以通過相應(yīng)的接觸部212，分別向相鄰單元器件的源漏區(qū)S/D施加電信號，或者從中引出電信號。
[0038]此外，在第二方向，相鄰的單元器件(例如，相鄰的鰭與同一柵極線分別構(gòu)成的器件)的源/漏區(qū)彼此連接在一起。如圖6中的俯視圖所示，可以按照設(shè)計布局在需要進行隔離的預(yù)定區(qū)域處形成器件間絕緣隔離部214。這樣，可以將第二方向上相鄰單元器件的源/漏區(qū)接觸部電隔離。例如，可以將導電材料212在預(yù)定區(qū)域處切斷，以實現(xiàn)這種電隔離。當然，這種隔離也可以延伸貫穿柵極線，從而使得第二方向上相鄰單元器件的柵堆疊也能電隔離。通常來說，在鰭之間的無源區(qū)域(field)上方如STI上進行切斷，切口的寬度一般為l-10nm。在刻蝕切口時，可以下方的隔離層204為停止層?？梢韵蚯锌谥刑畛潆娊橘|(zhì)材料以形成器件間隔離部214;或者，切口可以被隨后形成的層間電介質(zhì)層填充。
[0039]或者，在以上處理中并不真正切斷，而是可以通過向切口位置例如注入氧，來使得露出的材料層氧化，從而形成絕緣的氧化物。當然，注入的元素不限于氧，本領(lǐng)域技術(shù)人員也可以根據(jù)所使用的導電材料，適當選擇注入的氣體或化學物質(zhì)，使它們發(fā)生反應(yīng)從而生成絕緣材料，并因此實現(xiàn)電隔離。
[0040]由此，得到了根據(jù)本公開實施例的半導體結(jié)構(gòu)。如圖5和6所示，該半導體結(jié)構(gòu)可以包括在襯底200上形成的沿第一方向(例如，圖中水平方向)延伸的鰭(202b)以及在襯底200上形成的沿與第一方向交叉的第二方向(例如，圖中豎直方向)延伸的多個器件柵堆疊(208a/206、208b/206)，器件柵堆疊的側(cè)壁(例如，圖中左右兩側(cè)的側(cè)壁)上形成有側(cè)墻210。各器件柵堆疊與之下的鰭相配合，得到單元器件(FinFET)。該半導體結(jié)構(gòu)包括多個這樣的單元器件，各單元器件之間可以按器件設(shè)計連接。該半導體結(jié)構(gòu)還可以包括在相鄰的器件柵堆疊之間形成的偽柵堆疊(208D-a/206、208D-b/206)，偽柵堆疊的側(cè)壁(例如，圖中左右兩側(cè)的側(cè)壁)上也形成有側(cè)墻210。導電材料212在各柵堆疊之間(具體地，器件柵堆疊與器件柵堆疊之間，器件柵堆疊與偽柵堆疊之間，和/或偽柵堆疊與偽柵堆疊之間)延伸，并因此構(gòu)成到各單元器件的源/漏區(qū)的接觸部。在該示例中，導電材料212可以充滿相鄰柵堆疊之間的空間。
[0041]此外，在該示例中，鰭202b被分為彼此隔離的兩個部分202b-l和202b_2(當然也可以分為彼此隔離的更多部分)。器件柵堆疊208a/206與第一部分202b_l相交，而器件柵堆疊208b/206與第一部分202b-2相交。偽柵堆疊208D_a/206可以形成在第一部分202b-l的邊緣處，從而其面向偽柵堆疊208D-b/206 —側(cè)的側(cè)墻延伸至第一部分202b_l的側(cè)壁上。同樣，偽柵堆疊208D-b/206可以形成在第二部分202b-2的邊緣處，從而其面向偽柵堆疊208D-a/206 —側(cè)的側(cè)墻延伸至第一部分202b_2的側(cè)壁上。
[0042]為實現(xiàn)所需隔離，該半導體器件還可以包括預(yù)定區(qū)域處的隔離部214。如圖6所示，第二方向相鄰的某些單元器件的源/漏接觸部通過相應(yīng)的隔離部214相隔離。這些隔離部214可以位于隔離層204(或者，STI)上。
[0043]在以上實施例中，在相鄰的器件柵堆疊(208a/206、208b/206)之間，形成了兩個偽柵堆疊(208D-a/206、208D-b/206)。但是，本公開不限于此。例如，可以形成更多或更少的偽柵堆疊。此外，偽柵堆疊的位置也不限于與鰭的邊緣對準。圖7示出了在相鄰的器件柵堆疊(208a/206、208b/206)之間，形成單個偽柵堆疊(208D/206)的示例。由于偽柵堆疊208D/206以及其側(cè)壁上的側(cè)墻210的存在，相鄰的單元器件(器件柵堆疊208a/206與鰭202b-l構(gòu)成的單元器件以及器件柵堆疊208b/206與鰭202b_2構(gòu)成的單元器件)的源/漏接觸部212彼此電隔離。在圖7中還示出了側(cè)墻210可能形成于鰭202b-l和202b_2的側(cè)壁上。
[0044]圖8示出了另一示例半導體結(jié)構(gòu)。如圖8所示，在與連續(xù)的鰭202相交的相鄰器件柵堆疊(208a/206、208b/206)之間，同樣可以形成偽柵堆疊(208D/206)。由于偽柵堆疊208D/206以及其側(cè)壁上的側(cè)墻210的存在，相鄰的單元器件(器件柵堆疊208a/206與鰭202構(gòu)成的單元器件以及器件柵堆疊208b/206與鰭202構(gòu)成的單元器件)的源/漏接觸部212彼此電隔離。在該示例中，偽柵堆疊208D/206還可以與鰭202構(gòu)成偽器件。這種情況下，還可以通過向偽柵堆疊208D/206施加一定的控制電壓，使該偽器件截止，加強兩側(cè)的單元之間的電隔離。
[0045]在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結(jié)合使用。
[0046]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價物限定。不脫離本公開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開的范圍之內(nèi)。
【主權(quán)項】
1.一種半導體結(jié)構(gòu)，包括: 襯底； 在襯底上沿第一方向延伸的鰭； 在襯底上沿與第一方向交叉的第二方向延伸從而與鰭相交的多個器件柵堆疊，各器件柵堆疊在側(cè)壁上形成有側(cè)墻，所述多個器件柵堆疊包括相鄰的第一器件柵堆疊和第二器件柵堆疊； 在第一器件柵堆疊和第二器件柵堆疊之間形成的偽柵堆疊，偽柵堆疊在側(cè)壁上形成有側(cè)墻； 在各柵堆疊之間延伸的導電材料。2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，鰭包括彼此隔離的第一部分和第二部分，第一器件柵堆疊與第一部分相交，而第二器件柵堆疊與第二部分相交。3.根據(jù)權(quán)利要求2所述的半導體結(jié)構(gòu)，其中，在第一器件柵堆疊與第二器件柵堆疊之間形成有兩個偽柵堆疊，包括第一偽柵堆疊和第二偽柵堆疊，第一偽柵堆疊面向第二偽柵堆疊一側(cè)的側(cè)墻延伸至鰭的第一部分的側(cè)壁上，第二偽柵堆疊面向第一偽柵堆疊一側(cè)的側(cè)墻延伸至鰭的第二部分的側(cè)壁上。4.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，還包括:隔離部，所述導電材料被隔離部分為彼此隔離的部分。5.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述導電材料帶應(yīng)力。6.一種制造半導體結(jié)構(gòu)的方法，包括: 在襯底上形成沿第一方向延伸的鰭； 在襯底上形成沿與第一方向交叉的第二方向延伸的多條柵極線，所述多條柵極線包括用于形成器件柵極的器件柵極線以及位于所述器件柵極線之間的偽柵極線； 在柵極線的側(cè)壁上形成側(cè)墻；以及 在各柵極線之間填充導電材料。7.根據(jù)權(quán)利要求6所述的方法，其中，填充導電材料包括: 在襯底上沉積導電材料；以及 對淀積有導電材料的襯底進行平坦化，直至露出柵極線。8.根據(jù)權(quán)利要求6所述的方法，還包括: 在一定區(qū)域處形成隔離部，以將導電材料分為彼此隔離的部分。9.根據(jù)權(quán)利要求6所述的方法，其中，鰭包括彼此隔離的第一部分和第二部分，所述柵極線中的第一器件柵極線與第一部分相交，所述柵極線中的第二器件柵極線與第二部分相交，在第一和第二器件柵極線之間存在至少一條偽柵極線。10.根據(jù)權(quán)利要求9所述的方法，其中，在第一和第二器件柵極線之間存在兩條偽柵極線，包括第一偽柵極線和第二偽柵極線，第一偽柵極線面向第二偽柵極線一側(cè)的側(cè)墻延伸至鰭的第一部分的側(cè)壁上，第二偽柵極線面向第一偽柵極線一側(cè)的側(cè)墻延伸至鰭的第二部分的側(cè)壁上。
【專利摘要】提供了一種半導體結(jié)構(gòu)及其制造方法。該半導體結(jié)構(gòu)可以包括：襯底；在襯底上沿第一方向延伸的鰭；在襯底上沿與第一方向交叉的第二方向延伸從而與鰭相交的多個器件柵堆疊，各器件柵堆疊在側(cè)壁上形成有側(cè)墻，所述多個器件柵堆疊包括相鄰的第一器件柵堆疊和第二器件柵堆疊；在第一器件柵堆疊和第二器件柵堆疊之間形成的偽柵堆疊，偽柵堆疊在側(cè)壁上形成有側(cè)墻；在各柵堆疊之間延伸的導電材料。
【IPC分類】H01L21/8232, H01L27/088
【公開號】CN105633079
【申請?zhí)枴緾N201510451122
【發(fā)明人】鐘匯才, 羅軍, 殷華湘, 朱慧瓏
【申請人】中國科學院微電子研究所
【公開日】2016年6月1日
【申請日】2015年7月28日