一種FinFET及其制備方法
【技術領域】
[0001]本發(fā)明涉及一種半導體制備方法，確切的說，涉及一種FinFET及其制備方法。
【背景技術】
[0002]場效應晶體管(Field Effect Transistor, FET)由多數載流子參與導電,也稱為單極型晶體管。它屬于電壓控制型半導體器件。具有輸入電阻高、噪聲小、功耗低、動態(tài)范圍大、易于集成、沒有二次擊穿現(xiàn)象、安全工作區(qū)域寬等優(yōu)點，被廣泛應用于半導體制備領域中。隨著FET技術的不斷成熟以及人們對高性能器件的不斷追求，加州大學伯克利分校的胡正明教授研發(fā)一種新型的場效晶體管一FinFET(鰭式場效晶體管)，在FinFET的架構中，閘門成類似魚鰭的叉狀3D架構，可于電路的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制并減少漏電流(leakage current)，也可以大幅縮短晶體管的閘長；因此FinFET具有功耗低，面積小的優(yōu)點，同時可以有效抑制短溝道效應以及較低的漏極感應勢壘降低效應，目前已逐漸被大批量投入生產。
[0003]同時，載流子遷移率也是衡量器件性能優(yōu)異的一個重要的指標，載流子遷移率越高，意味著電阻率越小，通過相同電流時，功耗越小，電流承載能力越大；同時遷移率越大，需要的渡越時間越短，而晶體管的截止頻率與基區(qū)材料的載流子遷移率成正比，因此提高載流子遷移率，不僅可以降低功耗，還能提高器件的電流承載能力。目前已開發(fā)出一種SSRff(Super Steep Retrograde Well,超陸后退講)技術可有效提高載流子遷移率，但是該技術僅在平面的FET中得到了較為廣泛的應用，但是目前還很難將SSRW技術完美的應用到FinFET的制備中。這是由于在FinFET中，如果凸起的鰭狀結構(Fin)寬度太小，在進行SSRW的離子注入的工藝時，注入到FinFET的離子在進行熱處理的過程中極易產生擴散至淺溝槽隔離結構(STI, Shallow Trench Isolat1n),從而造成一定的摻雜劑量損失，尤其是在氧增強擴散工藝中擴散更為嚴重，在經歷多次的摻雜和熱處理之后，擴散現(xiàn)象會越來越嚴重，進而影響到SSRW的形貌，使器件性能得到很好的提升。

【發(fā)明內容】

[0004]本發(fā)明提供了一種FinFET制備方法，可有效避免在將SSRW應用到FinFET中，其在摻雜過程中容易產生的擴散的現(xiàn)象，從而提高FinFET的載流子遷移率。具體方案如下:
[0005]一種FinFET制備方法，其中，包括以下步驟:
[0006]提供一襯底，所述襯底之上形成有若干鰭狀結構，各所述鰭狀結構的頂部形成有襯墊氧化層和掩膜層；
[0007]制備一氧化層將所述襯底、鰭狀結構、襯墊氧化層和掩膜層暴露的表面進行覆蓋，并在各所述鰭狀結構頂部的氧化層上方制備一介質層；
[0008]制備一層絕緣材料層將所述介質層的表面進行覆蓋，同時該絕緣材料層將襯底以及各所述鰭狀結構側壁的氧化層進行覆蓋；
[0009]沉積隔離材料層將各所述鰭狀結構之間進行填充，研磨所述隔離材料層至所述絕緣材料層的上表面；
[0010]回蝕所述隔離材料層形成淺溝槽隔離結構，所述淺溝槽隔離結構的頂部高度低于所述鰭狀結構的頂部高度；
[0011]移除部分所述絕緣材料層、氧化層以及所述介質層、襯墊氧化層和掩膜層，將位于剩余隔離材料層頂部平面之上的鰭狀結構表面予以暴露；
[0012]在暴露的鰭狀結構表面制備一層柵氧化層，沉積多晶硅并進行研磨。
[0013]上述的方法，其中，所述方法還包括:
[0014]在所述襯底的上表面制備一層襯墊氧化層后，對所述襯底進行離子注入工藝，之后再于所述襯墊氧化層之上沉積多層半導體材料層，其中，位于襯墊氧化層上表面的一層半導體材料層為掩膜層，位于所述半導體材料層頂部的一層半導體材料層為APF層；
[0015]部分刻蝕所述APF層后，沉積一層側墻薄膜將剩余APF層及位于所述剩余APF層下方的半導體材料層暴露的表面進行覆蓋；
[0016]去除部分所述側墻薄膜，并保留位于所述剩余APF層側壁處的側墻薄膜，之后，再對剩余的側墻薄膜進行刻蝕，形成若干條狀的側墻結構；
[0017]以所述側墻結構為掩膜向下刻蝕至所述襯底中，在襯底中形成若干鰭狀結構，之后移除多余的半導體材料層并保留位于各所述鰭狀結構頂部的襯墊氧化層和掩膜層。
[0018]上述的方法，其中，所述襯底定義有NM0S區(qū)和PM0S區(qū)，采用掩膜離子注入工藝，對所述NM0S區(qū)和PM0S區(qū)分別進行所述離子注入工藝。
[0019]上述的方法，其中，所述多層半導體材料層自下而上依次為掩膜層、第一氧化物掩膜、第一 APF層、第二氧化物掩膜、第一介質抗反射層以及第二 APF層。
[0020]上述的方法，其中，采用如下工藝制備所述介質層:
[0021 ] 沉積一層介質材料層覆蓋于所述氧化層的上表面后，對所述介質材料層進行選擇性刻蝕，并保留位于所述鰭狀結構頂部氧化層上方的介質材料層作為所述介質層。
[0022]上述的方法，其中，所述掩膜層、介質層及所述側墻薄膜的材質均為氮化硅。
[0023]上述的方法，其中，所述方法還包括:
[0024]在沉積所述隔離材料層之后，進行一次退火處理；以及
[0025]對所述隔離材料層進行研磨工藝之后，再進行一次退火處理。
[0026]上述的方法，其中，采用ALD工藝沉積所述絕緣材料層。
[0027]上述的方法，其中，所述絕緣材料層的材質為氮氧化硅。
[0028]上述的方法，其中，采用FCVD工藝沉積所述隔離材料層。
[0029]一種 FinFET，其中，包括:
[0030]襯底，所述襯底之上形成有若干鰭狀結構，相鄰所述鰭狀結構之間形成有淺溝槽隔離結構，所述淺溝槽隔離結構的頂部平面低于所述鰭狀結構的頂部平面；
[0031]所述淺溝槽隔離結構與所述鰭狀結構和襯底之間設置有絕緣材料層以及氧化層，所述氧化層覆蓋在所述襯底的上表面及各所述鰭狀結構的部分側壁，所述絕緣材料層覆蓋在所述氧化層的上表面并與所述淺溝槽隔離結構接觸；
[0032]位于所述淺溝槽隔離結構頂部平面之上的所述鰭狀結構表面覆蓋有一層柵氧化層，位于所述柵氧化層之上覆蓋有多晶硅層。
[0033]上述的FinFET，其中，所述FinFET包括10器件以及核心器件，且10器件和核心器件均定義有NMOS區(qū)和PMOS區(qū)。
[0034]上述的FinFET,其中，所述絕緣材料層的材質為氮氧化石圭。
[0035]上述的FinFET，其中，采用ALD工藝制備所述絕緣材料層。
[0036]上述的FinFET，其中，所述淺溝槽隔離結構為采用FCVD工藝制備的氧化物。
[0037]本發(fā)明在相鄰鰭狀結構的之間的溝槽形成有淺溝槽，且在淺溝槽與鰭狀結構及襯底之間設置有氧化層及材質為氮氧化硅的絕緣材料層，可很好的實現(xiàn)隔離效果，避免鰭狀結構和襯底中的摻雜離子進行擴散，提升了載流子遷移率，進而降低器件功耗并極大提高了器件性能。
【附圖說明】
[0038]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0039]圖1?20為本發(fā)明所提供的一種FinFET制備方法的流程圖；
[0040]圖21為本發(fā)明提供的一種FinFET器件的結構圖。
【具體實施方式】
[0041]下面結合附圖對本發(fā)明的【具體實施方式】作進一步的說明:
[0042]本發(fā)明提供了一種FinFET制備方法，在本發(fā)明可很好的將SSRW技術應用到立體的FinFET制備中，參照圖1?20所示,具體步驟如下，
[0043]步驟S1:首先提供一半導體襯底1，并在該襯底上表面制備一層襯墊氧化層2 (PADOxide)。該襯底1包括有10 (Input Output，輸入輸出)器件區(qū)以及核心(CORE)器件區(qū)，且10器件區(qū)以及核心器件區(qū)皆定義有NM0S區(qū)和PM0S區(qū)；采用掩膜離子注入工藝對NM0S區(qū)和PM0S區(qū)分別進行一次或多次的離子注入工藝，具體的為:采用光刻工藝，利用光刻膠將10器件區(qū)以及核心器件區(qū)中的PM0S區(qū)