述N溝道MOSFET包括： N型源極區(qū)域、N型漏極區(qū)域、在第二柵極氧化層上的第二柵極以及N型漏極延伸區(qū)域， 所述N型漏極延伸區(qū)域比所述N型漏極區(qū)域摻雜得輕并從所述N型漏極區(qū)域延伸到所述第 二柵極。4. 如權(quán)利要求3所述的隔離的CMOS晶體管，其中所述N型漏極區(qū)域與所述柵極之間的 橫向距離大于所述N型源極區(qū)域與所述柵極之間的橫向距離。5. 如權(quán)利要求3所述的隔離的CMOS晶體管，還包括N型源極延伸區(qū)域，該N型源極延 伸區(qū)域比所述N型源極區(qū)域摻雜得輕且比所述N型漏極延伸區(qū)域摻雜得重，所述N型源極 延伸區(qū)域從所述N型源極區(qū)域延伸到所述柵極。6. 如權(quán)利要求1所述的隔離的CMOS晶體管，還包括第二填充溝槽，該第二填充溝槽從 所述襯底的表面至少向下延伸到所述底隔離區(qū)域，所述第二填充溝槽包括電介質(zhì)材料并將 所述P型阱和所述N型阱隔開。7. 如權(quán)利要求6所述的隔離的CMOS晶體管，其中所述第二填充溝槽的寬度小于所述第 一填充溝槽的寬度。8. 如權(quán)利要求1所述的隔離的CMOS晶體管，還包括第二填充溝槽，該第二填充溝槽從 所述襯底的表面向下延伸到一深度，該深度小于所述第一填充溝槽的深度。9. 如權(quán)利要求8所述的隔離的CMOS晶體管，其中所述第二填充溝槽用電介質(zhì)材料填 充。10. -組隔離的CMOS晶體管，形成在第一導(dǎo)電類型的半導(dǎo)體襯底中，該襯底不包括外 延層，該組隔離的CMOS晶體管包括： 與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一底隔離區(qū)域，埋設(shè)在所述襯底中； 第一填充溝槽，從所述襯底的表面至少向下延伸到所述第一底隔離區(qū)域，該第一填充 溝槽包括電介質(zhì)材料，所述第一底隔離區(qū)域和所述第一填充溝槽一起圍成所述襯底的第一 隔離袋，該第一隔離袋包括第一N型阱和第一P型阱，該第一N型阱包括第一P溝道M0SFET， 該第一P型阱包括第一N溝道MOSFET; 第二導(dǎo)電類型的第二底隔離區(qū)域，埋設(shè)在所述襯底中； 第二填充溝槽，從所述襯底的表面至少向下延伸到所述第二底隔離區(qū)域，該第二填充 溝槽包括電介質(zhì)材料，所述第二底隔離區(qū)域和所述第二填充溝槽一起圍成所述襯底的第二 隔離袋，該第二隔離袋包括第二N型阱和第二P型阱，該第二N型阱包括第二P溝道M0SFET， 該第二P型阱包括第二N溝道MOSFET;以及 第一導(dǎo)電類型的深注入?yún)^(qū)域，埋設(shè)在所述襯底中并橫向設(shè)置在所述第一底隔離區(qū)域和 所述第二底隔離區(qū)域之間。11. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，其中所述第一N型阱和所述第二N 型阱中的每個(gè)以及所述第一P型阱和所述第二P型阱中的每個(gè)包括鄰近所述襯底的表面的 上部和在該上部之下的下部，在每個(gè)所述阱內(nèi)，所述下部的峰值摻雜濃度大于所述上部的 峰值摻雜濃度。12. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，還包括第三再填充溝槽，從所述襯 底的表面向下延伸并橫向設(shè)置在所述第一隔離袋和所述第二隔離袋之間。13. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，其中所述第一填充溝槽和所述第二 填充溝槽還包括導(dǎo)電材料，該導(dǎo)電材料被所述電介質(zhì)材料橫向地圍繞。14. 如權(quán)利要求12所述的隔離的CMOS晶體管的組，其中所述第三再填充溝槽用電介質(zhì) 材料填充。15. 如權(quán)利要求12所述的隔離的CMOS晶體管的組，其中所述第三再填充溝槽的寬度小 于所述第一填充溝槽和所述第二填充溝槽的寬度。16. 如權(quán)利要求13所述的隔離的CMOS晶體管的組，還包括第三再填充溝槽，該第三 再填充溝槽從所述襯底的表面向下延伸，橫向設(shè)置在所述第一隔離袋和所述第二隔離袋之 間，并用所述電介質(zhì)材料填充。17. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，還包括第三填充溝槽和第四填充溝 槽，該第三填充溝槽從所述襯底的表面至少向下延伸到所述第一底隔離區(qū)域，所述第三填 充溝槽包括電介質(zhì)材料并將所述第一P型阱和所述第一N型阱隔開，該第四填充溝槽從所 述襯底的表面至少向下延伸到所述第二底隔離區(qū)域，所述第四填充溝槽包括電介質(zhì)材料并 將所述第二P型阱和所述第二N型阱隔開。18. 如權(quán)利要求17所述的隔離的CMOS晶體管的組，其中： 所述第一P溝道MOSFET包括第一P型源極區(qū)域、第一P型漏極區(qū)域和第一柵極氧化層 之上的第一柵極； 所述第一N溝道MOSFET包括第一N型源極區(qū)域、第一N型漏極區(qū)域和第二柵極氧化層 之上的第二柵極； 所述第二P溝道MOSFET包括第二P型源極區(qū)域、第二P型漏極區(qū)域和第三柵極氧化層 之上的第三柵極；以及 所述第二N溝道MOSFET包括第二N型源極區(qū)域、第二N型漏極區(qū)域和第四柵極氧化層 之上的第四柵極。19. 如權(quán)利要求18所述的隔離的CMOS晶體管的組，其中所述第三柵極氧化層和所述第 四柵極氧化層中的每個(gè)比所述第一柵極氧化層和所述第二柵極氧化層中的每個(gè)厚。20. 如權(quán)利要求18所述的隔離的CMOS晶體管的組，其中所述第二N型阱和所述第二P 型阱中的每個(gè)具有比所述第一N型阱和所述第一P型阱中的每個(gè)低的表面濃度。21. 如權(quán)利要求18所述的隔離的CMOS晶體管的組，其中所述第二N型阱和所述第二P 型阱中的每個(gè)具有比所述第一N型阱和所述第一P型阱中的每個(gè)深的深度。22. 如權(quán)利要求18所述的隔離的CMOS晶體管的組，其中所述第一隔離袋包括從所述襯 底的表面向下延伸到底隔離層的第二導(dǎo)電類型的阱。23. -組隔離的CMOS晶體管，形成在第一導(dǎo)電類型的半導(dǎo)體襯底中，該襯底不包括外 延層，該組隔離的CMOS晶體管包括： 與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一底隔離區(qū)域，埋設(shè)在所述襯底中； 第一填充溝槽，從所述襯底的表面至少向下延伸到所述第一底隔離區(qū)域，該第一填充 溝槽包括電介質(zhì)材料，所述第一底隔離區(qū)域和所述第一填充溝槽一起圍成所述襯底的第一 隔離袋，該第一隔離袋包括第一N型阱和第一P型阱，該第一N型阱包括第一P溝道M0SFET， 該第一P型阱包括第一N溝道MOSFET; 第二導(dǎo)電類型的第二底隔離區(qū)域，埋設(shè)在所述襯底中；以及 第二填充溝槽，從所述襯底的表面至少向下延伸到所述第二底隔離區(qū)域，該第二填充 溝槽包括電介質(zhì)材料，所述第二底隔離區(qū)域和所述第二填充溝槽一起圍成所述襯底的第二 隔離袋，該第二隔離袋包括第二N型阱和第二P型阱，該第二N型阱包括第二P溝道M0SFET， 該第二P型阱包括第二N溝道MOSFET; 所述第一N型阱包括第三P溝道MOSFET和從所述襯底的表面向下延伸的第三填充 溝槽，所述第三填充溝槽包括電介質(zhì)材料并將所述第一P溝道MOSFET和所述第三P溝道 MOSFET隔開。24. 如權(quán)利要求23所述的隔離的CMOS晶體管的組，其中所述第三填充溝槽的深度小于 所述第一填充溝槽的深度。25. 如權(quán)利要求23所述的隔離的CMOS晶體管的組，其中所述第三填充溝槽的寬度小于 所述第一填充溝槽的寬度。26. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，其中所述第一填充溝槽和所述第二 填充溝槽的每個(gè)用所述電介質(zhì)材料填充。27. 如權(quán)利要求10所述的隔離的CMOS晶體管的組，其中所述第一填充溝槽和所述第二 填充溝槽的每個(gè)的壁襯有所述電介質(zhì)材料，所述第一填充溝槽和所述第二填充溝槽的每個(gè) 的其余部分包括導(dǎo)電材料，該導(dǎo)電材料從所述襯底的表面延伸到底隔離區(qū)域。28. -種隔離結(jié)構(gòu)，在第一導(dǎo)電類型的半導(dǎo)體襯底中，該隔離結(jié)構(gòu)包括： 第二導(dǎo)電類型的底隔離區(qū)域，埋設(shè)在所述襯底中； 填充溝槽，從所述襯底的表面至少向下延伸進(jìn)到所述底隔離區(qū)域，該填充溝槽包括電 介質(zhì)材料，所述底隔離區(qū)域和所述填充溝槽一起圍成所述襯底的隔離袋； 分隔溝槽，在所述隔離袋中，該分隔溝槽包括電介質(zhì)材料并從所述襯底的表面至少向 下延伸到所述底隔離區(qū)域，從而將所述隔離袋分成第一部分和第二部分；以及 第二導(dǎo)電類型的第一阱，在所述隔離袋的所述第一部分中，該第一阱從所述襯底的所 述表面向下延伸到所述底隔離區(qū)域；以及 第一導(dǎo)電類型的第二阱，在所述隔離袋的所述第二部分中，所述第二阱具有比所述襯 底的摻雜濃度大的摻雜濃度。29. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述填充溝槽包括導(dǎo)電材料，所述導(dǎo)電材料 被電介質(zhì)材料橫向地圍繞。30. 如權(quán)利要求29所述的隔離結(jié)構(gòu)，其中所述導(dǎo)電材料提供從所述襯底的所述表面到 所述底隔離區(qū)域的電接觸。31. 如權(quán)利要求29所述的隔離結(jié)構(gòu)，其中所述電介質(zhì)材料襯在所述填充溝槽的側(cè)壁， 并且，所述導(dǎo)電材料從所述填充溝槽的口部到底延伸。32. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述分隔溝槽填充有電介質(zhì)材料。33. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述分隔溝槽具有比所述填充溝槽的橫向?qū)?度小的橫向?qū)挾取?4. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述分隔溝槽具有比所述填充溝槽的垂直深 度小的垂直深度。35. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述填充溝槽填充有電介質(zhì)材料。36. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述第一阱和所述第二阱的每一個(gè)包括鄰近 襯底表面的的上部和在上部下面的下部，每個(gè)阱的下部具有的峰值摻雜濃度大于所述上部 的峰值摻雜濃度。37. 如權(quán)利要求36所述的隔離結(jié)構(gòu)，還包括第一導(dǎo)電類型的區(qū)域，所述第一導(dǎo)電類型 的區(qū)域具有的摻雜濃度小于設(shè)置在所述第二阱的下部和所述底隔離區(qū)之間的所述第二阱 的所述下部的摻雜濃度。38. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述分隔溝槽重疊在所述底隔離區(qū)上。39. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，其中所述分隔溝槽包括導(dǎo)電材料，所述導(dǎo)電材料 被電介質(zhì)材料橫向地圍繞。40. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，還包括再填充溝槽，所述再填充溝槽在所述第二 阱中從所述襯底的所述表面向下延伸。41. 如權(quán)利要求28所述的隔離結(jié)構(gòu)，還包括第二隔離袋，所述第二隔離袋包括： 第二導(dǎo)電類型的第二底隔離區(qū)域，埋設(shè)在所述襯底中； 第二填充溝槽，從所述襯底的所述表面至少向下延伸到所述第二底隔離區(qū)域，該第二 填充溝槽包括所述電介質(zhì)材料，其中所述第二底隔離區(qū)域和所述第二填充溝槽一起圍成所 述第二隔離袋； 第二分隔溝槽，在所述第二隔離袋中，該第二分隔溝槽包括電介質(zhì)材料并從所述襯底 的表面至少向下延伸到所述第二底隔離區(qū)域，從而將所述第二隔離袋分成第一部分和第二 部分； 第二導(dǎo)電類型的第三阱，在所述第二隔離袋的所述第一部分中，該第三阱從所述襯底 的表面向下延伸到所述第二底隔離區(qū)域；以及 第一導(dǎo)電類型的第四阱，在所述第二隔離袋的所述第二部分中，該第四阱具有的摻雜 濃度大于所述襯底具有的摻雜濃度，該第一導(dǎo)電類型的埋設(shè)區(qū)插在所述隔離袋和第二隔離 袋之間。42. -種用于形成集成電路器件的隔離結(jié)構(gòu)的方法，包括： 提供第一導(dǎo)電類型的半導(dǎo)體襯底，該襯底不包含外延層； 在所述襯底的表面上方形成第一掩模層； 圖案化所述第一掩模層，以形成所述第一掩模層中的第一開口； 通過所述第一掩模層中的所述第一開口注入第二導(dǎo)電類型的摻雜劑，以形成底隔離區(qū) 域，該底隔離區(qū)域具有在所述襯底的表面之下的上邊界； 在所述第一掩模層的所述第一開口內(nèi)在所述襯底的表面上方形成第二掩模層，所述第 二掩模層的邊緣與所述第一掩模層中的所述第一開口的邊緣隔開以產(chǎn)生間隙； 通過所述間隙蝕刻所述襯底以形成溝槽，該溝槽至少向下延伸到所述底隔離區(qū)域；以 及 填充所述溝槽從而形成所述襯底的隔離袋。43. 如權(quán)利要求42所述的方法，還包括：在形成所述第二掩模層之前在所述第一掩模 層的所述第一開口中形成第三掩模層，并且通過所述間隙蝕刻所述第三掩模層。44. 如權(quán)利要求42所述的方法，還包括：在所述襯底的表面上形成第三掩模層，該第三 掩模層具有在所述隔離袋上方的開口，以及將第一導(dǎo)電類型的摻雜劑通過所述第三掩模層 中的所述開口注入到所述隔離袋中。45. 如權(quán)利要求44所述的方法，其中所述第三掩模層中的所述開口具有位于所述溝槽 上方的邊緣。46. 如權(quán)利要求42所述的方法，其中填充所述溝槽包括沉積電介質(zhì)材料以完全填充所 述溝槽。47. 如權(quán)利要求42所述的方法，其中填充所述溝槽包括沉積電介質(zhì)材料以涂覆所述溝 槽的側(cè)壁以及沉積導(dǎo)電材料以完全填充所述溝槽。48. 如權(quán)利要求42所述的方法，還包括在填充所述溝槽之后平坦化所述襯底的表面。49. 一種用于形成集成電路器件的隔離結(jié)構(gòu)的方法，包括： 提供第一導(dǎo)電類型的半導(dǎo)體襯底，該襯底不包含外延層； 在所述襯底中形成溝槽，該溝槽從所述襯底的表面向下延伸； 填充所述溝槽； 在所述襯底的表面上形成掩模層，該掩模層具有開口，該開口具有在填充溝槽上面的 邊緣；以及 通過所述掩模層的所述開口注入第二導(dǎo)電類型的摻雜劑，從而形成具有在所述襯底的 表面之下的上邊界的底隔離區(qū)域，所述底隔離區(qū)域從所述溝槽延伸并圍成所述襯底的隔離 袋。50. 如權(quán)利要求49所述的方法，還包括在填充所述溝槽之后平坦化所述襯底的表面。51. 如權(quán)利要求49所述的方法，其中填充所述溝槽包括沉積電介質(zhì)材料以完全填充所 述溝槽。52. 如權(quán)利要求49所述的方法，其中填充所述溝槽包括沉積電介質(zhì)材料以涂覆所述溝 槽的側(cè)壁以及沉積導(dǎo)電材料以完全填充所述溝槽。53. -種用于形成集成電路器件的隔離結(jié)構(gòu)的方法，包括： 提供第一導(dǎo)電類型的半導(dǎo)體襯底； 在所述襯底中形成第一溝槽，該第一溝槽從所述襯底的表面向下延伸； 在所述襯底中形成第二溝槽，該第二溝槽從所述襯底的表面向下延伸并比所述第一溝 槽寬； 沉積電介質(zhì)材料，該電介質(zhì)材料被沉積到足夠的厚度以使得所述電介質(zhì)材料填充所述 第一溝槽但不填充所述第二溝槽，該電介質(zhì)材料形成在所述第二溝槽的側(cè)壁和底部上的電 介質(zhì)層； 從所述第二溝槽的底部去除所述電介質(zhì)層并保留所述第二溝槽的側(cè)壁上的側(cè)壁電介 質(zhì)層； 沉積導(dǎo)電材料到所述第二溝槽中，該導(dǎo)電材料從所述溝槽的口部向下延伸；以及 將第二導(dǎo)電類型的摻雜劑注入到所述襯底中，以形成具有在所述襯底的表面之下的上 邊界的底隔離區(qū)域，所述第二溝槽的底部位于所述底隔離區(qū)域中，所述第二溝槽和所述底 隔離區(qū)域圍成所述襯底的隔離袋；其中所述導(dǎo)電材料與所述底隔離區(qū)域電接觸。54. 如權(quán)利要求53所述的方法，其中所述第一溝槽比所述第二溝槽淺。55. 如權(quán)利要求53所述的方法，其中所述第一溝槽位于所述隔離袋中。56. 如權(quán)利要求53所述的方法，還包括：在將所述導(dǎo)電材料沉積在所述第二溝槽中之 前，通過所述第二溝槽的底部注入第二導(dǎo)電類型的摻雜劑。57. 如權(quán)利要求53所述的方法，其中在將第二導(dǎo)電類型的摻雜劑注入到所述襯底中以 形成所述底隔離區(qū)域之前，在所述襯底中形成所述第二溝槽。58. 如權(quán)利要求53所述的方法，其中在所述襯底中形成所述第二溝槽之前，將第二導(dǎo) 電類型的摻雜劑注入到所述襯底中以形成所述底隔離區(qū)域。59. 如權(quán)利要求53所述的方法，還包括在填充所述第一溝槽和所述第二溝槽之后平坦 化所述襯底的表面。
【專利摘要】形成在半導(dǎo)體襯底中的隔離的晶體管包括埋設(shè)的底隔離區(qū)域和填充溝槽，該填充溝槽從襯底的表面向下延伸到底隔離區(qū)域。底隔離區(qū)域與填充溝槽一起形成襯底的隔離袋。在替代的實(shí)施例中，摻雜的側(cè)壁區(qū)域從溝槽的底部向下延伸到底隔離區(qū)域。襯底不包含外延層，從而克服了與制造外延層有關(guān)的許多問題。
【IPC分類】H01L27/082, H01L21/761, H01L21/763, H01L29/417, H01L21/8228, H01L21/8222, H01L21/762, H01L21/8238, H01L29/732
【公開號】CN105206560
【申請?zhí)枴緾N201510651903
【發(fā)明人】唐納德.R.迪斯尼, 理查德.K.威廉斯
【申請人】先進(jìn)模擬科技公司
【公開日】2015年12月30日
【申請日】2009年2月17日
【公告號】CN102037558A, CN102037558B, EP2243158A2, EP2243158A4, US8089129, US20080210980, WO2009102499A2, WO2009102499A3