隔離的cmos晶體管和雙極晶體管、隔離結(jié)構(gòu)及其制造方法
【專利說明】
[0001] 本申請是申請?zhí)枮?00980113255. 6、國際申請日為2009年2月17日、申請人為先 進模擬科技公司、發(fā)明名稱為"隔離的互補金屬氧化物半導(dǎo)體晶體管和雙極晶體管、用于隔 離的隔離結(jié)構(gòu)及其制造方法"的發(fā)明專利申請的分案申請。
[0002] 相關(guān)申請的交叉引用
[0003] 本申請是于2007年8月8日提交的申請No. 11/890, 993的部分接續(xù)申請。申請 No. 11/890,993是于2006年5月31日提交的申請No. 11/444, 102的部分接續(xù)申請，并且 是下述申請的部分接續(xù)申請：（a)于2004年8月14日提交的申請No. 10/918, 316,其是于 2002年8月14日提交的、現(xiàn)在為美國專利No. 6,990,091的申請No. 10/218,668的分案申 請；以及（b)于2005年8月15日提交的申請No. 11/204, 215,其是于2002年8月14日提 交的、現(xiàn)在為美國專利No. 6, 943, 426的申請No. 10/218, 678的分案申請。上述每個申請和 專利通過引用全部結(jié)合于此。
技術(shù)領(lǐng)域
[0004] 本發(fā)明涉及隔離的CMOS和雙極晶體管。
【背景技術(shù)】
[0005] 在制造半導(dǎo)體集成電路（IC)芯片時，經(jīng)常需要使不同的器件與半導(dǎo)體襯底電隔 離并使不同的器件彼此電隔離。提供器件之間的橫向隔離的一種方法是公知的硅局部氧化 (LOCOS :Local Oxidation Of Silicon)工藝，其中，芯片的表面用相對硬的材料諸如娃氮 化物作為掩模，較厚的氧化層在掩模的開口中熱生長。另一種方法是在硅中蝕刻溝槽，然后 用電介質(zhì)材料諸如硅氧化物填充溝槽，也被稱為溝槽隔離。盡管L0C0S和溝槽隔離兩者能 夠防止器件之間不期望的表面導(dǎo)通，但它們并不便于完全的電隔離。
[0006] 需要完全的電隔離以集成某些類型的晶體管，包括雙極結(jié)型晶體管和各種金屬氧 化物半導(dǎo)體（MOS)晶體管（包括功率DMOS晶體管）。還需要完全的隔離以允許在操作期間 CMOS控制電路浮置到高于襯底電勢的電勢。完全的隔離在模擬、功率和混合信號集成電路 的制造中是非常重要的。
[0007] 盡管常規(guī)的CMOS晶片制造提供了高密度的晶體管集成，但它不便于制造的器件 的完全電隔離。具體地，包含在制作于P型襯底中的常規(guī)CMOS晶體管對中的NMOS晶體管 具有短路到襯底的P型阱"體"或"背柵"，因此不能浮置在接地電勢之上。該限制實質(zhì)上妨 礙了 NMOS用作高邊開關(guān)、模擬傳輸晶體管或用作雙向開關(guān)。這也使得電流檢測更加困難， 并經(jīng)常妨礙集成的源極-體短路的使用，需要該短路以使得NMOS更加雪崩強化（avalanche rugged)。此外，由于常規(guī)CMOS中的P型襯底通常被偏置到最負的芯片上電勢（定義為"接 地電勢"），所以每個NMOS必然受到不期望的襯底噪聲。
[0008] 集成器件的完全電隔離通常使用三重擴散、外延結(jié)隔離或電介質(zhì)隔離來實現(xiàn)。最 普遍形式的完全電隔離是結(jié)隔離。盡管不像電介質(zhì)隔離（其中氧化物圍繞每個器件或電 路）那樣理想，但是結(jié)隔離已經(jīng)在歷史上提供了制造成本與隔離性能之間的最好折衷。
[0009] 通過常規(guī)的結(jié)隔離，使CMOS電隔離需要一復(fù)雜結(jié)構(gòu)，該復(fù)雜結(jié)構(gòu)包括在P型襯底 上生長N型外延層，該N型外延層被電連接到P型襯底的深P型隔離的環(huán)形環(huán)圍繞，從而形 成完全被隔離的N型外延島，該完全被隔離的N型外延島在其下方和所有側(cè)面上具有P型 材料。外延層的生長較慢并且耗時，代表了半導(dǎo)體晶片制造過程中最昂貴的單獨步驟。隔 離擴散也比較昂貴，使用高溫擴散來進行并且持續(xù)時間延長（直到18小時）。為了能夠抑 制寄生器件，在外延生長之前高摻雜的N型掩埋層（NBL)也必須被掩模并被選擇性地引入。
[0010] 為了在外延生長和隔離擴散期間使向上擴散最小化，選擇慢擴散劑諸如砷（As) 或銻（Sb)來形成N型掩埋層（NBL)。然而，在外延生長之前，該NBL層必須擴散得足夠深 以減小其表面濃度，否則外延生長的濃度控制將被不利地影響。因為NBL包括慢擴散劑，所 以該外延之前的擴散工藝將耗費十小時以上。只有在隔離完成之后，才能開始常規(guī)CMOS制 造，從而與常規(guī)CMOS工藝相比為結(jié)隔離工藝的制造增加了相當(dāng)可觀的時間和復(fù)雜性。
[0011] 結(jié)隔離制造方法依賴于高溫工藝，以形成深擴散結(jié)并生長外延層。這些高溫工藝 昂貴且難于進行，它們無法與大直徑晶片制造兼容，在器件電性能上表現(xiàn)出了相當(dāng)大的可 變性并妨礙了高的晶體管集成密度。結(jié)隔離的另一缺點是，存在被隔離結(jié)構(gòu)浪費掉而不能 用于制造有源晶體管或電路的面積。作為進一步的復(fù)雜，通過結(jié)隔離，設(shè)計規(guī)則（和浪費面 積的量）取決于被隔離器件的最大電壓。顯然，常規(guī)外延結(jié)隔離盡管其具有電學(xué)優(yōu)點，但是 在面積上過于浪費而不能為混合信號和功率集成電路保留可行的技術(shù)選擇。
[0012] 用于使集成電路器件隔離的替代方法在美國專利No. 6, 855, 985中公開，其通過 引用結(jié)合于此。其中公開的用于集成充分被隔離的CMOS、雙極晶體管和DMOS(BCD)晶體管 的模塊工藝可以不需要高溫擴散或外延而實現(xiàn)。該模塊BCD工藝使用通過具有特定輪廓 形狀的氧化物的高能（MeV)離子注入以制造自形成的隔離結(jié)構(gòu)，從而基本上不需要高溫處 理。該熱預(yù)算低的工藝將受益于"原位注入（as-implanted)"的摻雜劑輪廓，由于沒有使用 高溫工藝，所以該摻雜輪廓經(jīng)歷很少的摻雜劑再擴散或者不經(jīng)歷摻雜劑再擴散。
[0013] 通過L0C0S場氧化物注入的摻雜劑形成保形的（conformal)隔離結(jié)構(gòu)，其繼而被 用于圍繞多電壓的CMOS、雙極晶體管和其它器件并使它們與公共的P型襯底隔離。該相同 的工藝能用于集成雙極晶體管以及各種雙結(jié)DMOS功率器件，它們都被不同劑量和能量的 保形的鏈?zhǔn)诫x子注入剪裁。
[0014] 盡管該"無外延的"熱預(yù)算低的技術(shù)與非隔離工藝及外延結(jié)隔離工藝相比具有許 多優(yōu)點，但是在某些情況下，其對L0C0S的依賴會限制其等比例縮小到更小的尺寸并獲得 更高的晶體管密度的能力?；谀KB⑶工藝的在L0C0S中進行保形離子注入的原理是： 通過較厚的氧化物層注入，摻雜劑原子將在靠近硅表面的位置；通過較薄的氧化物層注入， 注入的原子將位于硅中較深的位置而遠離表面。
[0015] 如所述的，通過與L0C0S的輪廓一致的注入并使用基于0.35微米的技術(shù)而易于實 現(xiàn)的全隔離BCD工藝可能在等比例縮小到較小的尺寸并獲得更緊密的線寬時遇到問題。為 了提高CMOS晶體管的集成密度，優(yōu)選地將場氧化物層的鳥嘴錐減小為更垂直的結(jié)構(gòu)，從而 器件能夠被更密集地放置，以實現(xiàn)更高的封裝密度。然而，窄的L0C0S鳥嘴會使得隔離側(cè)壁 的寬度變窄并且會犧牲隔離質(zhì)量。
[0016] 在這些問題顯著的情形下，將期望具有使集成電路器件完全隔離的新策略，其使 用低熱預(yù)算的無外延集成電路工藝，但消除了上述窄側(cè)壁問題以允許更密集的隔離結(jié)構(gòu)。 新的溝槽隔離結(jié)構(gòu)和工藝在專利申請No. 11/890, 993中公開。本公開沒描述了隔離的CMOS 晶體管和雙極晶體管以及用于制造隔離結(jié)構(gòu)本身的工藝，它們與新穎的溝槽隔離的方案兼 容。

【發(fā)明內(nèi)容】

[0017] 本發(fā)明的隔離的CMOS晶體管形成在襯底的隔離袋中，該隔離袋被與襯底導(dǎo)電類 型相反的底隔離區(qū)域以及從襯底的表面至少向下延伸到底隔離區(qū)域的填充溝槽所限定。填 充溝槽包括電介質(zhì)材料，可以用電介質(zhì)材料完全填充，或者可以具有襯有電介質(zhì)材料的壁 并包括從襯底的表面延伸到底隔離區(qū)域的導(dǎo)電材料。襯底不包括外延層，從而避免了上述 的許多問題。
[0018] 隔離袋包括N型阱和P型阱，該N型阱包含P溝道M0SFET，該P型阱包括N溝道 MOSFET。N型阱和P型阱可以具有非單調(diào)摻雜輪廓，其中阱的下部具有比阱的上部高的峰值 摻雜濃度。MOSFET可以包括輕摻雜漏極延伸。阱可以通過填充溝槽來隔開。
[0019] 隔離袋可以包括從襯底的表面向下延伸到底隔離區(qū)域的額外阱，以提供與底隔離 區(qū)域的電接觸。
[0020] 可以提供多個隔離的CMOS對，每個CMOS對形成在如上所述的隔離袋中。在一個 隔離袋中的CMOS對可以具有比第二隔離袋中的CMOS對高的額定電壓。例如，在一個隔離 袋中的MOSFET的柵極氧化層可以比其它袋之一中的第二MOSFET的柵極氧化層厚。在一個 袋中的MOSFET可以形成得比其它袋之一中的相應(yīng)阱深或具有比該相應(yīng)阱低的表面摻雜濃 度。
[0021] 為了提供額外的隔離，隔離袋中的P型阱和N型阱可以通過包括電介質(zhì)材料的額 外填充溝槽來隔開。
[0022] 根據(jù)本發(fā)明的隔離的雙極晶體管形成在襯底的隔離袋中，該隔離袋由與襯底的導(dǎo) 電類型相反的底隔離區(qū)和從襯底的表面向下至少延伸到底隔離區(qū)的填充溝槽所限定。填充 溝槽包括電介質(zhì)材料，可以用電介質(zhì)材料完全填充，或者可以具有襯有電介質(zhì)材料的壁并 包括從襯底的表面延伸到底隔離區(qū)域的導(dǎo)電材料。襯底不包括外延層，從而避免了上述的 許多問題。
[0023] 在一些實施例中，其中雙極晶體管的基極具有與襯底相同的導(dǎo)電類型，底隔離區(qū) 域用作雙極晶體管的集電極。在其它實施例中，分離的集電極區(qū)域形成在隔離袋中。發(fā)射極 區(qū)域和一個或多個基極接觸區(qū)域可以在襯底的表面處形成在隔離袋中并可以通過一個或 多個STI溝槽隔開。發(fā)射極區(qū)域和基極區(qū)域可以是與其它器件（例如，M0SFET)的區(qū)域形成 在相同的工藝步驟中的區(qū)域，或者它們可以設(shè)計為優(yōu)化雙極晶體管的性能的專門區(qū)域。隔 離袋可以包括從襯底的表面向下延伸到底隔離區(qū)域的額外阱以提供與底隔離區(qū)域的電接 觸。
[0024] 本發(fā)明還包括隔離結(jié)構(gòu)。在一個實施例中，隔離結(jié)構(gòu)包括：底隔離區(qū)域，埋設(shè)在襯 底中；填充溝槽，從襯底的表面向下至少延伸到底隔離區(qū)域，該填充溝槽包括電介質(zhì)材料， 底隔離區(qū)域和填充溝槽一起圍成襯底的隔離袋；隔離袋中的分隔溝槽，分隔溝槽包括電介 質(zhì)材料并從襯底的表面向下至少延伸到底隔離區(qū)域以將隔離袋分成第一部分和第二部分； 以及摻雜阱，在隔離袋的第一部分中，該阱從襯底的表面向下延伸到底隔離區(qū)域。
[0025] 在另一實施例中，隔離結(jié)構(gòu)包括：底隔離區(qū)域，埋設(shè)在襯底中；填充溝槽，從表面 向下至少延伸到底隔離區(qū)域，該填充溝槽包括導(dǎo)電材料，該導(dǎo)電材料被電介質(zhì)材料橫向圍 繞，底隔離區(qū)域和填充溝槽一起圍成襯底的隔離袋；以及隔離袋中的分隔溝槽，分隔溝槽包 括電介質(zhì)材料。
[0026] 本發(fā)明還包括用于形成隔離結(jié)構(gòu)的工藝。
[0027] -個工藝包括：在第一導(dǎo)電類型的半導(dǎo)體襯底的表面上形成第一掩模層；圖案化 第一掩模層以形成第一掩模層中的開口；通過第一掩模層中的開口注入第二導(dǎo)電類型的摻 雜劑以形成底隔離區(qū)域，底隔離區(qū)域具有在襯底的表面之下的上邊界；在第一掩模層的開 口內(nèi)在襯底的表面上形成第二掩模層，第二掩模層的邊緣與第一掩模層的第一開口的邊緣 隔開以產(chǎn)生間隙；通過該間隙蝕刻襯底以形成溝槽，該溝槽向下至少延伸到底隔離區(qū)域； 以及將電介質(zhì)材料引入溝槽中以形成襯底的隔離袋。
[0028] 第二工藝包括：在襯底中形成溝槽，該溝槽從襯底的表面向下延伸；將電介質(zhì)材 料引入到溝槽中以建立填充溝槽；在將電介質(zhì)材料引入到溝槽中之后，在襯底的表面上形 成掩模層，該掩模層具有開口，該開口具有在填充溝槽上的邊緣；通過掩模層中的開口注入 第二導(dǎo)電類型的摻雜劑從而形成具有在襯底的表面之下的上邊界的底隔離區(qū)域，底隔離區(qū) 域從溝槽延伸并圍成襯底的隔離袋。
[0029] 第三工藝包括：在襯底中形成第一溝槽，第一溝槽從襯底的表面向下延伸；在襯 底中形成第二溝槽，第二溝槽從襯底的表面向下延伸并比第一溝槽寬；沉積電介質(zhì)材料，電 介質(zhì)材料被沉積到足夠的厚度以使得電介質(zhì)材料填充第一溝槽但不填充第二溝槽，電介質(zhì) 材料形成在第二溝槽的側(cè)壁和底部上的電介質(zhì)層；從第二溝槽的底部去除電介質(zhì)層，并保 留在第二溝槽的側(cè)壁上的側(cè)壁電介質(zhì)層；將第二導(dǎo)電類型的摻雜劑注入到襯底中以形成具 有在襯底的表面之下的上邊界的底隔離區(qū)域，第二溝槽的底部位于底隔離區(qū)域中，第二溝 槽和底隔離區(qū)域圍成襯底的隔離袋；以及將導(dǎo)電材料引入到第二溝槽中，導(dǎo)電材料從溝槽 的口部向下延伸并與底隔離區(qū)域電接觸。
[0030] 通過結(jié)合附圖閱讀的以下的詳細描述，本發(fā)明的原理將變得更清楚，附圖中相似 的部件具有相同的附圖標(biāo)記。
【附圖說明】
[0031] 圖1A-1B示出根據(jù)本發(fā)明一個實施例制造的CMOS器件的截面圖。
[0032] 圖2A-2B示出根據(jù)本發(fā)明第二實施例制造的CMOS器件的截面圖。
[0033] 圖3示出根據(jù)本發(fā)明第三實施例制造的CMOS器件的截面圖。
[0034] 圖4是隔離的雙極晶體管的截面圖，其中溝槽包含與底隔離區(qū)域接觸的導(dǎo)電材 料。
[0035] 圖5是隔離的雙極晶體管的截面圖，其中溝槽用電介質(zhì)材料填充。
[0036] 圖6A-6D示出用于形成非自對準(zhǔn)隔離結(jié)構(gòu)的工藝流程，其中在形成溝槽之前底隔 離區(qū)域被注入。
[0037] 圖7A-7E示出用于形成自對準(zhǔn)隔離結(jié)構(gòu)的工藝流程，其中在注入底隔離區(qū)域之前 形成溝槽。
[0038] 圖8A-8E示出用于形成隔離結(jié)構(gòu)的替代工藝流程，其中在注入底隔離區(qū)域之前形 成溝槽。
[0039] 圖9A-9D示出用于在隔離袋內(nèi)以及隔離袋之間形成深注入P型區(qū)域的工藝流程。
[0040] 圖10A-10G示出用于形成具有導(dǎo)電填充溝槽以及一個或多個淺溝槽隔離（STI)溝 槽的隔離結(jié)構(gòu)的工藝流程。
[0041] 圖IlA-Iic示出使用注入阱電接觸底隔離區(qū)域的替代方法。
[0042] 圖12是示出用于形成根據(jù)本發(fā)明的隔離結(jié)構(gòu)的各個制造工藝的流程圖。
[0043] 圖13是用于制造根據(jù)本發(fā)明的各種完全隔離的雙極器件、CMOS器件和DMOS器件 的模塊工藝的流程圖。
【具體實施方式】
[0044] -開始將描述根據(jù)本發(fā)明制造的各種隔離的CMOS和雙極晶體管。這之后將描述 用于制造隔離結(jié)構(gòu)的可選工藝流程。
[0045] 圖1示出在公共的P型襯底101中制造的隔離的CMOS器件的截面圖。PMOS 100A、 PMOS 100B和NMOS 100C形成在袋140A中，袋140A通過深注入的DN底隔離區(qū)域102A和填 充溝槽103A和103B而與襯底101隔離。溝槽103A和103B的側(cè)壁用電介質(zhì)材料的層131 覆蓋，溝槽的內(nèi)部用導(dǎo)電材料132填充。導(dǎo)電材料提供從表面到DN區(qū)域102A的接觸，電介 質(zhì)材料131使導(dǎo)電材料132與襯底101以及隔離袋140A絕緣。溝槽103A和103B優(yōu)選地 是圍繞袋140A的單個溝槽的一部分以提供完全的橫向隔離。
[0046] 在袋140A內(nèi)，使用第一 N型阱104來形成容納PMOS 100A和100B的體區(qū)域。在 優(yōu)選實施例中，N型阱104的摻雜輪廓是非單調(diào)的，至少包括頂部分104A和較深部分104B， 并優(yōu)選使用不同能量和劑量的磷的鏈?zhǔn)阶⑷雭硇纬?。較深部分104B的峰值摻雜濃度可以 大于頂部分104A的峰值摻雜濃度。由于N型阱104的底部覆蓋在DN底隔離區(qū)域102A上， 所以在N型阱104與DN底隔離區(qū)域102A之間沒有插入P型層。
[0047] 還是在袋140A內(nèi)，使用第一 P型阱105來形成NMOS 100C的體。在優(yōu)選的實施例 中，P型阱105的摻雜輪廓是非單調(diào)的，至少包括