漏區(qū)之間的接觸電阻增加。具體請參考圖2至圖4，是一種在源區(qū)和漏區(qū)表面形成導(dǎo)電插塞的過程的剖面結(jié)構(gòu)。
[0034]請參考圖2，襯底100表面具有柵極結(jié)構(gòu)101，所述柵極結(jié)構(gòu)101兩側(cè)的襯底100表面具有源區(qū)103a和漏區(qū)103b，所述襯底100和柵極結(jié)構(gòu)101表面具有介質(zhì)層102，所述介質(zhì)層102表面具有暴露出源區(qū)103a和漏區(qū)103b對應(yīng)位置的掩膜層105。
[0035]請參考圖3，以所述掩膜層105為掩膜，采用各向異性的干法刻蝕工藝刻蝕所述介質(zhì)層102直至暴露出源區(qū)103a和漏區(qū)103b表面為止，在介質(zhì)層102內(nèi)形成開口 106。
[0036]請參考圖4，去除掩膜層105 (如圖3所示)，并在所述開口 106內(nèi)填充導(dǎo)電材料以形成導(dǎo)電插塞104。
[0037]其中，由于形成開口 106的工藝為各向異性的干法刻蝕工藝，因此所述刻蝕工藝容易導(dǎo)致源區(qū)103a和漏區(qū)103b表面受到損傷，繼而造成開口 106內(nèi)形成的導(dǎo)電插塞104與源區(qū)103a和漏區(qū)103b之間的接觸界面形貌變差，使得所述導(dǎo)電插塞104與源區(qū)103a或漏區(qū)103b之間的接觸電阻變大。隨著半導(dǎo)體器件的尺寸縮小，所述接觸電阻對于降低晶體管驅(qū)動電流的影響更為顯著。
[0038]為了降低導(dǎo)電插塞與源區(qū)或漏區(qū)之間的接觸電阻，一種方法是在源區(qū)和漏區(qū)表面形成娃覆蓋層(Si capping layer),所述介質(zhì)層形成于所述娃覆蓋層表面；在形成介質(zhì)層內(nèi)形成暴露出娃覆蓋層的開口之后，采用自對準(zhǔn)娃化(Self-Aligned Silicide)工藝在所述開口底部的硅覆蓋層內(nèi)擴(kuò)散金屬原子，使所述硅覆蓋層形成金屬硅化物層；在所述自對準(zhǔn)硅化工藝之后，再于開口內(nèi)形成導(dǎo)電插塞。由于所述導(dǎo)電插塞與源區(qū)或漏區(qū)之間具有金屬硅化物層，所述金屬硅化物層能夠降低接觸電阻。然而，由于形成所述開口的刻蝕工藝需要暴露出所述硅覆蓋層，因此所述刻蝕工藝依舊會造成硅覆蓋層損傷和減薄，則以所述硅覆蓋層形成的金屬硅化物層厚度較薄，使得所述金屬硅化物層對于降低接觸電阻的能力有限，依舊會引起晶體管的驅(qū)動電流較小的問題。
[0039]另一種降低導(dǎo)電插塞與源區(qū)或漏區(qū)之間的接觸電阻的方法是，在形成介質(zhì)層之前，在襯底和柵極結(jié)構(gòu)表面形成氮化硅層，而以氧化硅為材料的介質(zhì)層形成于所述氮化硅層表面。由于所述氮化硅層與介質(zhì)層具有刻蝕選擇性，所述氮化硅層能夠作為在介質(zhì)層內(nèi)形成開口的刻蝕停止層(CESL, Contact Etch Stop Layer),即所述在介質(zhì)層內(nèi)形成開口的各向異性干法刻蝕工藝停止于所述氮化硅層表面，并且在所述各向異性干法刻蝕工藝之后，以濕法刻蝕工藝去除開口底部剩余的氮化硅層，以此減少開口的形成工藝對源區(qū)和漏區(qū)的損傷。然而，即使形成所述氮化硅層作為刻蝕停止層，在以濕法刻蝕工藝去除開口底部的氮化硅層時，依舊會對源區(qū)和漏區(qū)表面造成損傷。
[0040]而且，由于所述濕法刻蝕工藝各向同性，在以垂直于襯底表面的方向刻蝕所述氮化硅層時，還能夠以平行于襯底表面的方向?qū)κ堑柽M(jìn)行刻蝕，因此，在去除所述氮化硅層之后，第一開口底部的氮化硅層側(cè)壁會現(xiàn)對于介質(zhì)層側(cè)壁凹陷，即發(fā)生底切(Undercut)現(xiàn)象，當(dāng)在所述第一開口內(nèi)形成導(dǎo)電插塞時，氮化硅層側(cè)壁的氮化硅層側(cè)壁會在第一開口底部形成空隙，造成導(dǎo)電插塞和源區(qū)和漏區(qū)之間的接觸電阻增加。
[0041]為了解決上述問題，本發(fā)明提出一種半導(dǎo)體器件的形成方法。其中，在襯底和柵極結(jié)構(gòu)表面形成停止層，在所述停止層表面形成介質(zhì)層，且所述介質(zhì)層和停止層的材料不同，使得所述停止層與介質(zhì)層之間具有刻蝕選擇性，因此所述停止層能夠定義刻蝕第一開口的停止位置。在介質(zhì)層內(nèi)形成第一開口的刻蝕工藝停止于所述停止層表面之后，對第一開口底部的部分停止層進(jìn)行無定形化處理，使得開口底部形成的無定形層密度小于未經(jīng)無定形化處理的停止層密度，則所述無定形化層易于被去除，去除所述無定形化層的工藝對源區(qū)或漏區(qū)的損傷較小，有利于降低源區(qū)或漏區(qū)與導(dǎo)電結(jié)構(gòu)之間的接觸電阻。其次，由于無定形層密度小于剩余的停止層密度，因此經(jīng)過所述無定形層相對于剩余的停止層之間具有刻蝕選擇性，使得去除無定形層的工藝對停止層的損傷較小。而且，由于僅在第一開口底部的停止層進(jìn)行了無定形化處理，而由介質(zhì)層覆蓋的停止層未經(jīng)無定形化處理，因此在去除無定形層之后，暴露出的停止層側(cè)壁能夠相對于介質(zhì)層側(cè)壁齊平，從而避免在第一開口底部發(fā)生底切現(xiàn)象。因此，形成于所述第一開口內(nèi)的導(dǎo)電結(jié)構(gòu)與源區(qū)和漏區(qū)之間的接觸電阻降低，所形成的晶體管的驅(qū)動電流增強(qiáng)，晶體管的性能改善、穩(wěn)定性提高。
[0042]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。
[0043]圖5至圖10是本發(fā)明實施例的半導(dǎo)體器件的形成過程的剖面結(jié)構(gòu)示意圖。
[0044]請參考圖5，提供襯底200，所述襯底200表面具有柵極結(jié)構(gòu)201，所述柵極結(jié)構(gòu)201兩側(cè)的襯底200內(nèi)具有源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)(未示出)表面具有停止層203，所述襯底200、柵極結(jié)構(gòu)201和停止層203表面具有介質(zhì)層204，所述停止層203和介質(zhì)層204的材料不同。
[0045]所述襯底200為硅襯底、鍺襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅(SOI)襯底或絕緣體上鍺(GOI)襯底。本實施例中，所述襯底200為硅襯底。
[0046]所述柵極結(jié)構(gòu)201用于形成PMOS晶體管或NMOS晶體管。所述柵極結(jié)構(gòu)201包括:位于襯底200表面的柵介質(zhì)層210、位于柵介質(zhì)層210表面的柵極層211、以及位于柵極層211和柵介質(zhì)層210側(cè)壁表面的側(cè)墻212。本實施例中，所述柵介質(zhì)層210的材料為高K介質(zhì)材料，所述柵極層211的材料為金屬，所述柵極結(jié)構(gòu)201采用后柵工藝形成，所述柵極結(jié)構(gòu)201所形成的晶體管為高K金屬柵(HKMG，High-K Metal Gate)晶體管。在其他實施例中，所述柵介質(zhì)層210的材料為氧化硅，所述柵極層211的材料為多晶硅。
[0047]形成所述柵極結(jié)構(gòu)201的后柵工藝包括:在襯底200表面形成偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)包括偽柵介質(zhì)層、位于偽柵介質(zhì)層表面的偽柵極層、以及位于偽柵極層和偽柵介質(zhì)層側(cè)壁表面的側(cè)墻212 ;以所述偽柵極結(jié)構(gòu)為掩膜在所述偽柵極結(jié)構(gòu)兩側(cè)的襯底200內(nèi)形成源區(qū)和漏區(qū)；在形成源區(qū)和漏區(qū)之后，在襯底200表面和所述偽柵極結(jié)構(gòu)側(cè)壁表面形成停止層203 ;在所述停止層203表面形成第一子介質(zhì)層，所述第一子介質(zhì)層和停止層203暴露出所述偽柵極層；去除所述偽柵極層和偽柵介質(zhì)層，在所述第一子介質(zhì)層內(nèi)形成第二開口 ；在所述第二開口的側(cè)壁和底部表面形成柵介質(zhì)層210 ;在所述柵介質(zhì)層210表面形成填充滿第二開口的柵極層211 ;在所述第一子介質(zhì)層和柵極層211表面形成第二子介質(zhì)層，所述第二子介質(zhì)層和第一子介質(zhì)層形成介質(zhì)層204。
[0048]其中，所述偽柵介質(zhì)層的材料為氧化硅，所述偽柵基礎(chǔ)的材料為多晶硅，所述側(cè)墻212的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合。本實施例中，所述停止層203和第一子介質(zhì)層的形成工藝包括:在襯底200和偽柵極結(jié)構(gòu)表面沉積停止膜；在所述停止膜表面沉積第一子介質(zhì)膜；采用拋光工藝平坦化所述第一子介質(zhì)膜和停止膜，直至暴露出偽柵極層頂部表面為止，形成停止層203和第一子介質(zhì)膜；在本實施例中，所述停止層203除了位于源區(qū)和漏區(qū)表面，還位于襯底200表面和側(cè)墻212表面。
[0049]所述停止膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；本實施例中，所述停止膜的形成工藝為等離子體增強(qiáng)化學(xué)氣相沉積工藝(PECVD，PlasmaEnhanced CVD)所述第一子介質(zhì)膜和第二子介質(zhì)膜的形成工藝為等離子體增強(qiáng)化學(xué)氣相沉積工藝，所形成的第一子介質(zhì)膜和第二子介質(zhì)膜為等離子體增強(qiáng)氧化膜(PEOX，PlasmaEnhanced Oxide),即所述介質(zhì)層204為等離子體增強(qiáng)氧化膜。
[0050]本實施例中，所述停止層203的材料為氮化硅，所述介質(zhì)層204的材料為氧化硅，所述停止層203和介質(zhì)層204之間具有刻蝕選擇性。所述位于偽柵極結(jié)構(gòu)頂部的部分停止膜能夠用于定義拋光工藝的停止位置，而位于源區(qū)和漏區(qū)表面的停止層203能夠在后續(xù)形成第一開口時，定義刻蝕工藝的停止位置。
[0051 ] 在本實施例中，所述在形成所述源區(qū)和漏區(qū)之前，在偽柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成有應(yīng)力層205，所述應(yīng)力層205的材料為硅鍺或碳化硅；當(dāng)所形成的晶體管為PMOS晶體管時，所述應(yīng)力層205的材料為硅鍺(SiGe);當(dāng)所形成的晶體管為NMOS晶體管時，所述應(yīng)力層205的材料為碳化硅(SiC)。
[0052]所述應(yīng)力層205的形成工藝包括:在形成停止層203和第一子介質(zhì)層之前，在所述偽柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成第三開口 ；采用選擇性外延沉積工藝在所述第三開口內(nèi)應(yīng)力層 205。
[0053]在所述選擇性外延沉積工藝過程中，能夠通過原位摻雜工藝在應(yīng)力層205內(nèi)摻雜P型離子或N型離子，以形成源區(qū)和漏區(qū)；或者，