制造半導(dǎo)體器件的方法
【專利摘要】本發(fā)明提供一種制造半導(dǎo)體器件的方法，在半導(dǎo)體器件的可靠性方面實(shí)現(xiàn)改善。在半導(dǎo)體襯底上，經(jīng)由絕緣膜形成用于非易失性存儲(chǔ)器中的存儲(chǔ)器單元的存儲(chǔ)器柵電極的硅膜，以便覆蓋存儲(chǔ)器單元的控制柵電極。在從外圍電路區(qū)去除硅膜和絕緣膜之后，用于MISFET的柵電極的硅膜形成在半導(dǎo)體襯底的存儲(chǔ)器單元區(qū)上的硅膜上及其外圍電路區(qū)上。在圖案化硅膜以在外圍電路區(qū)上形成柵電極之后，從存儲(chǔ)器單元區(qū)去除絕緣膜。隨后，在存儲(chǔ)器單元區(qū)上的硅膜上，形成氧化物膜。隨后，回蝕存儲(chǔ)器單元區(qū)上的硅膜上的氧化物膜和硅膜以經(jīng)由絕緣膜形成相鄰于控制柵電極的存儲(chǔ)器柵電極。
【專利說明】制造半導(dǎo)體器件的方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]將2015年2月23日提交的日本專利申請(qǐng)N0.2015032916的公開內(nèi)容(包括說明書、附圖以及摘要)整體并入本文作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及一種制造半導(dǎo)體器件的方法且可適于用作例如制造包括非易失性存儲(chǔ)器的半導(dǎo)體器件的方法。
【背景技術(shù)】
[0004]對(duì)于電可寫入/擦除非易失性半導(dǎo)體存儲(chǔ)器件來說，已經(jīng)廣泛應(yīng)用EEPR0M(電可擦除且可編程只讀存儲(chǔ)器)。這種存儲(chǔ)器件由目前廣泛采用的閃存為代表，具有導(dǎo)電浮柵電極或在MISFET的柵電極下通過氧化物膜圍繞的俘獲絕緣膜。浮柵電極或俘獲絕緣膜中的電荷存儲(chǔ)狀態(tài)用作存儲(chǔ)信息且讀取為晶體管的閾值。俘獲絕緣膜是指能在其中存儲(chǔ)電荷的絕緣膜，且其示例包括氮化硅膜。通過將電荷注入電荷存儲(chǔ)區(qū)或從其釋放，MISFET的閾值偏移以使MISFET操作為存儲(chǔ)元件。閃存的示例包括采用MONOS(金屬-氧化物-氮化物-氧化物-半導(dǎo)體)膜的分裂柵單元。在這種存儲(chǔ)器中，氮化硅膜用作電荷存儲(chǔ)區(qū)。這與導(dǎo)電浮柵膜相比的優(yōu)點(diǎn)在于，由于電荷的分散存儲(chǔ)，因此數(shù)據(jù)保持可靠性高，且高的數(shù)據(jù)保持可靠性允許氮化硅膜上和下的氧化物膜較薄且允許用于寫入/擦除操作的電壓降低。
[0005]日本未審專利公布N0.2007-184323(專利文獻(xiàn)I)描述了涉及非易失性半導(dǎo)體存儲(chǔ)器件的技術(shù)。
[0006][現(xiàn)有技術(shù)文獻(xiàn)]
[0007][專利文獻(xiàn)]
[0008][專利文獻(xiàn)I]
[0009]日本未審專利公布N0.2007-184323

【發(fā)明內(nèi)容】

[0010]即使在具有非易失性存儲(chǔ)器的半導(dǎo)體器件中，也希望最大化可靠性。
[0011]本說明書和附圖的陳述將使本發(fā)明的其他問題和新穎特征變得顯而易見。
[0012]根據(jù)實(shí)施例，制造半導(dǎo)體器件的方法是制造包括形成在半導(dǎo)體襯底的第一區(qū)中的非易失性存儲(chǔ)器中的存儲(chǔ)器單元以及形成在半導(dǎo)體襯底的第二區(qū)中的MISFET的半導(dǎo)體器件的方法。制造半導(dǎo)體器件的方法包括如下步驟:在半導(dǎo)體襯底的第一區(qū)上經(jīng)由第一絕緣膜形成用于存儲(chǔ)器單元的第一柵電極以及在半導(dǎo)體襯底上經(jīng)由第二絕緣膜形成用于存儲(chǔ)器單元的第二柵電極的第一導(dǎo)電膜以便覆蓋第一柵電極。制造半導(dǎo)體器件的方法還包括如下步驟:從第二區(qū)去除第一導(dǎo)電膜以及第二絕緣膜以在第一區(qū)上保留第一導(dǎo)電膜和第二絕緣膜且隨后在半導(dǎo)體襯底的第一區(qū)和第二區(qū)上經(jīng)由第三絕緣膜形成用于第一導(dǎo)電膜上的MISFET的第三柵電極的第二導(dǎo)電膜。制造半導(dǎo)體器件的方法還包括如下步驟:圖案化第二導(dǎo)電膜以在第二區(qū)上形成用于MISFET的第三柵電極，隨后從第一區(qū)去除第三絕緣膜，且隨后在第一區(qū)上的第一導(dǎo)電膜上形成第四絕緣膜。制造半導(dǎo)體器件的方法還包括如下步驟:回蝕第四絕緣膜和第一導(dǎo)電膜以經(jīng)由第二絕緣膜形成用于相鄰于第一柵電極的存儲(chǔ)器單元的第二柵電極。
[0013]根據(jù)實(shí)施例，可以改善半導(dǎo)體器件的可靠性。
【附圖說明】
[0014]圖1是示出實(shí)施例中的半導(dǎo)體器件的制造工藝的一部分的工藝流程圖；
[0015]圖2是示出實(shí)施例中的半導(dǎo)體器件的制造工藝的另一部分的工藝流程圖；
[0016]圖3是在其制造工藝過程中的實(shí)施例中的半導(dǎo)體器件的主要部分截面圖；
[0017]圖4是在附圖3之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0018]圖5是在附圖4之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0019]圖6是在附圖5之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0020]圖7是在附圖6之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0021]圖8是在附圖7之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0022]圖9是在附圖8之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0023]圖10是在附圖9之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0024]圖11是在附圖10之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0025]圖12是在附圖11之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0026]圖13是在附圖12之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0027]圖14是在附圖13之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0028]圖15是在附圖14之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0029]圖16是在附圖15之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0030]圖17是說明步驟S14中的回蝕步驟的說明圖；
[0031]圖18是在附圖16之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0032]圖19是在附圖18之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0033]圖20是在附圖19之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0034]圖21是在附圖20之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0035]圖22是在附圖21之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0036]圖23是在附圖22之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0037]圖24是在附圖23之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0038]圖25是實(shí)施例中的半導(dǎo)體器件的主要部分截面圖；
[0039]圖26是存儲(chǔ)器單元的等效電路圖；
[0040]圖27是示出在“寫入”、“擦除”以及“讀取”操作過程中電壓施加至所選存儲(chǔ)器單元的獨(dú)立部分的情況下的示例的圖表；
[0041]圖28是其制造工藝過程中的第一研究示例中的半導(dǎo)體器件的主要部分截面圖；
[0042]圖29是在附圖28之后的其制造工藝過程中的第一研究示例中的半導(dǎo)體器件的主要部分截面圖；
[0043]圖30是其制造工藝過程中的第二研究示例中的半導(dǎo)體器件的主要部分截面圖；
[0044]圖31是在附圖30之后的其制造工藝過程中的第二研究示例中的半導(dǎo)體器件的主要部分截面圖；
[0045]圖32是示出另一實(shí)施例中的半導(dǎo)體器件的制造工藝的一部分的工藝流程圖；
[0046]圖33是其制造工藝過程中的其它實(shí)施例中的半導(dǎo)體器件的主要部分截面圖；
[0047]圖34是在附圖33之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0048]圖35是在附圖34之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0049]圖36是在附圖35之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0050]圖37是其制造工藝過程中的又一實(shí)施例中的半導(dǎo)體器件的主要部分截面圖；
[0051]圖38是其制造工藝過程中的另一實(shí)施例中的半導(dǎo)體器件的主要部分截面圖；
[0052]圖39是在附圖38之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0053]圖40是在附圖39之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0054]圖41是在附圖40之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0055]圖42是在附圖41之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0056]圖43是在附圖37之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0057]圖44是在附圖43之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0058]圖45是在附圖44之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0059]圖46是在附圖45之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0060]圖47是在附圖46之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0061]圖48是在附圖47之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0062]圖49是在附圖48之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0063]圖50是在附圖49之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0064]圖51是在附圖50之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0065]圖52是在附圖51之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0066]圖53是在附圖52之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；
[0067]圖54是在附圖53之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖；以及
[0068]圖55是在附圖54之后的其制造工藝過程中的半導(dǎo)體器件的主要部分截面圖。
【具體實(shí)施方式】
[0069]在以下實(shí)施例中，出于方便如果需要，則通過分成多個(gè)部分或?qū)嵤├f明各個(gè)實(shí)施例。但是，除非特別明確說明，否則它們并不是彼此無關(guān)，而是如下地相關(guān):其中一個(gè)部分或?qū)嵤├橇硪粋€(gè)的部分或整體的變形、細(xì)節(jié)、補(bǔ)充說明等等。而且，在以下實(shí)施例中，當(dāng)涉及元件的數(shù)目等(包括數(shù)目、數(shù)字、量、范圍等)時(shí)，除非特別明確說明或除非原理上顯然限于特定數(shù)目，否則它們不限于特定數(shù)目。元件的數(shù)目等可不小于或不大于特定數(shù)目。而且，在以下實(shí)施例中，毋容質(zhì)疑的是除非特別明確說明或除非原理上部件被認(rèn)為是明顯必要，否則其部件(也包括元件、步驟等)并不是必要地不可缺少的。同樣地，如果在以下實(shí)施例中涉及部件等的形狀、位置關(guān)系等，除非特別明確說明或除非原理上被認(rèn)為是顯然的，否則假設(shè)形狀等包括那些基本上接近或近似其的情況等。這同樣適用于上述數(shù)值和范圍。
[0070]以下將根據(jù)附圖詳細(xì)說明實(shí)施例。注意到，在用于說明實(shí)施例的所有附圖中，具有相同功能的構(gòu)件由相同參考數(shù)字指定，且省略其重復(fù)說明。在以下實(shí)施例中，除非特別需要，否則原則上將不再重復(fù)相同或相近部分的說明。
[0071]在實(shí)施例中采用的附圖中，為了清楚地說明，即使在截面圖中也能省略陰影，同時(shí)為了進(jìn)一步清楚地說明，即使平面圖也能被陰影化。
[0072](實(shí)施例1)
[0073]〈關(guān)于半導(dǎo)體器件的制造工藝〉
[0074]本實(shí)施例和以下實(shí)施例中的各個(gè)半導(dǎo)體器件都包括非易失性存儲(chǔ)器(非易失性存儲(chǔ)元件、閃存或非易失性半導(dǎo)體存儲(chǔ)器件)。在本實(shí)施例和以下實(shí)施例的每一個(gè)中，將根據(jù)基于η溝道MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的存儲(chǔ)器單元說明非易失性存儲(chǔ)器。而且在本實(shí)施例和以下實(shí)施例的每一個(gè)中，極性(在寫入/擦除/讀取操作過程中施加的電壓以及載流子的極性)用于說明存儲(chǔ)器單元基于η溝道MISFET時(shí)的操作。當(dāng)存儲(chǔ)器單元基于P溝道MISFET時(shí)，通過反轉(zhuǎn)諸如施加的電勢以及載流子的極性的所有極性，可獲得基本上相同的操作。
[0075]參考附圖將說明本實(shí)施例中的制造半導(dǎo)體器件的方法。
[0076]圖1和2是各示出本實(shí)施例中的半導(dǎo)體器件的制造工藝的一部分的工藝流程圖。圖3至16以及18至24是其制造工藝過程中的本實(shí)施例中的半導(dǎo)體器件的主要部分截面圖。圖17是說明步驟S14中的回蝕步驟的說明圖。圖3至16以及18至24是存儲(chǔ)器單元區(qū)IA以及外圍電路區(qū)IB的主要部分截面圖，其示出存儲(chǔ)器單元區(qū)IA中的非易失性存儲(chǔ)器中的存儲(chǔ)器單元的形成，同時(shí)示出外圍電路區(qū)IB中MISFET的形成。
[0077]存儲(chǔ)器單元區(qū)IA是其中將要形成非易失性存儲(chǔ)器中的存儲(chǔ)器單元的半導(dǎo)體襯底SB的主表面的區(qū)。外圍電路區(qū)IB是其中將要形成外圍電路的半導(dǎo)體襯底SB的主表面的區(qū)。即，存儲(chǔ)器單元區(qū)IA以及外圍電路區(qū)IB對(duì)應(yīng)于相同半導(dǎo)體襯底SB的主表面的不同的二維區(qū)。存儲(chǔ)器單元區(qū)IA以及外圍電路區(qū)IB不需要彼此相鄰。但是，為了更容易理解，在圖3至16以及18至24的截面圖中，外圍電路區(qū)IB示出為在存儲(chǔ)器單元區(qū)IA旁邊。
[0078]外圍電路是除非易失性存儲(chǔ)器之外的電路。外圍電路的示例包括諸如CI3U的處理器、控制電路、讀出放大器、列解碼器、行解碼器以及輸入/輸出電路。形成在外圍電路IB中的MISFET是用于外圍電路的MISFET。
[0079 ]本實(shí)施例將說明其中η溝道MISFET (控制晶體管以及存儲(chǔ)器晶體管)形成在存儲(chǔ)器單元區(qū)IA中的情況。但是，還能反轉(zhuǎn)導(dǎo)電類型且在存儲(chǔ)器單元區(qū)IA中形成P溝道MISFET(控制晶體管和存儲(chǔ)器晶體管)。同樣地，本實(shí)施例將說明η溝道MISFET形成在外圍電路區(qū)IB中的情況。但是，還能反轉(zhuǎn)導(dǎo)電類型并在外圍電路區(qū)IB中形成P溝道MISFET?；蛘?，還能在外圍電路區(qū)IB中形成η溝道MISFET以及ρ溝道MISFET兩者，即CMISFET (互補(bǔ)MISFET)。
[0080]為了制造半導(dǎo)體器件，首先，如圖3中所示，提供(制備)例如由例如具有約I至10 Ωcm等的電阻率的ρ型單晶硅制成的半導(dǎo)體襯底(半導(dǎo)體晶圓)SB(圖1中的步驟SI)。隨后，在半導(dǎo)體襯底SB的主表面中，形成定義有源區(qū)的隔離區(qū)ST(圖1中的步驟S2)。
[0081 ]隔離區(qū)ST由諸如二氧化硅的絕緣體制成。例如，隔離區(qū)ST例如可通過STI (淺溝槽隔離)方法、LOCOS(硅局部氧化)方法等形成。隔離區(qū)ST例如可通過在半導(dǎo)體襯底SB的主表面中形成絕緣溝槽且隨后在絕緣溝槽中嵌入例如由二氧化硅制成的絕緣膜而形成。
[0082]隨后，在半導(dǎo)體襯底SB的存儲(chǔ)器單元區(qū)IA中形成ρ型阱PWl，同時(shí)在外圍電路區(qū)IB中，形成ρ型阱PW2(圖1中的步驟S3)。
[0083]可通過將諸如硼(B)的ρ型雜質(zhì)離子注入半導(dǎo)體襯底SB中而形成ρ型阱PWl和PW2。各個(gè)P型阱PWl和PW2都形成在距離半導(dǎo)體襯底SB的主表面預(yù)定深度上。因?yàn)镻型阱PWl和PW2具有相同導(dǎo)電類型，因此P型阱PWl和PW2可在相同的離子注入步驟或不同的離子注入步驟中形成。
[0084]隨后，在存儲(chǔ)器單元區(qū)IA中，控制柵電極CG經(jīng)由絕緣膜(柵絕緣膜)GF形成在半導(dǎo)體襯底SB(ρ型阱PWl)上(圖1中的步驟S4) ο具體地，步驟S4可如下執(zhí)行(圖4和5)。
[0085]S卩，如圖4中所示，在通過稀釋的氫氟酸清洗等清洗半導(dǎo)體襯底SB(p型阱PWl和PW2)的頂表面之后，用于柵絕緣膜的絕緣膜GF形成在半導(dǎo)體襯底SB的主表面上(ρ型阱PWl和PW2的頂表面)。絕緣膜GF形成在半導(dǎo)體襯底SB的頂表面的存儲(chǔ)器單元區(qū)IA上(S卩ρ型阱PWl的上表面)以及半導(dǎo)體襯底SB的頂表面的外圍電路區(qū)IB上(S卩ρ型阱PW2的上表面)。對(duì)于絕緣膜GF來說，例如可采用二氧化硅膜且利用熱氧化方法等形成。絕緣膜GF的形成的膜厚度可控制為例如約2至3nm。注意到，為了方便，圖4中所示的絕緣膜GF也形成在隔離區(qū)ST上。但是，當(dāng)通過熱氧化方法形成絕緣膜GF時(shí)，實(shí)際上絕緣膜GF沒有形成在隔離區(qū)ST上。
[0086]隨后，如圖4中所示，在半導(dǎo)體襯底SB的整個(gè)主表面上，即各個(gè)存儲(chǔ)器單元區(qū)IA以及外圍電路區(qū)IB上的絕緣膜GF上，硅膜PSl形成為用于形成控制柵電極CG的導(dǎo)電膜。硅膜PSl是用于控制晶體管的柵電極的導(dǎo)電膜，S卩，用于形成下述控制柵電極CG的導(dǎo)電膜。
[0087]硅膜PSl由多晶硅膜制成且可利用CVD(化學(xué)氣相沉積)方法等形成。硅膜PSl的膜厚度(沉積膜厚度)可控制為例如約50至300nm。還能在膜沉積過程中形成作為硅膜PSl的非晶硅膜且隨后通過后續(xù)熱處理將由非晶硅膜制成的硅膜PSl改變?yōu)橛啥嗑Ч枘ぶ瞥傻墓枘S1。這同樣也適用于后續(xù)的硅膜PS2和PS3。也可通過執(zhí)行在膜沉積過程中雜質(zhì)的引入，膜沉積之后的雜質(zhì)的離子注入等等將硅膜PSl改變?yōu)榈妥璋雽?dǎo)體膜(摻雜多晶硅膜)。存儲(chǔ)器單元區(qū)IA上的硅膜PSl優(yōu)選為η型硅膜，其中已經(jīng)引入了諸如磷(P)或砷(As)的η型雜質(zhì)。
[0088]隨后，在硅膜PSl上，利用光刻方法形成光刻膠圖案(未示出)。隨后，利用光刻膠圖案作為蝕刻掩膜，蝕刻(優(yōu)選干法蝕刻)將被圖案化的硅膜PSl。因此，圖案化硅膜PSl，且如圖5中所示，由圖案化的硅膜PSl制成的控制柵電極CG形成在存儲(chǔ)器單元區(qū)IA上。此時(shí)，娃膜PSl已經(jīng)從外圍電路區(qū)IB去除。
[0089]以此方式，在步驟S4中，控制柵電極CG經(jīng)由絕緣膜GF形成在半導(dǎo)體襯底SB(p型阱PWl)上。保留在存儲(chǔ)器單元區(qū)IA上的控制柵電極CG下的絕緣膜GF用作控制晶體管的柵絕緣膜。除覆蓋有控制柵電極CG的部分之外的絕緣膜GF(即除用作柵絕緣膜的部分之外的絕緣膜GF)可通過用于圖案化硅膜PSl的干法蝕刻或通過在干法蝕刻之后執(zhí)行濕法蝕刻而被去除。
[0090]隨后執(zhí)行清洗處理以清洗半導(dǎo)體襯底SB的主表面。隨后，如圖6中所示，在半導(dǎo)體襯底SB的整個(gè)主表面上，即半導(dǎo)體襯底SB的主表面(頂表面)上以及控制柵電極CG的表面(上和側(cè)表面)上，形成用于存儲(chǔ)器晶體管的柵絕緣膜的絕緣膜MZ(圖1中的步驟S5)。因此，絕緣膜MZ形成在半導(dǎo)體襯底SB上以便覆蓋控制柵電極CG。
[0091]絕緣膜MZ是用于存儲(chǔ)器晶體管的柵絕緣膜的絕緣膜，且具有內(nèi)部電荷存儲(chǔ)部(電荷存儲(chǔ)層)ο絕緣膜MZ由包括二氧化硅膜(氧化物膜)MZ1、形成在二氧化硅膜MZI上的氮化硅膜(氮化膜)MZ2、以及形成在氮化硅膜MZ2上的二氧化硅膜(氧化物膜)MZ3的層疊膜制成。包括二氧化硅膜MZl、氮化硅膜MZ2以及二氧化硅膜MZ3的層疊膜也可被認(rèn)為是ONO(氧化物-氮化物-氧化物)膜。
[0092]注意到，為了清楚地說明，在圖6中，包括二氧化硅膜MZl、氮化硅膜MZ2以及二氧化硅膜MZ3的絕緣膜MZ示出為單層絕緣膜MZ。但是，在實(shí)際情況下，如圖6中的虛線圓圈包圍的區(qū)的放大圖中所示，絕緣膜MZ由包括二氧化硅膜MZ1、氮化硅膜MZ2以及二氧化硅膜MZ3的層置月旲制成。
[0093]在絕緣膜MZ中，二氧化硅膜MZl和MZ3例如可通過氧化處理(熱氧化處理)、CVD方法或其組合形成。此時(shí)，對(duì)于氧化處理來說，也可采用ISSG(原位蒸汽發(fā)生)氧化。在絕緣膜MZ中，例如可通過CVD方法形成氮化硅膜MZ2。
[0094]在本實(shí)施例中，對(duì)于具有俘獲電平的絕緣膜(電荷存儲(chǔ)層)來說，形成氮化硅膜MZ2。就可靠性等而言，氮化硅膜是適合的，但是具有俘獲電平的絕緣膜不限于氮化硅膜。具有高于氮化硅膜的介電常數(shù)的高介電常數(shù)膜，例如氧化鋁(礬土)膜、氧化鉿膜或氧化鉭膜也可用作電荷存儲(chǔ)層或電荷存儲(chǔ)部。電荷存儲(chǔ)層或電荷存儲(chǔ)部也可由硅納米點(diǎn)形成。
[0095]為了形成絕緣膜MZ，例如首先通過熱氧化方法(優(yōu)選通過ISSG氧化)形成二氧化硅膜MZl。隨后，在二氧化硅膜MZl上，通過CVD方法沉積氮化硅膜MZ2。進(jìn)一步，在氮化硅膜MZ2上，通過CVD方法、熱氧化方法或CVD方法和熱氧化方法二者形成二氧化硅膜MZ3。因此，可形成由包括二氧化硅膜MZl、氮化硅膜MZ2以及二氧化硅膜MZ3的層疊膜制成的絕緣膜MZ。
[0096]二氧化硅膜MZl的厚度可控制為例如約2至10nm。氮化硅膜MZ2的厚度可控制為例如約5至15nm。二氧化娃膜MZ3的厚度可控制為例如約2至I Onm。
[0097]絕緣膜MZ用作后續(xù)形成的存儲(chǔ)器柵電極MG的柵絕緣膜且具有電荷保持(電荷存儲(chǔ))功能。因此，絕緣膜MZ具有至少包括三層的層疊結(jié)構(gòu)以便能用作具有電荷保持功能的存儲(chǔ)器晶體管的柵絕緣膜。用作電荷存儲(chǔ)部的內(nèi)層(其在這里為氮化硅膜MZ2)具有低于用作電荷屏蔽層的各個(gè)外層(其為二氧化硅膜MZl和MZ3)的勢皇高度的勢皇高度。如在本實(shí)施例中，這可通過形成作為包括二氧化硅膜MZl、二氧化硅膜MZl上的氮化硅膜MZ2以及氮化硅膜MZ2上的二氧化硅膜MZ3的層疊膜實(shí)現(xiàn)。
[0098]在絕緣膜MZ中，各個(gè)頂部絕緣膜(其在這里為二氧化硅膜MZ3)以及底部絕緣膜(其在這里為二氧化硅膜MZl)需要具有大于頂部和底部絕緣膜之間的電荷存儲(chǔ)層(其在這里為氮化硅膜MZ2)的帶隙的帶隙。通過為各個(gè)二氧化硅膜MZ3和MZl提供大于氮化硅膜MZ2的帶隙，使得其間插入作為電荷存儲(chǔ)層的氮化硅膜MZ2的各個(gè)二氧化硅膜MZ3和MZI用作用于將電荷限制在電荷存儲(chǔ)層的電荷屏蔽層(或電荷限制層)。因?yàn)槎趸枘ぞ哂写笥诘枘さ膸兜膸?，因此能采用氮化硅膜作為電荷存?chǔ)層且采用二氧化硅膜作為各個(gè)頂部和底部絕緣膜。
[0099]隨后，如圖7中所示，在半導(dǎo)體襯底SB的主表面(整個(gè)主表面)上，S卩絕緣膜MZ上，硅膜(第一導(dǎo)電膜)PS2形成作為用于形成存儲(chǔ)器柵電極MG的導(dǎo)電膜以便覆蓋存儲(chǔ)器單元區(qū)IA上的控制柵電極CG(圖1中的步驟S6)。
[0100]硅膜PS2是用于形成下述存儲(chǔ)器柵電極MG的膜(導(dǎo)電膜)。硅膜PS2由多晶硅膜制成且可利用CVD方法等形成。硅膜PS2的沉積膜厚度可控制為例如約50至300nm。
[0101]硅膜PS2已經(jīng)改變?yōu)榈妥璋雽?dǎo)體膜(摻雜多晶硅膜)，其中已經(jīng)通過在膜沉積過程中雜質(zhì)的引入，膜沉積之后的雜質(zhì)的離子注入等而引入了雜質(zhì)。硅膜PS2優(yōu)選為η型硅膜，其中已經(jīng)引入諸如磷(P)或砷(As)的η型雜質(zhì)。
[0102]由此通過執(zhí)行步驟S5和S6，用于存儲(chǔ)器單元的存儲(chǔ)器柵電極MG的導(dǎo)電膜(其為硅膜PS2)經(jīng)由絕緣膜MZ形成在半導(dǎo)體襯底SB上以便覆蓋控制柵電極CG。
[0103]隨后，如圖7中所示，利用光刻方法在硅膜PS2上形成作為掩膜層的光刻膠圖案(掩膜層)RPl以覆蓋存儲(chǔ)器單元區(qū)IA上的硅膜PS2。隨后，如圖8中所示，利用蝕刻方法從外圍電路區(qū)IB去除硅膜PS2和絕緣膜MZ(圖1中的步驟S7)。
[0104]在步驟S7中，外圍電路區(qū)IB上的硅膜PSI以及絕緣膜MZ被順序蝕刻并從其去除。但是，存儲(chǔ)器單元區(qū)IA上的硅膜PS2由光刻膠圖案RPl覆蓋且因此得以保留而沒有被去除(蝕刻)。因此，當(dāng)執(zhí)行步驟S7時(shí)，實(shí)現(xiàn)了其中控制柵電極CG，絕緣膜MZ以及硅膜PS2被保留在存儲(chǔ)器單元區(qū)IA上而未被蝕刻，同時(shí)硅膜PSl和絕緣膜MZ被蝕刻并被從外圍電路區(qū)IB去除。硅膜PS2可通過干法蝕刻被去除。絕緣膜MZ可通過干法蝕刻、濕法蝕刻或干法蝕刻和濕法蝕刻的組合被去除。在步驟S7之后，去除光刻膠圖案RP1。在去除光刻膠圖案RPl的步驟之后，優(yōu)選執(zhí)行濕法清洗處理。這可更可靠地避免光刻膠圖案RPl的殘留物殘留。
[0105]因此，在步驟S7中，硅膜PS2和絕緣膜MZ被從外圍電路區(qū)IB去除，同時(shí)硅膜PS2和絕緣膜MZ被保留在存儲(chǔ)器單元區(qū)IA上。
[0106]隨后，如圖9中所示，絕緣膜0X1形成在硅膜PS2的頂表面上以及半導(dǎo)體襯底SB的外圍電路區(qū)IB的頂表面上(ρ型阱PW2的頂表面)(圖1中的步驟S8)。
[0107]絕緣膜0X1優(yōu)選為氧化物膜(二氧化硅膜)且可優(yōu)選通過采用熱氧化方法形成。因?yàn)楣枘S2保留在存儲(chǔ)器單元區(qū)IA上，因此硅膜PS2的表面(上和側(cè)表面)在步驟S8中被氧化以在硅膜PS2的表面(上和側(cè)表面)上形成由氧化物膜(二氧化硅膜)制成的絕緣膜OXI。另一方面，因?yàn)楣枘S2和絕緣膜MZ已經(jīng)在步驟S7中被從外圍電路區(qū)IB去除，因此半導(dǎo)體襯底SB的頂表面(P型阱PW2的頂表面)在步驟S8中被氧化以在半導(dǎo)體襯底Sb的頂表面(ρ型阱PW2的頂表面)上形成由氧化物膜(二氧化硅膜)制成的絕緣膜0X1。絕緣膜0X1的所形成的膜厚度可控制為例如約2至10nm。注意到，為了方便，圖9中所示的絕緣膜0X1也形成在沒有被硅膜PS2覆蓋的隔離區(qū)ST的部分上。但是，當(dāng)通過熱氧化方法形成絕緣膜OXI時(shí)，絕緣膜OXI實(shí)際上沒有形成在隔離區(qū)ST上。
[0108]隨后，如圖9中所示，在半導(dǎo)體襯底SB的主表面(整個(gè)主表面)上，即絕緣膜OXl上，硅膜(第二導(dǎo)電膜)PS3形成為用于形成柵電極GE的導(dǎo)電膜，以便覆蓋存儲(chǔ)器單元區(qū)IA上的控制柵電極CG、絕緣膜MZ以及硅膜PS2 (圖1中的步驟S9)。
[0109]硅膜PS3是用于形成下述柵電極GE的膜(導(dǎo)電膜)。硅膜PS3由多晶硅膜制成且可利用CVD方法等形成。硅膜PS3的沉積膜厚度可控制為例如約50至200nm。
[0110]硅膜PS3已經(jīng)改變?yōu)榈妥璋雽?dǎo)體膜(摻雜多晶硅膜)，其中已經(jīng)通過在膜沉積過程中雜質(zhì)的引入，膜沉積之后的雜質(zhì)的離子注入等而引入了雜質(zhì)。在外圍電路區(qū)IB中形成η溝道MISFET的情況下，其中形成η溝道MISFET的區(qū)中的硅膜PS3優(yōu)選為η型硅膜，其中已經(jīng)引入了諸如磷(P)或砷(As)的η型雜質(zhì)。
[0111]由此通過執(zhí)行步驟S8和S9，用于MISFET的柵電極GE的導(dǎo)電膜(其在這里為硅膜PS3)經(jīng)由絕緣膜OXl形成在半導(dǎo)體襯底SB的存儲(chǔ)器單元區(qū)IA上的硅膜PS2上以及外圍電路區(qū)IB上。
[0112]隨后，如圖9中所示，光刻膠圖案(掩膜層)RP2利用光刻方法作為掩膜層形成在外圍電路區(qū)IB上的硅膜PS3上。光刻膠圖案RP2形成在其中將要形成柵電極GE的外圍電路區(qū)IB的區(qū)域上。即使光刻膠圖案RP2已經(jīng)形成，存儲(chǔ)器單元區(qū)IA上的硅膜PS2也未被光刻膠圖案RP2覆蓋并被暴露。
[0113]隨后，如圖10中所示，利用光刻膠圖案RP2作為蝕刻掩膜，利用各向異性蝕刻技術(shù)蝕刻(干法蝕刻或各向異性蝕刻)硅膜PS3以形成柵電極GE(圖1中的步驟S10)。柵電極GE由光刻膠圖案RP2下保留的硅膜PS3制成，即圖案化的硅膜PS3。
[0114]在步驟SlO中，硅膜PS3局部保留在光刻膠圖案RP2下以形成柵電極GE，同時(shí)被蝕刻并被從其他區(qū)去除。因此，在步驟SlO中，需要各向異性蝕刻硅膜PS3以便執(zhí)行各向異性干法蝕刻。
[0115]存儲(chǔ)器單元區(qū)IA上的硅膜PS3未被光刻膠圖案RP2覆蓋并被暴露，因此在硅膜PS3暴露在存儲(chǔ)器單元區(qū)IA上的狀態(tài)下執(zhí)行步驟SlO中的蝕刻。因此，當(dāng)執(zhí)行步驟SlO中的蝕刻步驟時(shí)，蝕刻硅膜PS3并將其從存儲(chǔ)器單元區(qū)IA去除。另一方面，在硅膜PS3由將要形成柵電極GE的外圍電路區(qū)IB的區(qū)域上的光刻膠圖案RP2覆蓋，同時(shí)硅膜PS3暴露在其他區(qū)上的狀態(tài)下執(zhí)行步驟SlO中的蝕刻步驟。因此，當(dāng)執(zhí)行步驟SlO中的蝕刻步驟時(shí)，外圍電路區(qū)IB上的硅膜PS3未被蝕刻，而是保留在光刻膠圖案RP2下，同時(shí)蝕刻并去除其他區(qū)上的硅膜PS3。
[0116]在步驟SlO中的硅膜PS3的蝕刻過程中，允許絕緣膜0X1用作蝕刻停止膜。即，在步驟SlO中的蝕刻步驟中，優(yōu)選選擇性去除硅膜PS3以使絕緣膜0X1用作蝕刻停止膜且在暴露存儲(chǔ)器單元區(qū)IA上的硅膜PS2以及外圍電路區(qū)IB上的半導(dǎo)體襯底SB(p型阱PW2)之前終止蝕亥IJ。換言之，在其中終止步驟SlO中的蝕刻步驟的狀態(tài)下，絕緣膜0X1以層的形式被保留以防止暴露硅膜PS2。這可防止存儲(chǔ)器單元區(qū)IA以及半導(dǎo)體襯底SB的外圍電路區(qū)1Β(ρ型阱PW2)上的硅膜PS2在步驟S1中的蝕刻步驟中被蝕刻。
[0117]因此，在步驟SlO中的蝕刻中，硅膜PS3優(yōu)選在絕緣膜0X1與硅膜PS3相比較少可能被蝕刻的蝕刻條件下被蝕刻。即，在步驟SlO的蝕刻中，硅膜PS3優(yōu)選在絕緣膜0X1的蝕刻速度低于硅膜PS3的蝕刻速度的蝕刻條件下被蝕刻。這允許絕緣膜0X1在步驟SlO中的蝕刻步驟中用作蝕刻停止膜。
[0118]注意到“B與A相比較少可能被蝕刻”的用語是指“蝕刻B的速度低于(慢于)蝕亥IJA的速度”。
[0119]在步驟SlO中執(zhí)行各向異性干法蝕刻之后，去除光刻膠圖案RP2。對(duì)于去除光刻膠圖案RP2的步驟來說，例如可采用灰化(利用氧等離子體的灰化處理)等。在去除光刻膠圖案RP2的步驟之后，優(yōu)選執(zhí)行濕法清洗處理。這可更可靠地防止光刻膠圖案RP2的殘留物殘留。在去除光刻膠圖案RP2的步驟之后執(zhí)行的濕法清洗處理中，對(duì)于清洗溶液(處理溶液)來說，例如可采用硫酸過氧化氫(SPM:硫酸過氧化氫混合物，其為硫酸和過氧化氫的溶液混合)、氨過氧化氫(APM:氨過氧化氫混合物，其為氨和過氧化氫的溶液混合)等等。例如，在執(zhí)行SPM清洗之后，可執(zhí)行APM清洗。
[0120]隨后，如圖11中所示，在半導(dǎo)體襯底SB上，利用光刻方法形成作為掩膜層的光刻膠圖案(掩膜層)RP3以暴露存儲(chǔ)器單元區(qū)IA并覆蓋整個(gè)外圍電路區(qū)1B。對(duì)于柵電極GE來說，不僅上表面，而且側(cè)表面也覆蓋有光刻膠圖案RP3。當(dāng)形成光刻膠圖案RP3時(shí)，柵電極GE以及柵電極GE下的絕緣膜0X1覆蓋有光刻膠圖案RP3以進(jìn)入未覆蓋狀態(tài)。另一方面，光刻膠圖案RP3沒有形成在存儲(chǔ)器單元區(qū)IA上。因此，在存儲(chǔ)器單元區(qū)IA上，其中暴露絕緣膜0X1的狀態(tài)在光刻膠圖案RP3的形成之前和之后被保持。
[0121]隨后，利用光刻膠圖案RP3作為蝕刻掩膜，執(zhí)行各向同性蝕刻(圖2中的步驟Sll)。圖12示出已經(jīng)執(zhí)行了步驟Sll中的蝕刻步驟的階段。步驟Sll中的蝕刻步驟是通過蝕刻執(zhí)行從存儲(chǔ)器單元區(qū)IA去除硅膜PS3的剩余部分PS3a的處理。覆蓋有光刻膠圖案RP3的柵電極GE沒有在步驟SI I中的蝕刻步驟中被蝕刻。
[0122]S卩，因?yàn)樵诓襟ESlO中的蝕刻步驟中執(zhí)行各向異性蝕刻，因此在存儲(chǔ)器單元區(qū)IA上經(jīng)由絕緣膜0X1相鄰于硅膜PS2的階梯部DS的位置處，保留硅膜PS3的部分作為剩余部分PS3a。階梯部DS是由控制柵電極CG而獲得的階梯。與本實(shí)施例不同，如果步驟SlO中的蝕刻步驟是各向同性蝕刻，則沒有保留剩余部分PS3a，但是不能適當(dāng)?shù)匦纬蓶烹姌OGE。因此，在步驟SlO中的蝕刻步驟中，需要執(zhí)行各向異性蝕刻。但是，這會(huì)在經(jīng)由絕緣膜0X1相鄰于硅膜PS3的階梯部DS的位置處遺留硅膜PS3的剩余部分PS3a。如果不存在硅膜PS2的階梯部DS，則沒有形成剩余部分PS3a。但是，因?yàn)橐呀?jīng)形成硅膜PS2以覆蓋存儲(chǔ)器單元區(qū)IA上的控制柵電極CG，則反映控制柵電極CG的階梯部DS不期望地形成在硅膜PS2的頂表面中。因此，在存儲(chǔ)器單元區(qū)IA上，反映控制柵電極CG的階梯部DS形成在硅膜PS2的頂表面中。如下，因?yàn)樵诓襟ESlO中執(zhí)行各向異性蝕刻，因此在經(jīng)由絕緣膜0X1相鄰于硅膜PS2的階梯部DS的位置處，保留了硅膜PS3的剩余部分PS3a。
[0123]因此，在本實(shí)施例中，通過步驟SII中的蝕刻步驟去除硅膜PS3的剩余部分PS3a。因此，在步驟Sll中的蝕刻步驟中，執(zhí)行各向同性蝕刻。通過執(zhí)行各向同性蝕刻，可可靠地去除經(jīng)由絕緣膜0X1相鄰于硅膜PS2的階梯部DS的位置處保留的硅膜PS3的剩余部分PS3a。
[0124]當(dāng)硅膜PS3的剩余部分PS3a在步驟SII中被蝕刻時(shí)，允許絕緣膜0X1用作蝕刻停止膜。即，在步驟S11的蝕刻步驟中，優(yōu)選選擇性去除硅膜PS3的剩余部分PS3a以允許絕緣膜0X1用作蝕刻停止膜并在暴露存儲(chǔ)器單元區(qū)IA上的硅膜PS2之前終止蝕刻。換言之，在終止步驟SlO中的蝕刻步驟的階段，絕緣膜0X1以層的形式被保留以防止硅膜PS2暴露。這可防止存儲(chǔ)器單元區(qū)IA上的硅膜PS2在步驟SI I中的蝕刻步驟中被蝕刻。
[0125]因此，在步驟SII的蝕刻中，硅膜PS3 (剩余部分PS3a)優(yōu)選在絕緣膜0X1與硅膜PS3(剩余部分PS3a)相比較少可能被蝕刻的蝕刻條件下被蝕刻。即，硅膜PS3(剩余部分PS3a)優(yōu)選在絕緣膜0X1的蝕刻速度低于硅膜PS3(剩余部分PS3a)的蝕刻速度的蝕刻條件下被蝕刻。這允許絕緣膜0X1在步驟SI I中的蝕刻步驟中用作蝕刻停止膜。
[0126]步驟Sll中的蝕刻是各向同性蝕刻。因?yàn)椴襟ESll中的蝕刻用于選擇性去除硅膜PS3(剩余部分PS3a)，因此各向同性干法蝕刻是優(yōu)選的。
[0127]不同于本實(shí)施例，當(dāng)步驟Sll中的蝕刻步驟在沒有形成光刻膠圖案RP3的情況下，在光刻膠圖案RP2保留在柵電極GE的狀態(tài)下執(zhí)行時(shí)，柵電極GE的側(cè)表面暴露。因此，柵電極GE的側(cè)表面被側(cè)蝕刻以使柵電極GE的形狀變形。與之相比，在本實(shí)施例中，在去除光刻膠圖案RP2之后執(zhí)行步驟SI I中的蝕刻步驟且柵電極GE由光刻膠圖案RP3覆蓋。因此，在柵電極GE的上表面和側(cè)表面都沒有暴露的狀態(tài)下執(zhí)行步驟Sll中的蝕刻步驟。這阻止柵電極GE在步驟SI I中被蝕刻(側(cè)蝕刻)且可防止柵電極GE的形狀變形。
[0128]隨后，如圖13中所示，利用光刻膠圖案RP3作為蝕刻掩膜，絕緣膜0X1被蝕刻且被從存儲(chǔ)器單元區(qū)IA去除(步驟S12)。
[0129]在步驟S12中的蝕刻中，絕緣膜0X1優(yōu)選在硅膜PS2與絕緣膜0X1相比較少可能被蝕刻的蝕刻條件下被蝕刻。即，在步驟S12中的蝕刻中，絕緣膜0X1優(yōu)選在硅膜PS2的蝕刻速度低于絕緣膜OXl的蝕刻速度的蝕刻條件下被蝕刻。這可在步驟S12中的蝕刻步驟中選擇性去除絕緣膜0X1且抑制或防止硅膜PS2被蝕刻。
[0130]在步驟S12中的蝕刻時(shí)，采用各向同性蝕刻。與本實(shí)施例不同，當(dāng)各向異性蝕刻用作步驟S12中的蝕刻時(shí)，絕緣膜0X1的蝕刻殘留物可保留在硅膜PSl的階梯部DS上。與之相比，在本實(shí)施例中，各向同性蝕刻用作步驟S12中的蝕刻。這可防止絕緣膜0X1的蝕刻殘留物保留在硅膜PS2的階梯部DS上。因?yàn)椴襟ES12中的蝕刻步驟用于選擇性去除絕緣膜0X1，因此濕法蝕刻為優(yōu)選。
[0131]通過在步驟S12中執(zhí)行蝕刻步驟，在存儲(chǔ)器單元區(qū)IA上，實(shí)現(xiàn)其中硅膜PS2的頂表面被暴露的狀態(tài)。
[0132]在步驟S12中的蝕刻步驟中，整個(gè)外圍電路區(qū)IB由光刻膠圖案RP3覆蓋。這可防止柵電極GE下的絕緣膜0X1 (作為柵絕緣膜的絕緣膜0X1的部分)被蝕刻。
[0133]S卩，因?yàn)椴襟ESll中的蝕刻步驟以及步驟S12中的蝕刻步驟在整個(gè)外圍電路區(qū)IB由光刻膠圖案RP3覆蓋之后執(zhí)行，因此能防止外圍電路區(qū)IB上的柵電極GE以及柵電極GE下的絕緣膜0X1以及半導(dǎo)體襯底SB的外圍電路區(qū)IB在步驟SI I中的蝕刻步驟或步驟S12中的蝕刻步驟中被蝕刻。即，因?yàn)椴襟ESI I中的蝕刻步驟以及步驟S12中的蝕刻步驟在形成光刻膠圖案RP3的狀態(tài)下執(zhí)行，因此能在步驟S11和S12中沒有不利影響外圍電路區(qū)IB的情況下從存儲(chǔ)區(qū)IA去除硅膜PS3的剩余部分PS3a以及絕緣膜0X1。
[0134]在執(zhí)行步驟SI2中的蝕刻步驟之后，去除光刻膠圖案RP3。對(duì)于去除光刻膠圖案RP3的步驟來說，例如可采用灰化(采用氧等離子體的灰化處理)等。在去除光刻膠圖案RP3的步驟之后，優(yōu)選執(zhí)行濕法清洗處理。這可更可靠地防止光刻膠圖案RP3的殘留物保留。在去除光刻膠圖案RPl的步驟之后執(zhí)行的濕法清洗處理中，對(duì)于清洗溶液(處理溶液)來說，例如可采用硫酸過氧化氫(SPM)、氨過氧化氫(APM)等等。例如，在執(zhí)行SPM清洗之后，可執(zhí)行APM清洗。
[0135]隨后，在硅膜PS2上，形成絕緣膜(其在這里為氧化物膜0X2)(圖2中的步驟SI3)。具體地，在步驟S13中，如圖14中所示，硅膜PS2的頂表面被氧化以在硅膜PS2的頂表面上形成作為絕緣膜的氧化物膜(二氧化硅膜)0X2。
[0136]對(duì)于步驟S13中的氧化處理來說，優(yōu)選執(zhí)行采用氧等離子體的等離子體氧化。因?yàn)楣枘S2形成在存儲(chǔ)器單元區(qū)IA上，因此在存儲(chǔ)器單元區(qū)IA上，硅膜PS2的表面(上和側(cè)表面)在步驟S13中被氧化以在硅膜PS2的表面(上和側(cè)表面)上形成氧化物膜0X2。在外圍電路區(qū)IB上，沒有形成硅膜PS2，而形成柵電極GE。因此，通過步驟S13中的氧化處理，柵電極GE的表面(上和側(cè)表面)也被氧化以在柵電極GE的表面(上和側(cè)表面)上形成氧化物膜(二氧化硅膜)0X2。因此，在步驟S13中，氧化物膜(二氧化硅膜)0X2形成在硅膜PS2的頂表面以及柵電極GE的表面的每一個(gè)上。氧化物膜0X2的厚度(形成的膜厚度)可控制為例如約I至5nm。
[0137]下文是用于步驟S13中執(zhí)行的等離子體氧化的條件的示例。在等離子體處理設(shè)備中，氧化等離子體處理在處理室中的壓力為約100至500Pa，其上放置了半導(dǎo)體襯底SB的平臺(tái)的溫度(對(duì)應(yīng)于半導(dǎo)體襯底SB的溫度)約為200至300°C，微波功率約為I至5kW，且氧氣流率約為I至5slm的條件下執(zhí)行約15至120秒。這允許形成具有約I至5nm厚度的氧化物膜0X2。
[0138]在本實(shí)施例中，去除光刻膠圖案RP3的步驟以及步驟S13中的氧化處理在不同步驟中執(zhí)行。在另一方式中，也能在同一步驟中執(zhí)行去除光刻膠圖案RP3的步驟以及步驟S13中的氧化處理。在這種情況下，可減少半導(dǎo)體器件的制造工藝的步驟數(shù)目。在這種情況下，在執(zhí)行步驟S12中的蝕刻步驟之后，光刻膠圖案RP3的去除(通過灰化去除)以及氧化物膜0X2的形成(等離子體氧化)通過氧化等離子體處理同時(shí)執(zhí)行。注意到，在這種情況下，當(dāng)在氧化等離子體處理之后執(zhí)行用于去除光刻膠圖案RP3的殘留物的濕法清洗處理時(shí)，可通過濕法清洗處理蝕刻氧化物膜0X2。但是，當(dāng)未執(zhí)行濕法清洗處理時(shí)，光刻膠圖案RP3的殘留物可能被保留。
[0139]因此，更優(yōu)選在不同于去除光刻膠圖案RP3的步驟的步驟中執(zhí)行步驟S13中的氧化處理。這樣，即使在去除光刻膠圖案RP3的步驟之后執(zhí)行濕法清洗處理時(shí)，也能在濕法清洗處理之后在步驟S13中形成氧化物膜0X2。因此，能避免氧化物膜0X2通過濕法清洗處理而被蝕刻的可能性。
[0140]在本實(shí)施例中，在步驟S13中，通過氧化處理形成氧化物膜0X2，而在另一方式中，也可通過借助CVD方法等沉積絕緣膜的方法形成氧化物膜0X2 ο但是，更優(yōu)選地，通過氧化處理形成氧化物膜0X2。對(duì)于用于形成氧化物膜0X2的氧化處理來說，最優(yōu)選等離子體氧化。這允許容易將薄的氧化物膜0X2的形成的膜厚度控制為預(yù)期的膜厚度。因此，具有適于使氧化物膜0X2用作下述步驟S14中的回蝕步驟中的蝕刻抑制膜的膜厚度的氧化物膜0X2可更可靠地在步驟SI 3中形成。
[0141]通過等離子體氧化形成的氧化物膜具有比通過熱氧化形成的氧化物膜較差的質(zhì)量。但是，因?yàn)樵谙率霾襟ES14中去除了氧化物膜0X2，因此即使在通過等離子體氧化形成氧化物膜0X2時(shí)，也不存在問題。另一方面，因?yàn)樯鲜鼋^緣膜0X1用作MISFET的柵絕緣膜，因此絕緣膜0X1的質(zhì)量也是重要的。當(dāng)氧化物膜用作絕緣膜0X1時(shí)，更優(yōu)選通過熱氧化而不是通過等離子體氧化形成氧化物膜。
[0142]在本實(shí)施例中，在步驟S13中形成氧化物膜0X2。但是，在另一方式中，也可形成除氧化物膜(二氧化硅膜)之外的絕緣膜(例如氮化硅膜)以替代氧化物膜0X2。在這種情況下，如下所述，替代步驟S13中的氧化物膜0X2形成的絕緣膜用作下述步驟S14中的回蝕步驟中的蝕刻抑制膜。注意到，為了允許在下述步驟S14中的回蝕步驟中更容易確保對(duì)硅膜PS2的蝕刻選擇性且形成具有優(yōu)良可控性的較小膜厚度的蝕刻抑制膜，更優(yōu)選采用氧化物膜(二氧化硅膜)0X2。
[0143]隨后，如圖15中所示，在半導(dǎo)體襯底SB上，利用光刻方法形成作為掩膜層的光刻膠圖案(掩膜層)RP4，以便暴露存儲(chǔ)器單元區(qū)IA并覆蓋整個(gè)外圍電路區(qū)1B。對(duì)于柵電極GE來說，不僅上表面而且側(cè)表面由光刻膠圖案RP4覆蓋。當(dāng)形成光刻膠圖案RP4時(shí)，柵電極GE以及柵電極GE下的絕緣膜0X1由光刻膠圖案RP4覆蓋且進(jìn)入未暴露狀態(tài)。另一方面，在存儲(chǔ)器單元區(qū)IA上，未形成光刻膠圖案RP4。因此，在存儲(chǔ)器單元區(qū)IA上，在光刻膠圖案RP4形成之前和之后保持氧化物膜0X2暴露的狀態(tài)。
[0144]隨后，利用各向異性蝕刻技術(shù)，回蝕(蝕刻、干法蝕刻或各向異性蝕刻)氧化物膜0X2以及硅膜PS2(圖2中的步驟S14)。
[0145]在步驟S14中的回蝕步驟中，順序地各向異性蝕刻(回蝕)氧化物膜0X2以及硅膜PS2。因此，去除了氧化物膜0X2，同時(shí)在控制柵電極CG的兩個(gè)側(cè)壁上經(jīng)由絕緣膜MZ以側(cè)壁間隔物的形狀保留了硅膜PS2并從其他區(qū)去除。因此，如圖16中所示，在存儲(chǔ)器單元區(qū)IA上，存儲(chǔ)器柵電極MG由經(jīng)由絕緣膜MZ以側(cè)壁間隔物形狀保留在控制柵電極CG的兩個(gè)側(cè)壁中的一個(gè)上的硅膜PS2形成。而且，在存儲(chǔ)器單元區(qū)IA上，硅間隔物SP由經(jīng)由絕緣膜MZ以側(cè)壁間隔物形狀保留在控制柵電極CG的兩個(gè)側(cè)壁中的另一個(gè)上的硅膜PS2形成。存儲(chǔ)器柵電極MG形成在絕緣膜MZ上以便經(jīng)由絕緣膜MZ相鄰于控制柵電極CG。
[0146]存儲(chǔ)器柵電極MG是用于存儲(chǔ)器單元的柵電極。更具體地，存儲(chǔ)器柵電極MG是用于存儲(chǔ)器單元的存儲(chǔ)器晶體管的柵電極。
[0147]硅間隔物SP也可被認(rèn)為是由硅制成的側(cè)壁間隔物。存儲(chǔ)器柵電極MG以及硅間隔物SP形成在控制柵電極CG的側(cè)壁上，其彼此相反并具有以控制柵電極CG插入其間的基本上對(duì)稱的結(jié)構(gòu)。
[0148]通過執(zhí)行步驟S14中的回蝕步驟，在存儲(chǔ)器單元區(qū)IA上，暴露未被硅間隔物SP以及存儲(chǔ)器柵電極MG覆蓋的絕緣膜MZ的區(qū)。在步驟S14中形成的存儲(chǔ)器柵電極MG以及半導(dǎo)體襯底SB(ρ型阱PWl)之間以及在存儲(chǔ)器柵電極MG以及控制柵電極CG之間，插入絕緣膜MZ。存儲(chǔ)器單元區(qū)IA上的存儲(chǔ)器柵電極MG下的絕緣膜MZ用作存儲(chǔ)器晶體管的柵絕緣膜。通過調(diào)整上述步驟S6中沉積的硅膜PS2的沉積膜厚度，可調(diào)整存儲(chǔ)器柵電極MG的柵長度。
[0149 ]在步驟S14的蝕刻步驟中，整個(gè)外圍電路區(qū)IB由光刻膠圖案RP4覆蓋。這可防止柵電極GE以及柵電極GE下的絕緣膜0X1(用作柵絕緣膜的絕緣膜0X1的部分)被蝕刻。
[0150]S卩，因?yàn)樵谡麄€(gè)外圍電路區(qū)IB由光刻膠圖案RP4覆蓋之后執(zhí)行步驟S14中的回蝕步驟，因此能防止外圍電路區(qū)IB上的柵電極GE，柵電極GE下的絕緣膜0X1以及半導(dǎo)體襯底SB的外圍電路區(qū)IB在步驟S14中的回蝕步驟中被蝕刻。即，因?yàn)椴襟ES14中的回蝕步驟在其中形成光刻膠圖案RP4的狀態(tài)下執(zhí)行，因此能在沒有不利影響步驟S14中的外圍電路區(qū)IB的情況下從存儲(chǔ)器單元區(qū)IA去除除用作存儲(chǔ)器柵電極MG以及硅間隔物SP的其部分之外的氧化物膜0X2以及硅膜PS2。
[0151]圖17A和17B是各示出步驟S14中的回蝕步驟的示意圖且示出放大關(guān)系下的存儲(chǔ)器單元區(qū)IA的一部分。注意到圖17A示出在執(zhí)行步驟S14中的回蝕步驟之前的前一個(gè)階段(SP對(duì)應(yīng)于圖15的階段)，圖17B示出步驟S14中的回蝕步驟過程中的階段，且圖17C示出執(zhí)行步驟S14中的回蝕步驟之后的階段(即對(duì)應(yīng)于圖16的階段)。
[0152]在本實(shí)施例中，在其中氧化物膜0X2形成在硅膜PS2的頂表面上的狀態(tài)下執(zhí)行步驟S14中的回蝕步驟。與本實(shí)施例不同，在其中氧化物膜0X2沒有在執(zhí)行步驟S14中的回蝕步驟的階段形成的情況下，當(dāng)通過在步驟S14中回蝕硅膜PS2而形成存儲(chǔ)器柵電極MG以及硅間隔物SP時(shí)，存儲(chǔ)器柵電極MG不太可能具有適于存儲(chǔ)器柵電極的截面形狀。即，存儲(chǔ)器柵電極MG更可能具有與下述圖31中所示的存儲(chǔ)器柵電極MG102的截面形狀相同的截面形狀。
[0153]與之相比，在本實(shí)施例中，在氧化物膜0X2形成在硅膜PS2的頂表面上的狀態(tài)下執(zhí)行步驟S14中的回蝕步驟。因此，在步驟S14中的回蝕步驟中，氧化物膜0X2可用作蝕刻抑制膜。這允許存儲(chǔ)器柵電極MG具有適于存儲(chǔ)器柵電極的形狀(接近矩形的形狀)。
[0154]具體地，如圖17A中所示，在氧化物膜0X2形成在硅膜PS2的頂表面上的狀態(tài)下開始回蝕工藝。因?yàn)榛匚g工藝是各向異性蝕刻，因此首先去除形成在硅膜PS2的表面中的水平表面(通常平行于半導(dǎo)體襯底SB的主表面)上的氧化物膜0X2的部分，如圖17B中所示。在硅膜PS2的階梯部DS的側(cè)表面上，暫時(shí)保留氧化物膜0X2。因此，硅膜PS2的表面中的水平表面首先暴露以被蝕刻，同時(shí)，在硅膜PS2的階梯部DS的側(cè)表面處，抑制或防止硅膜PS2被蝕刻，只要保留氧化物膜0X2即可。當(dāng)硅膜PS2被回蝕超過硅膜PS2的厚度時(shí)，如圖17C中所示形成存儲(chǔ)器柵電極MG以及硅間隔物SP。這能抑制或防止所形成的存儲(chǔ)器柵電極MG以及所形成的硅間隔物SP的肩部的高度由于殘留在硅膜PS2的階梯部DS的側(cè)表面上的氧化物膜0X2已經(jīng)抑制硅膜PS2的階梯部DS的側(cè)表面被蝕刻而造成的降低。各個(gè)存儲(chǔ)器柵電極MG和硅間隔物SP都具有接近于矩形的截面形狀。
[0155]因此，在本實(shí)施例中，在氧化物膜0X2形成作為硅膜PS2的頂表面上的蝕刻抑制膜的狀態(tài)下通過回蝕氧化物膜0X2以及硅膜PS2而形成存儲(chǔ)器柵電極MG。這可抑制或防止所形成的存儲(chǔ)器柵電極MG的肩部的高度降低且使存儲(chǔ)器柵電極MG的截面形狀(通常垂直于柵寬度方向的截面形狀)接近矩形。即，存儲(chǔ)器柵電極MG可形成為使得其側(cè)表面(與經(jīng)由絕緣膜MZ相鄰于控制柵電極CG的側(cè)表面相反的側(cè)表面)通常垂直于半導(dǎo)體襯底SB的主表面。此外，在截面形狀(通常垂直于柵寬度方向的截面形狀)中，能保持存儲(chǔ)器柵電極MG的寬度(柵長度方向上的尺寸)在高度方向上基本上恒定。
[0156]注意到，當(dāng)本申請(qǐng)中提及柵電極的截面形狀時(shí)，柵電極的截面形狀表示通常垂直于柵電極的柵寬度方向的截面中的柵電極的截面形狀。換言之，當(dāng)提及柵電極的截面形狀時(shí)，柵電極的截面形狀表示平行于柵電極的柵長度方向并通常垂直于半導(dǎo)體襯底SB的主表面的截面中的柵電極的截面形狀。
[0157]在步驟S14的回蝕(各向異性蝕刻)工藝中，氧化物膜0X2和硅膜PS2優(yōu)選在氧化物膜0X2與硅膜PS2相比較少可能被蝕刻的蝕刻條件下被回蝕。即，在步驟S14中，氧化物膜0X2和硅膜PS2優(yōu)選在氧化物膜0X2的蝕刻速度低于硅膜PS2的蝕刻速度的蝕刻條件下被回蝕。換言之，在步驟S14中的回蝕工藝中，氧化物膜0X2和硅膜PS2優(yōu)選在硅膜PS2與氧化物膜0X2相比較多可能被蝕刻的蝕刻條件下被回蝕。這允許硅膜PS2的階梯部DS上的氧化物膜0X2適于用作步驟S14中的回蝕步驟中的蝕刻抑制膜。因此，存儲(chǔ)器柵電極MG更可能具有適于存儲(chǔ)器柵電極的截面形狀(接近于矩形的形狀)。
[0158]在執(zhí)行步驟S14中的回蝕步驟之后，去除光刻膠圖案RP4。對(duì)于去除光刻膠圖案RP4的步驟來說，例如可采用灰化(采用氧等離子體的灰化處理)等。在去除光刻膠圖案RP4的步驟之后，優(yōu)選執(zhí)行濕法清洗處理。這可更可靠地防止光刻膠圖案RP4的殘留物殘留。在去除光刻膠圖案RP4的步驟之后執(zhí)行的濕法清洗處理中，對(duì)于清洗溶液(處理溶液)來說，例如可采用硫酸過氧化氫(SPM)、氨過氧化氫(APM)等等。例如，在執(zhí)行SPM清洗之后，可執(zhí)行APM清洗。
[0159]在步驟S14中的回蝕步驟之后，也可執(zhí)行濕法蝕刻。因此，即使在其中終止步驟S14中的回蝕步驟階段時(shí)，氧化物膜0X2的一部分保留在存儲(chǔ)器柵電極MG的側(cè)壁上時(shí)，也可在步驟S14中的回蝕步驟之后通過濕法蝕刻去除氧化物膜0X2的剩余部分。因此，當(dāng)在步驟S14中的回蝕步驟之后執(zhí)行濕法蝕刻時(shí)，優(yōu)選采用存儲(chǔ)器柵電極MG與氧化物膜0X2相比較少可能被蝕刻的蝕刻條件。即，優(yōu)選采用存儲(chǔ)器柵電極MG的蝕刻速度低于氧化物膜0X2的蝕刻速度的蝕刻條件。這允許氧化物膜0X2的剩余部分可靠地被步驟S14中的回蝕步驟之后執(zhí)行的濕法蝕刻去除，同時(shí)抑制存儲(chǔ)器柵電極MG被蝕刻。
[0160]在步驟S14中的回蝕步驟之后執(zhí)行的濕法蝕刻也可在光刻膠圖案RP4的去除之后執(zhí)行。在這種情況下，能允許濕法蝕刻從存儲(chǔ)器單元區(qū)IA去除氧化物膜0X2的剩余部分且還從外圍電路區(qū)IB去除柵電極GE的頂表面上的氧化物膜0X2。
[0161]隨后，利用光刻技術(shù)，光刻膠圖案(未示出)形成在半導(dǎo)體襯底SB上以便覆蓋整個(gè)外圍電路區(qū)IB (包括柵電極GE)，同時(shí)覆蓋存儲(chǔ)器柵電極MG且暴露存儲(chǔ)器單元區(qū)IA上的硅間隔物SP。隨后，通過采用光刻膠圖案作為蝕刻掩膜的干法蝕刻，去除硅間隔物SP(圖2中的步驟S15)。隨后，去除光刻膠圖案。通過步驟S15中的蝕刻步驟，去除了硅間隔物SP，如圖18中所示。但是，因?yàn)榇鎯?chǔ)器柵電極MG和柵電極GE已經(jīng)被光刻膠圖案覆蓋，因此存儲(chǔ)器柵電極MG和柵電極GE未被蝕刻而是被保留。
[0162]隨后，對(duì)于絕緣膜MZ來說，通過蝕刻(例如濕法蝕刻)去除未被存儲(chǔ)器柵電極MG覆蓋并被暴露的部分(圖2中的步驟S16)。圖19示出這個(gè)階段。此時(shí)，在存儲(chǔ)器單元區(qū)IA上，位于存儲(chǔ)器柵電極MG下以及存儲(chǔ)器柵電極MG和控制柵電極CG之間的絕緣膜MZ未被去除而被保留，同時(shí)從其他區(qū)去除絕緣膜MZ。如也可從圖19看出的，絕緣膜MZ在作為存儲(chǔ)器柵電極MG和半導(dǎo)體襯底SB(p型阱PWl)之間的區(qū)以及存儲(chǔ)器柵電極MG和控制柵電極CG之間的區(qū)的兩個(gè)區(qū)上連續(xù)延伸。注意到，如已經(jīng)在上文說明的，絕緣膜MZ由包括上述二氧化硅膜MZl，二氧化硅膜MZl上的上述氮化硅膜MZ以及氮化硅膜MZ2上的上述二氧化硅膜MZ3的層疊膜制成。
[0163]在步驟S16中，也可從外圍電路區(qū)IB去除已經(jīng)形成在柵電極GE的頂表面上的氧化物膜0X2。而且，在步驟S16中，位于柵電極GE下的絕緣膜OXI沒有從外圍電路區(qū)IB去除而是保留在其上，同時(shí)絕緣膜0X1可從其他區(qū)去除。因此，在外圍電路區(qū)IB上，實(shí)現(xiàn)柵電極GE經(jīng)由絕緣膜0X1形成在半導(dǎo)體襯底SB (ρ型阱PW2)上的狀態(tài)。保留在柵電極GE下的絕緣膜0X1用作MISFET的柵絕緣膜。
[0164]因此，在半導(dǎo)體襯底SB(p型阱PWl)上，經(jīng)由具有內(nèi)部電荷存儲(chǔ)部的絕緣膜MZ形成用于存儲(chǔ)器單元的存儲(chǔ)器柵電極MG，以便相鄰于控制柵電極CG。更具體地，在半導(dǎo)體襯底SB(P型阱PWl)上，經(jīng)由具有內(nèi)部電荷存儲(chǔ)部的絕緣膜MZ形成用于存儲(chǔ)器單元的存儲(chǔ)器柵電極MG，以便經(jīng)由絕緣膜MZ相鄰于控制柵電極CG。
[0165]隨后，如圖20中所示，利用離子注入方法形成η—型半導(dǎo)體區(qū)(η型雜質(zhì)擴(kuò)散層，延伸區(qū)或 LDD 區(qū))ΕΧ1、ΕΧ2 和 ΕΧ3。
[0166]在步驟S17中，利用控制柵電極CG、存儲(chǔ)器柵電極MG以及柵電極GE作為掩膜(離子注入抑制掩膜)，通過離子注入方法將諸如砷(As)或磷(P)的η型雜質(zhì)引入半導(dǎo)體襯底SB(p型阱PWl和PW2)中以由此能形成η—型半導(dǎo)體區(qū)EXl、ΕΧ2和ΕΧ3。此時(shí)，在存儲(chǔ)器單元區(qū)IA中，由于存儲(chǔ)器柵電極MG用作掩膜，因此通過與存儲(chǔ)器柵電極MG的側(cè)壁(與經(jīng)由絕緣膜MZ相鄰于控制柵電極CG的側(cè)壁相反的側(cè)壁)自對(duì)準(zhǔn)而形成η—型半導(dǎo)體區(qū)ΕΧ1。而且，在存儲(chǔ)器單元區(qū)IA中，由于控制柵電極CG用作掩膜，因此通過與控制柵電極CG的側(cè)壁(與經(jīng)由絕緣膜MZ相鄰于存儲(chǔ)器柵電極MG的側(cè)壁相反的側(cè)壁)自對(duì)準(zhǔn)而形成η—型半導(dǎo)體區(qū)ΕΧ2。另一方面，在外圍電路區(qū)IB中，由于柵電極GE用作掩膜，因此通過與柵電極GE的兩個(gè)側(cè)壁自對(duì)準(zhǔn)而形成η—型半導(dǎo)體區(qū)ΕΧ3。
[0167]各個(gè)η—型半導(dǎo)體區(qū)EXl和ΕΧ2可用作存儲(chǔ)器單元區(qū)IA中形成的存儲(chǔ)器單元的源/漏區(qū)(源或漏區(qū))的一部分。另一方面，各個(gè)η—型半導(dǎo)體區(qū)ΕΧ3可用作外圍電路區(qū)IB中形成的MISFET的源/漏區(qū)(源或漏區(qū))的一部分。η—型半導(dǎo)體區(qū)EXl、ΕΧ2和ΕΧ3可在同一離子注入步驟中形成，但是也可在不同的離子注入步驟中形成。
[0168]隨后，在控制柵電極CG以及存儲(chǔ)器柵電極MG的相應(yīng)側(cè)壁上以及柵電極GE的側(cè)壁上，形成各由絕緣膜制成的側(cè)壁間隔物(側(cè)壁或側(cè)壁絕緣膜)SW(圖2中的步驟S18)。側(cè)壁間隔物SW可被認(rèn)為是側(cè)壁絕緣膜。
[0169]具體地，步驟S18中形成側(cè)壁間隔物SW的步驟可如下執(zhí)行。即，用于形成側(cè)壁間隔物SW的絕緣膜利用CVD方法等沉積在半導(dǎo)體襯底SB的整個(gè)主表面上且隨后被各向異性蝕刻(回蝕)。因此，如圖21中所示，絕緣膜選擇性保留在控制柵電極CG以及存儲(chǔ)器柵電極MG的相應(yīng)側(cè)壁上以及柵電極GE的側(cè)壁上以能形成側(cè)壁間隔物SW。在柵電極GE的兩個(gè)側(cè)壁上、在與經(jīng)由絕緣膜MZ相鄰于存儲(chǔ)器柵電極MG的控制柵電極CG的側(cè)壁相反的控制柵電極CG的側(cè)壁上、以及在與經(jīng)由絕緣膜MZ相鄰于控制柵電極CG的存儲(chǔ)器柵電極MG的側(cè)壁相反的存儲(chǔ)器柵電極MG的側(cè)壁上形成側(cè)壁間隔物SW。
[0170]隨后，如圖21中所示，n+型半導(dǎo)體區(qū)(η型雜質(zhì)擴(kuò)散層或源/漏區(qū))SDl、SD2和SD3利用離子注入方法形成(圖2中的步驟S19)。
[0171]在步驟S19中，利用控制柵電極CG、存儲(chǔ)器柵電極MG、柵電極GE以及其側(cè)壁上的側(cè)壁間隔物SW作為掩膜(離子注入抑制掩膜)，諸如砷(As)或磷(P)的η型雜質(zhì)被離子注入半導(dǎo)體襯底SB(n型阱PWl和PW2)以由此能形成η+型半導(dǎo)體區(qū)SDl、SD2和SD3。此時(shí)，在存儲(chǔ)器單元區(qū)IA中，由于存儲(chǔ)器柵電極MG以及存儲(chǔ)器柵電極MG的側(cè)壁上的側(cè)壁間隔物SW各用作掩膜，因此通過與存儲(chǔ)器柵電極MG的側(cè)壁上的側(cè)壁間隔物SW自對(duì)準(zhǔn)而形成η+型半導(dǎo)體區(qū)SD1。而且，在存儲(chǔ)器單元區(qū)IA中，由于控制柵電極CG和控制柵電極CG的側(cè)壁上的側(cè)壁間隔物SW各用作掩膜，因此通過與控制柵電極CG的側(cè)壁上的側(cè)壁間隔物SW自對(duì)準(zhǔn)而形成η+型半導(dǎo)體區(qū)SD2。另一方面，在外圍電路區(qū)IB中，由于柵電極GE和其側(cè)壁上的側(cè)壁間隔物SW各用作掩膜，因此通過與柵電極GE的兩個(gè)側(cè)壁上的側(cè)壁間隔物SW自對(duì)準(zhǔn)而形成η+型半導(dǎo)體區(qū)SD3。因此，形成LDD(輕摻雜漏)結(jié)構(gòu)。η+型半導(dǎo)體區(qū)SD1、SD2和SD3可在同一離子注入步驟中形成，而也可在不同離子注入步驟中形成。
[0172]以此方式，η—型半導(dǎo)體區(qū)EXl和具有高于η—型半導(dǎo)體區(qū)EXl的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)SDl形成用作存儲(chǔ)器晶體管的源區(qū)的η型半導(dǎo)體區(qū)(對(duì)應(yīng)于下述圖25中的半導(dǎo)體區(qū)MS)。而且，η—型半導(dǎo)體區(qū)EX2和具有高于η—型半導(dǎo)體區(qū)EX2的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)SD2形成用作控制晶體管的漏區(qū)的η型半導(dǎo)體區(qū)(對(duì)應(yīng)于下述圖25中的半導(dǎo)體區(qū)MD)。而且，η—型半導(dǎo)體區(qū)ΕΧ3和具有高于η—型半導(dǎo)體區(qū)ΕΧ3的雜質(zhì)濃度的η+型半導(dǎo)體區(qū)SD3形成各用作外圍電路區(qū)IB中的MISFET的源/漏區(qū)(源或漏半導(dǎo)體區(qū))的η型半導(dǎo)體區(qū)。η+型半導(dǎo)體區(qū)SDl具有高于η—型半導(dǎo)體區(qū)EXl的雜質(zhì)濃度以及深于其的結(jié)深度。η+型半導(dǎo)體區(qū)SD2具有高于η—型半導(dǎo)體區(qū)ΕΧ2的雜質(zhì)濃度以及深于其的結(jié)深度。各個(gè)η+型半導(dǎo)體區(qū)SD3具有高于各個(gè)η—型半導(dǎo)體區(qū)ΕΧ3的雜質(zhì)濃度以及深于其的結(jié)深度。
[0173]隨后，執(zhí)行活化退火(圖2中的步驟S20)，其作為用于活化引入源和漏半導(dǎo)體區(qū)(η—型半導(dǎo)體區(qū)ΕΧ1、ΕΧ2和ΕΧ3以及η+型半導(dǎo)體區(qū)SD1、SD2和SD3)中的雜質(zhì)的熱處理(圖2中的步驟S20)。
[0174]以此方式，非易失性存儲(chǔ)器中的存儲(chǔ)器單元MC形成在存儲(chǔ)器單元區(qū)IA中，且MISFET形成在外圍電路區(qū)IB中。
[0175]隨后，如圖22中所示，形成金屬硅化物層SL。金屬硅化物層SL例如由鎳硅化物，鉑添加鎳硅化物等制成。金屬硅化物層SL可通過執(zhí)行所謂的硅化(自對(duì)準(zhǔn)硅化)工藝而形成在控制柵電極CG、金屬柵電極MG、柵電極GE以及n+型半導(dǎo)體區(qū)SDl、SD2和SD3的相應(yīng)上部中。通過形成金屬硅化物層SL、可降低擴(kuò)散電阻、接觸電阻等等。但是，金屬硅化物層SL的形成也可由于不必要而被省略。金屬硅化物層SL可不形成在所有控制柵電極CG、存儲(chǔ)器柵電極MG、柵電極GE以及n+型半導(dǎo)體區(qū)SDl、SD2和SD3中，而是僅形成在它們的某些中。
[0176]隨后，如圖23中所示，在半導(dǎo)體襯底SB的整個(gè)主表面上，層間絕緣膜ILl形成為絕緣膜以便覆蓋控制柵電極CG、存儲(chǔ)器柵電極MG、柵電極GE以及側(cè)壁間隔物SW。
[0177]層間絕緣膜ILl由單層二氧化硅膜、包括氮化硅膜和形成在氮化硅膜上的比氮化硅膜厚度的二氧化硅膜的層疊膜等制成，且可利用例如CVD方法等形成。在層間絕緣膜ILl的形成之后，層間絕緣膜ILl的上表面利用CMP(化學(xué)機(jī)械拋光)方法等根據(jù)需要被平坦化。
[0178]隨后，利用使用光刻方法在層間絕緣膜ILl上形成的光刻膠圖案(未示出)作為蝕刻掩膜，層間絕緣膜ILl被干法蝕刻以形成有接觸孔(開口或通孔)。
[0179]隨后，在接觸孔中，由鎢(W)等制成的導(dǎo)電插塞PG形成為連接導(dǎo)體部。
[0180]為了形成插塞PG，例如在包括接觸孔內(nèi)部(底部和側(cè)壁)的層間絕緣膜ILl上形成阻擋導(dǎo)體膜。阻擋導(dǎo)體膜例如由鈦膜、氮化鈦膜或其層疊膜制成。隨后，在阻擋導(dǎo)體膜上，由鎢膜等制成的主導(dǎo)體膜形成為嵌入接觸孔中。隨后，層間絕緣膜ILl上的不需要的主導(dǎo)體膜以及不需要的阻擋導(dǎo)體膜通過CMP方法、回蝕方法等去除，以能形成插塞PG。注意到，為了簡化說明，圖23整體示出各個(gè)插塞PG中包括的阻擋導(dǎo)體膜和主導(dǎo)體膜。
[0181]接觸孔和嵌入其中的插塞PG形成在n+型半導(dǎo)體區(qū)SD1、SD2和SD3、控制柵電極CG、存儲(chǔ)器柵電極MG、柵電極GE等上。在各個(gè)接觸孔底部處，暴露半導(dǎo)體襯底SB的主表面的一部分、例如n+型半導(dǎo)體區(qū)SD1、SD2和SD3(其表面上的金屬硅化物層SL)的一部分、控制柵電極CG的一部分(其頂表面上的金屬娃化物層SL)、存儲(chǔ)器柵電極MG的一部分(其頂表面上的金屬硅化物層SL)、柵電極GE的一部分(其頂表面上的金屬硅化物層SL)等。注意到圖23的截面圖示出其中n+型半導(dǎo)體區(qū)SDl、SD2和SD3的部分(其頂表面上的金屬硅化物層SL)暴露在接觸孔底部且電連接至嵌入接觸孔中的插塞PG的截面圖。
[0182]隨后，在其中嵌入了插塞PG的層間絕緣膜ILl上，形成作為第一層布線的布線(布線層)Ml。將給出布線Ml利用鑲嵌技術(shù)(其在這里為單鑲嵌技術(shù))形成的情況的說明。
[0183]首先，如圖24中所示，在其中嵌入插塞PG的層間絕緣膜ILl上，形成絕緣膜IL2。絕緣膜IL2也可由包括多個(gè)絕緣膜的層疊膜形成。隨后，在絕緣膜IL2的預(yù)定區(qū)中，通過采用光刻膠圖案(未示出)作為蝕刻掩膜的干法蝕刻形成布線溝槽(用于布線的溝槽)。隨后，在包括布線溝槽的底部和側(cè)壁的絕緣膜IL2上，形成阻擋導(dǎo)體膜。阻擋導(dǎo)體膜例如由氮化鈦膜、鉭膜、氮化鉭膜等制成。隨后，通過CVD方法、濺射方法等，將銅籽晶層形成在阻擋導(dǎo)體膜上。而且，利用電鍍方法等，銅鍍膜形成在將嵌入各個(gè)布線溝槽中的籽晶層上。隨后，通過CMP方法，通過去除除布線溝槽中之外的區(qū)上的主導(dǎo)體膜(銅鍍膜以及籽晶層)以及阻擋導(dǎo)體膜，形成作為主導(dǎo)電材料的利用嵌入布線溝槽中的銅的第一層布線Ml。在圖24中，為了更簡單說明，阻擋導(dǎo)體膜、籽晶層以及銅鍍膜整體示出為各個(gè)布線Ml。
[0184]布線Ml經(jīng)由插塞PG電連接至存儲(chǔ)器晶體管的源區(qū)(半導(dǎo)體區(qū)MS)、控制晶體管的漏區(qū)(半導(dǎo)體區(qū)MD)、外圍電路區(qū)IB中的MISFET的源/漏區(qū)(n+型半導(dǎo)體區(qū)SD3)、控制柵電極CG、存儲(chǔ)器柵電極MG、柵電極GE等。隨后，通過雙鑲嵌方法等形成第二以及更高層的布線，但是這里省略其解釋和說明。布線Ml以及位于其上的層中的布線不限于鑲嵌布線。布線Ml和位于其上的層中的布線也可通過圖案化用于布線的導(dǎo)體膜形成。例如，布線Ml和位于其上的層中的布線也可為鎢布線、鋁布線等。
[0185]由此，制造本實(shí)施例中的半導(dǎo)體器件。
[0186]〈有關(guān)半導(dǎo)體器件的結(jié)構(gòu)〉
[0187]隨后，將參考圖25和26給出本實(shí)施例中的半導(dǎo)體器件中的非易失性存儲(chǔ)器中的各個(gè)存儲(chǔ)器單元的構(gòu)造的說明。
[0188]圖25示出本實(shí)施例中的半導(dǎo)體器件的主要部分截面圖，其為非易失性存儲(chǔ)器的存儲(chǔ)器單元區(qū)的主要部分截面圖。圖26是存儲(chǔ)器單元的等效電路圖。注意到，在圖25中，為了更簡單說明，省略上述圖24中的結(jié)構(gòu)的層間絕緣膜ILl和IL2、插塞PG以及布線Ml的說明。
[0189]如圖25中所示，在半導(dǎo)體襯底SB中，形成包括存儲(chǔ)器晶體管和控制晶體管的非易失性存儲(chǔ)器中的存儲(chǔ)器單元MC。在實(shí)際情況下，在半導(dǎo)體襯底SB中，多個(gè)存儲(chǔ)器單元MC形成為陣列式構(gòu)造。各個(gè)存儲(chǔ)器單元區(qū)都通過隔離區(qū)(對(duì)應(yīng)于上述隔離區(qū)ST且在圖25中未示出)與其他區(qū)電隔離。
[0190]如圖25和26中所示，本實(shí)施例中的半導(dǎo)體器件中的非易失性存儲(chǔ)器中的存儲(chǔ)器單元MC是分裂柵存儲(chǔ)器單元，其中作為具有控制柵電極CG的控制晶體管(用于選擇存儲(chǔ)器單元的晶體管)以及具有存儲(chǔ)器柵電極MG的存儲(chǔ)器晶體管(用于存儲(chǔ)的晶體管)的兩個(gè)MISFET彼此連接。
[0191]這里，包括具有電荷存儲(chǔ)部(電荷存儲(chǔ)層)的柵絕緣膜以及存儲(chǔ)器柵電極MG的MISFET被稱為存儲(chǔ)器晶體管，且包括柵絕緣膜和控制柵電極CG的MISFET被稱為控制晶體管。
[0192]下文將具體說明存儲(chǔ)器單元MC的構(gòu)造。
[0193]如圖25中所示，非易失性存儲(chǔ)器中的存儲(chǔ)器單元MC包括形成在半導(dǎo)體襯底SB的ρ型阱PWl中的源和漏η型半導(dǎo)體區(qū)MS和MD、形成在半導(dǎo)體襯底SB(p型阱PWl)上的控制柵電極CG、以及形成在半導(dǎo)體襯底SB(p型阱PWl)上的相鄰于控制柵電極CG的存儲(chǔ)器柵電極MG。非易失性存儲(chǔ)器中的存儲(chǔ)器單元MC還包括形成在控制柵電極CG以及半導(dǎo)體襯底SB(p型阱PWl)之間的絕緣膜(柵絕緣膜)GF以及形成在存儲(chǔ)器柵電極MG和半導(dǎo)體襯底SB(p型阱PWl)之間的絕緣膜MZ。
[0194]控制柵電極CG以及存儲(chǔ)器柵電極MG沿半導(dǎo)體襯底SB的主表面延伸，且具有插入在控制柵電極CG以及存儲(chǔ)器柵電極MG的相應(yīng)的面對(duì)的側(cè)表面之間的絕緣膜MZ，并且被并排地設(shè)置?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG的延伸方向通常垂直于上述圖25以及圖3至24的紙面的表面?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG經(jīng)由絕緣膜GF或絕緣膜MZ形成在半導(dǎo)體區(qū)MD和MS之間的半導(dǎo)體襯底SB(p型阱PWl)上。存儲(chǔ)器柵電極MG位于更靠近半導(dǎo)體區(qū)MS的位置。控制柵電極CG位于更靠近半導(dǎo)體區(qū)MD的位置。注意到控制柵電極CG經(jīng)由絕緣膜GF形成在半導(dǎo)體襯底SB上，同時(shí)存儲(chǔ)器柵電極MG經(jīng)由絕緣膜MZ形成在半導(dǎo)體襯底SB上。
[0195]控制柵電極CG以及存儲(chǔ)器柵電極MG彼此相鄰，且以絕緣膜MZ插入其間。絕緣膜MZ在作為存儲(chǔ)器柵電極MG和半導(dǎo)體襯底SB(p型阱PWl)之間的區(qū)以及存儲(chǔ)器柵電極MG和控制柵電極CG之間的區(qū)的兩個(gè)區(qū)上延伸。
[0196]形成在控制柵電極CG以及半導(dǎo)體襯底SB(p型阱PWl)之間的絕緣膜GF用作控制晶體管的柵絕緣膜。另一方面，存儲(chǔ)器柵電極MG以及半導(dǎo)體襯底SB(p型阱PWl)之間的絕緣膜MZ用作存儲(chǔ)器晶體管的柵絕緣膜(具有內(nèi)部電荷存儲(chǔ)部的柵絕緣膜)，同時(shí)存儲(chǔ)器柵電極MG和控制柵電極CG之間的絕緣膜MZ用作用于在存儲(chǔ)器柵電極MG和控制柵電極CG之間提供絕緣(電絕緣)的絕緣膜。
[0197]對(duì)于絕緣膜MZ來說，氮化硅膜MZ2是用于存儲(chǔ)電荷并用作電荷存儲(chǔ)層(電荷存儲(chǔ)部)的絕緣膜。即，氮化硅膜MZ2是絕緣膜MZ中形成的俘獲絕緣膜。因此，絕緣膜MZ可被認(rèn)為是具有內(nèi)部電荷存儲(chǔ)部的絕緣膜(其在這里是氮化硅膜MZ2)。
[0198]位于氮化硅膜MZ2上和下的各個(gè)二氧化硅膜MZ3和MZl用作電荷屏蔽層或電荷限制層。通過為在存儲(chǔ)器柵電極MG和半導(dǎo)體襯底SB之間的絕緣膜MZ提供其中氮化硅膜MZ2插入二氧化硅膜MZ3和MZl之間的結(jié)構(gòu)，電荷可被存儲(chǔ)在氮化硅膜MZ2中。
[0199]各個(gè)半導(dǎo)體區(qū)MS和MD是源或漏η型半導(dǎo)體區(qū)。這里，半導(dǎo)體區(qū)MS是用作源區(qū)的η型半導(dǎo)體區(qū)。半導(dǎo)體區(qū)MD是用作漏區(qū)的η型半導(dǎo)體區(qū)。源半導(dǎo)體區(qū)MS包括η—型半導(dǎo)體區(qū)EXl (延伸區(qū))以及具有高于η—型半導(dǎo)體區(qū)EXl的雜質(zhì)濃度的η+型半導(dǎo)體區(qū)SDl(源區(qū))。漏半導(dǎo)體區(qū)MD包括η—型半導(dǎo)體區(qū)ΕΧ2(延伸區(qū))以及具有高于η—型半導(dǎo)體區(qū)ΕΧ2的雜質(zhì)濃度的η+型半導(dǎo)體區(qū)SD2(漏區(qū))。
[0200]半導(dǎo)體區(qū)MS形成在半導(dǎo)體襯底SB中在柵長度方向(存儲(chǔ)器柵電極MG的柵長度方向)上相鄰于存儲(chǔ)器柵電極MG的位置處。半導(dǎo)體區(qū)MD形成在半導(dǎo)體襯底SB中在柵長度方向(控制柵電極CG的柵長度方向)上相鄰于控制柵電極CG的位置處。在彼此不相鄰的存儲(chǔ)器柵電極MG和控制柵電極CG的相應(yīng)側(cè)壁上，形成側(cè)壁間隔物SW。
[0201]在制造的半導(dǎo)體器件中，更低濃度的η—型半導(dǎo)體區(qū)EXl形成在存儲(chǔ)器柵電極MG的側(cè)壁上的側(cè)壁間隔物SW下，且更高濃度的η+型半導(dǎo)體區(qū)SDl形成在更低濃度的η—型半導(dǎo)體區(qū)EXl外部。因此，更低濃度的η—型半導(dǎo)體區(qū)EXl形成為相鄰于存儲(chǔ)器晶體管的溝道區(qū)且更高濃度的η+型半導(dǎo)體區(qū)SDl形成為相鄰于更低濃度的η—型半導(dǎo)體區(qū)EXl且通過對(duì)應(yīng)于η—型半導(dǎo)體區(qū)EXl的距離與存儲(chǔ)器晶體管的溝道區(qū)間隔開。
[0202]在制造的半導(dǎo)體器件中，更低濃度的η—型半導(dǎo)體區(qū)ΕΧ2形成在控制柵電極CG的側(cè)壁上的側(cè)壁間隔物SW下，且更高濃度的η+型半導(dǎo)體區(qū)SD2形成在更低濃度的η—型半導(dǎo)體區(qū)ΕΧ2外部。因此，更低濃度的η—型半導(dǎo)體區(qū)ΕΧ2形成為相鄰于控制晶體管的溝道區(qū)且更高濃度的η+型半導(dǎo)體區(qū)SD2形成為相鄰于更低濃度的η—型半導(dǎo)體區(qū)ΕΧ2且通過對(duì)應(yīng)于η—型半導(dǎo)體區(qū)E X 2的距離與控制晶體管的溝道區(qū)間隔開。
[0203]在存儲(chǔ)器柵電極MG下的絕緣膜MZ下，形成存儲(chǔ)器晶體管的溝道區(qū)。另一方面，在控制柵電極CG下的絕緣膜GF下，形成控制晶體管的溝道區(qū)。
[0204]在控制柵電極CG、存儲(chǔ)器柵電極MG、n+型半導(dǎo)體區(qū)SDl以及η+型半導(dǎo)體區(qū)SD2的相應(yīng)的上部中，利用硅化技術(shù)形成金屬硅化物層SL。
[0205]〈關(guān)于非易失性存儲(chǔ)器的操作〉
[0206]以下將參考圖27給出非易失性存儲(chǔ)器的操作的示例的說明。
[0207]圖27是示出在本實(shí)施例的“寫入”、“擦除”以及“讀取”操作過程中，電壓被施加至所選存儲(chǔ)器單元的相應(yīng)部分的條件下的示例的圖表。圖27的圖表示出在各個(gè)“寫入”、“擦除”以及“讀取”操作過程中施加至如圖25和26中所示的存儲(chǔ)器單元的存儲(chǔ)器柵電極MG的電壓Vmg、施加至其源區(qū)(半導(dǎo)體區(qū)MS)的電壓Vs、施加至其控制柵電極CG的電壓Vcg、施加至其漏區(qū)(半導(dǎo)體區(qū)MD)的電壓Vd、以及施加至其ρ型阱PWl的基極電壓Vb。注意到圖27的圖表中所示的是電壓施加的條件的優(yōu)選示例且不限于此。電壓施加的條件可根據(jù)需要進(jìn)行各種改變。在本實(shí)施例中，將電子注入作為存儲(chǔ)器晶體管的絕緣膜MZ中的電荷存儲(chǔ)部的氮化硅膜MZ2定義為“寫入”操作，且將空穴注入氮化硅膜MZ2定義為“擦除”操作。
[0208]寫入方法再分成被稱為所謂的SSI(源側(cè)注入)方法的寫入方法，其通過根據(jù)源側(cè)結(jié)的熱電子注入的執(zhí)行而執(zhí)行寫入操作，以及被稱為所謂的FN(Fowler Nordheim)方法的寫入方法，其利用FN隧穿執(zhí)行寫入操作。
[0209]例如通過將如圖27的圖表中的行A或B中的“寫入操作電壓”所示的電壓施加至將要執(zhí)行寫入操作的所選存儲(chǔ)器單元的相應(yīng)部分以及將電子注入所選存儲(chǔ)器單元的絕緣膜MZ中的氮化硅膜MZ2而執(zhí)行根據(jù)SSI方法的寫入操作。此時(shí)，熱電子產(chǎn)生在兩個(gè)柵電極(存儲(chǔ)器柵電極MG以及控制柵電極CG)之間的空間下的溝道區(qū)(源和漏區(qū)之間)中且注入存儲(chǔ)器柵電極MG下的絕緣膜MZ中的作為電荷存儲(chǔ)部的氮化硅膜MZ2。注入的熱電子(電子)由絕緣膜MZ中的氮化硅膜MZ2中的俘獲電平俘獲，致使存儲(chǔ)器晶體管的閾值增大。即，存儲(chǔ)器晶體管進(jìn)入與入狀態(tài)。
[0210]例如通過將如圖27的圖表中的行C或D中的“寫入操作電壓”所示的電壓施加至將要執(zhí)行寫入操作的所選存儲(chǔ)器單元的各個(gè)部分并致使來自所選存儲(chǔ)器單元中的存儲(chǔ)器柵電極MG的電子的隧穿且將其注入絕緣膜MZ中的氮化硅膜MZ2中而執(zhí)行根據(jù)FN方法的寫入操作。此時(shí)，來自存儲(chǔ)器柵電極MG的電子通過FN隧穿而隧穿通過二氧化硅膜MZ3而注入絕緣膜MZ且通過絕緣膜MZ中的氮化硅膜MZ2中的俘獲電平俘獲，致使存儲(chǔ)器晶體管的閾值電壓增大。即，存儲(chǔ)器晶體管進(jìn)入寫入狀態(tài)。
[0211]注意到根據(jù)FN方法的寫入操作也可通過使來自半導(dǎo)體襯底SB的電子隧穿并將其注入絕緣膜MZ中的氮化硅膜MZ2而執(zhí)行。
[0212]擦除方法再分成被稱為所謂的BTBT(帶-帶隧穿現(xiàn)象)方法的擦除方法，其通過利用BTBT的熱空穴注入而執(zhí)行擦除操作，以及被稱為所謂的FN(Fowler Nordheim)方法的擦除方法，其利用FN隧穿執(zhí)行擦除操作。
[0213]通過將由BTBT產(chǎn)生的空穴注入電荷存儲(chǔ)部(絕緣膜MZ中的氮化硅膜MZ2)而執(zhí)行根據(jù)BTBT方法的擦除操作。例如，如圖27的圖表中的行A或C中所示的“擦除操作電壓”的電壓施加至將要執(zhí)行擦除操作的所選存儲(chǔ)器單元的各個(gè)部分。因此，空穴利用BTBT現(xiàn)象產(chǎn)生并經(jīng)歷電場加速而被注入所選存儲(chǔ)器單元的絕緣膜MZ中的氮化硅膜MZ2，因此降低了存儲(chǔ)器晶體管的閾值電壓。即，存儲(chǔ)器晶體管進(jìn)入擦除狀態(tài)。
[0214]例如通過將圖27的圖表中的行B或D中所示的“擦除操作電壓”的電壓施加至將執(zhí)行擦除操作的所選存儲(chǔ)器單元的各個(gè)部分并致使空穴從所選存儲(chǔ)器單元的存儲(chǔ)器柵電極MG隧穿且將其注入絕緣膜MZ中的氮化硅膜MZ2而執(zhí)行根據(jù)FN方法的擦除操作。此時(shí)，來自存儲(chǔ)器柵電極MG的空穴通過FN隧穿而隧穿通過二氧化硅膜MZ3以注入絕緣膜MZ中且通過絕緣膜MZ中的氮化硅膜MZ2中的俘獲電平而俘獲，致使存儲(chǔ)器晶體管的閾值電壓降低。即存儲(chǔ)器晶體管進(jìn)入擦除狀態(tài)。
[0215]注意到根據(jù)FN方法的擦除操作也可通過使空穴從半導(dǎo)體襯底SB隧穿并將其注入絕緣膜MZ中的氮化硅膜MZ2而執(zhí)行。
[0216]在讀取操作過程中，例如如圖27的圖表中的行A、B、C或D中所示的“讀取操作電壓”的電壓施加至將執(zhí)行讀取操作的所選存儲(chǔ)器單元的各個(gè)部分。通過在讀取操作過程中將施加至存儲(chǔ)器柵電極MG的電壓Vmg設(shè)定為寫入狀態(tài)下的存儲(chǔ)器晶體管的閾值電壓以及擦除狀態(tài)下的其閾值電壓之間的值，可確定寫入狀態(tài)或擦除狀態(tài)。
[0217]〈有關(guān)本發(fā)明人的研究〉
[0218]將給出本發(fā)明人研究的第一和第二研究示例中的制造半導(dǎo)體器件的方法的說明。圖28和29是其制造工藝過程中的第一研究示例中的半導(dǎo)體器件的主要部分截面圖，其示出對(duì)應(yīng)于上述圖3至16以及圖18至24中每一個(gè)的區(qū)的截面圖。
[0219]而且在第一研究示例的情況下，制造工藝到對(duì)應(yīng)于上述圖12的圖28中的結(jié)構(gòu)通過執(zhí)行上述步驟SI I而獲得為止基本上與本實(shí)施例中的制造工藝相同。
[0220]但是，在第一研究示例中，在執(zhí)行上述步驟SII之后，與本實(shí)施例不同，在不執(zhí)行去除步驟S12中的絕緣膜0X1的步驟以及形成步驟S13中的氧化物膜0X2的步驟的情況下執(zhí)行等效于上述步驟S14的回蝕步驟。圖29示出其中已經(jīng)執(zhí)行了等效于上述步驟S14的回蝕步驟的階段。
[0221 ] 但是，在第一研究示例的情況下，步驟S12和S13沒有被執(zhí)行，因此絕緣膜0X1和硅膜PS2利用各向異性蝕刻技術(shù)被回蝕。通過回蝕步驟，在存儲(chǔ)器單元區(qū)IA上，存儲(chǔ)器柵電極MGlOl由經(jīng)由絕緣膜MZ以側(cè)壁間隔物形狀保留在控制柵電極CG的兩個(gè)側(cè)壁中的一個(gè)上的硅膜PS2形成。而且，在存儲(chǔ)器單元區(qū)IA上，硅間隔物SPlOl由經(jīng)由絕緣膜MZ以側(cè)壁間隔物形狀保留在控制柵電極CG的兩個(gè)側(cè)壁中的另一個(gè)上的硅膜PS2形成。存儲(chǔ)器柵電極MGlOl等效于上述存儲(chǔ)器柵電極MG。硅間隔物SPlOl等效于上述硅間隔物SP。
[0222]但是，根據(jù)本發(fā)明人的研究，在第一研究示例的情況下，在其中開始等效于步驟S14的回蝕步驟的階段，存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1的厚度不均勻，致使絕緣膜0X1具有相對(duì)厚的部分以及相對(duì)薄的部分的狀態(tài)。
[0223]S卩，在其中已經(jīng)在步驟S8中形成了絕緣膜0X1的階段，絕緣膜0X1的厚度基本上均勻。但是，在存儲(chǔ)器單元區(qū)IA上，不希望在步驟S8中的絕緣膜0X1形成之后被各個(gè)步驟蝕刻絕緣膜0X1的部分，這致使絕緣膜0X1的非均勻厚度。具體地，通過步驟SlO中的蝕刻步驟，光刻膠圖案RP2的去除之后的清洗處理，以及步驟Sll中的蝕刻步驟蝕刻絕緣膜0X1的部分，致使存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1的非均勻厚度。其更具體的說明如下。
[0224]首先將給出步驟SlO中的蝕刻步驟的說明。因?yàn)閳?zhí)行步驟SlO中的蝕刻步驟以圖案化硅膜PS3，因此在步驟SlO中，在使絕緣膜0X1與硅膜PS3相比較少可能被蝕刻的蝕刻條件下執(zhí)行蝕刻。但是，難以完全消除絕緣膜0X1被蝕刻的可能性。而且，在步驟SlO中的蝕刻步驟中，執(zhí)行各向異性蝕刻。形成在硅膜PS2的階梯部DS上的絕緣膜0X1的部分與形成在硅膜PS2的水平表面(通常平行于半導(dǎo)體襯底SB的主表面的表面)上的硅膜PS2的部分相比較少可能被蝕刻。因此，當(dāng)執(zhí)行步驟SlO中的蝕刻時(shí)，在存儲(chǔ)器單元區(qū)IA上，除形成在硅膜PS2的階梯部DS上的其部分之外的絕緣膜0X1的部分具有小于形成在硅膜PS2的階梯部DS上的絕緣膜0X1的各個(gè)部分的厚度的厚度。
[0225]以下將說明光刻膠圖案RP2的去除之后的濕法清洗處理。在步驟SlO中的蝕刻步驟中，執(zhí)行各向異性蝕刻以便在存儲(chǔ)器單元區(qū)IA上，硅膜PS3的部分在經(jīng)由絕緣膜0X1相鄰硅膜PS2的階梯部DS的位置處保留作為剩余部分PS3a。因此，在剩余部分PS3a存在的情況下執(zhí)行光刻膠圖案RP2的去除步驟以及后續(xù)濕法清洗處理。而且在濕法清洗處理中，難以完全消除絕緣膜0X1被蝕刻的可能性。當(dāng)在去除光刻膠圖案RP2的步驟之后執(zhí)行濕法清洗處理時(shí)，在存儲(chǔ)器單元區(qū)IA上，覆蓋有硅膜PS3的剩余部分PS3a的絕緣膜0X1的部分保留而未被蝕亥IJ。但是，略微蝕刻了絕緣膜OX的其它部分。因此，當(dāng)在去除光刻膠圖案RP2的步驟之后執(zhí)行濕法清洗處理時(shí)，在存儲(chǔ)器單元區(qū)IA上，除形成在硅膜PS2的階梯部DS上的其部分之外的絕緣膜OXl的部分的厚度愈加小于形成在硅膜PS2的階梯部DS上的絕緣膜OXl的各個(gè)部分的厚度。
[0226]以下將說明步驟Sll中的蝕刻步驟。步驟Sll中的蝕刻步驟執(zhí)行為去除硅膜PS3的剩余部分PS3a。因此，在步驟S11中，在絕緣膜OXI與硅膜PS3相比較少可能被蝕刻的蝕刻條件下執(zhí)行蝕刻。但是，難以完全消除絕緣膜0X1被蝕刻的可能性。而且，在步驟Sll中的蝕刻步驟中，執(zhí)行各向同性蝕刻。覆蓋有硅膜PS3的剩余部分PS3a的絕緣膜0X1的部分保留而未被蝕刻直至去除硅膜PS3的剩余部分PS3a。但是，略微蝕刻了絕緣膜0X1的其它部分。因此，當(dāng)執(zhí)行步驟SI I中的蝕刻時(shí)，在存儲(chǔ)器單元區(qū)IA上，除形成在娃膜PS2的階梯部DS上的其部分之外的絕緣膜0X1的部分的厚度愈加小于形成在硅膜PS2的階梯部DS上的絕緣膜0X1的各個(gè)部分的厚度。
[0227]因此，在步驟S8中已經(jīng)形成絕緣膜0X1的階段，即使絕緣膜0X1的厚度基本上均勻，也通過步驟SlO中的蝕刻步驟，光刻膠圖案RP2的去除之后的濕法清洗處理以及步驟Sll中的蝕刻步驟蝕刻絕緣膜0X1的部分，致使存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1的非均勻厚度。即，形成在硅膜PS2的階梯部DS上的絕緣膜0X1的各個(gè)部分的厚度T3以及絕緣膜0X1的其它部分的厚度T4之間的差不期望地增大。
[0228]因此，在第一研究示例的情況下，在絕緣膜0X1的厚度非均勻的狀態(tài)下執(zhí)行等效于步驟S14的回蝕步驟。此外，絕緣膜0X1的非均勻厚度在多個(gè)半導(dǎo)體襯底SB中并非恒定，而是傾向于波動(dòng)且從一個(gè)半導(dǎo)體襯底SB至另一個(gè)變動(dòng)。因此，所形成的存儲(chǔ)器柵電極MGlOl的截面形狀會(huì)從一個(gè)半導(dǎo)體襯底SB至另一個(gè)變動(dòng)。就穩(wěn)定制造半導(dǎo)體器件而言，所形成的存儲(chǔ)器柵電極MGlOl的截面形狀從一個(gè)半導(dǎo)體襯底SB至另一個(gè)變動(dòng)是不期望的。但是，嘗試避免這種情況會(huì)造成困難的工藝管理。
[0229]此外，在存儲(chǔ)器單元區(qū)IA上，由于絕緣膜0X1的非均勻厚度，通過等效于步驟S14的回蝕步驟形成的存儲(chǔ)器柵電極MGlOl可具有不適于存儲(chǔ)器柵電極的截面形狀。例如，如圖29中所示，存儲(chǔ)器柵電極MGlOl可具有在其肩部處具有過度向上突起的突起部TB的截面形狀。當(dāng)在后續(xù)步驟中斷裂時(shí)，過度突起部TB導(dǎo)致污染，因此希望避免過度突起部TB。存儲(chǔ)器柵電極MGlOl也可具有其中各個(gè)側(cè)表面的下部拖尾的截面形狀(由圖29中的箭頭YG所示的區(qū))。就適當(dāng)形成η—型半導(dǎo)體區(qū)EXl以及n+型半導(dǎo)體區(qū)SDl而言，這是不利的，因此希望避免下側(cè)表面的拖尾。注意到硅間隔物SPlOl的截面形狀也與存儲(chǔ)器柵電極MG的截面形狀相同。但是，因?yàn)樵诤罄m(xù)去除硅間隔物SPlOl，因此硅間隔物SPlOl的截面形狀并不重要，而存儲(chǔ)器柵電極MG 1I的截面形狀重要。
[0230]因此，對(duì)于第二研究示例來說，將給出其中在步驟Sll中的蝕刻步驟之后，執(zhí)行上述步驟S12中的去除絕緣膜0X1的步驟的情況的說明，但是與本實(shí)施例不同，再?zèng)]有執(zhí)行步驟S13中形成氧化物膜0X2的步驟的情況下執(zhí)行等效于上述步驟S14的回蝕步驟。圖30和31是其制造工藝過程中的第二研究示例中的半導(dǎo)體器件的主要部分截面圖，其示出對(duì)應(yīng)于上述圖3至16以及圖18至24中每一個(gè)的區(qū)的截面圖。
[0231]在第二研究示例的情況下，在上述圖12中的結(jié)構(gòu)通過在步驟Sll中的蝕刻步驟中去除硅膜PS3的剩余部分PS3a而獲得之后，執(zhí)行等效于步驟S12的步驟以通過各向同性蝕刻(優(yōu)選濕法蝕亥丨j)去除絕緣膜0X1，如對(duì)應(yīng)于上述圖13的圖30中所示。隨后，如圖31中所示，在不執(zhí)行去除光刻膠圖案RP3執(zhí)行等效于步驟S14的回蝕步驟，并借助保留的光刻膠圖案RP3形成存儲(chǔ)器柵電極MG102和硅間隔物SP102。存儲(chǔ)器柵電極MG102等效于上述存儲(chǔ)器柵電極MG和MGlOl。硅間隔物Spl02等效于上述間隔物SP和SPlOl。
[0232]在第二研究示例的情況下，在諸如氧化物膜的絕緣膜沒有形成在硅膜PS2的頂表面上的狀態(tài)下執(zhí)行等效于步驟S14的回蝕步驟。因此，當(dāng)硅膜PS2被回蝕以形成存儲(chǔ)器柵電極MG和硅間隔物SP時(shí)，存儲(chǔ)器柵電極MG102不太可能具有適于存儲(chǔ)器柵電極的截面形狀。即，存儲(chǔ)器柵電極MG102更可能具有例如圖31中所示的存儲(chǔ)器柵電極MG102那樣的截面形狀。
[0233]具體地，存儲(chǔ)器柵電極MG102以側(cè)壁間隔物形狀經(jīng)由絕緣膜MZ形成在控制柵電極CG的側(cè)壁上，且存儲(chǔ)器柵電極MG102的肩部MG102a的高度傾向于降低。這是因?yàn)楫?dāng)硅膜PS2通過各向異性蝕刻回蝕時(shí)，存儲(chǔ)器柵電極MG102的肩部MG102a傾向于被過度回蝕以降低存儲(chǔ)器柵電極MG102的肩部MG102a的高度。當(dāng)存儲(chǔ)器柵電極MG102的肩部MG102a的高度降低時(shí)，在用于形成η—型半導(dǎo)體區(qū)EXl的離子注入步驟中以及在用于形成n+型半導(dǎo)體區(qū)SDl的離子注入步驟中，注入的雜質(zhì)離子更可能貫穿存儲(chǔ)器柵電極MG102的肩部MG102a附近的存儲(chǔ)器柵電極MG102。當(dāng)注入的雜質(zhì)離子已經(jīng)貫穿存儲(chǔ)器柵電極MG102時(shí)，雜質(zhì)離子不期望地被注入各位于存儲(chǔ)器柵電極MG102下的絕緣膜MZ以及襯底區(qū)(ρ型阱PWl)。這會(huì)損傷絕緣膜MZ或改變存儲(chǔ)器晶體管的溝道區(qū)的雜質(zhì)濃度。此外，難以適當(dāng)?shù)匦纬搔恰桶雽?dǎo)體區(qū)EXl和n+型半導(dǎo)體區(qū)SD1。這導(dǎo)致半導(dǎo)體器件的可靠性或性能的退化。因此，希望最大可能地避免注入的雜質(zhì)貫穿存儲(chǔ)器柵電極MG102。
[0234]因此，希望使存儲(chǔ)器柵電極的截面形狀接近矩形。這能更可靠地抑制或避免注入的雜質(zhì)離子貫穿用于形成上述η—型半導(dǎo)體區(qū)EXl的離子注入步驟中以及用于形成上述n+型半導(dǎo)體區(qū)SDl的離子注入步驟中的存儲(chǔ)器柵電極MG102。
[0235]為了實(shí)現(xiàn)上述內(nèi)容，可考慮在其中蝕刻抑制膜形成在硅膜PS2的頂表面上的狀態(tài)下，回蝕蝕刻抑制膜以及硅膜PS2以由此形成存儲(chǔ)器柵電極。這可抑制或避免存儲(chǔ)器柵電極的肩部的高度降低且使存儲(chǔ)器柵電極的截面形狀接近矩形。
[0236]在回蝕硅膜PS2的步驟中，蝕刻抑制膜與硅膜PS2相比較少可能被蝕刻。在第一研究示例的情況下，等效于蝕刻抑制膜的是絕緣膜0X1。在本實(shí)施例的情況下，等效于蝕刻抑制膜的是氧化物膜0X2。在第二研究示例的情況下，沒有與蝕刻抑制膜的等效。
[0237]但是，在第一研究示例的情況下，等效于步驟S14的回蝕步驟在其中形成在硅膜PS2的頂表面上的絕緣膜0X1的厚度不均勻的狀態(tài)下執(zhí)行，如上所述。因此，即使在絕緣膜0X1在回蝕步驟中用作蝕刻抑制膜時(shí)，硅膜PS2也在蝕刻抑制膜的厚度變動(dòng)的狀態(tài)下被回蝕。因此，所形成的存儲(chǔ)器柵電極MGlOl的截面形狀也變動(dòng)。這致使半導(dǎo)體器件的可靠性退化。因此，希望最大可能防止蝕刻抑制膜的厚度變動(dòng)。
[0238]S卩，在回蝕硅膜PS2以形成存儲(chǔ)器柵電極時(shí)，就提高半導(dǎo)體器件的可靠性或性能而言，希望使所形成的存儲(chǔ)器柵電極的截面形狀接近矩形。為了實(shí)現(xiàn)這點(diǎn)，希望在具有厚度盡可能均勻的蝕刻抑制膜形成在硅膜PS2的頂表面上的情況下，回蝕蝕刻抑制膜以及硅膜PS2以形成存儲(chǔ)器柵電極。
[0239]〈關(guān)于主要特性特征和效果〉
[0240]因此，本實(shí)施例的一個(gè)主要特性的特征在于，在步驟S12中去除絕緣膜0X1之后，在步驟S13中形成氧化物膜0X2，且隨后在步驟S14中回蝕氧化物膜0X2和硅膜PS2以形成存儲(chǔ)器柵電極MG(以及硅間隔物SP)。即，在本實(shí)施例中，在絕緣膜OXl的去除之后新形成的不是絕緣膜0X1而是氧化物膜0X2，被用作步驟S14中的回蝕步驟中的蝕刻抑制膜。
[0241]已經(jīng)描述了有關(guān)上述第一研究示例，雖然絕緣膜0X1的厚度在其中已經(jīng)在步驟S8中形成絕緣膜0X1的階段基本上均勻，但是存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1的部分通過后續(xù)各種步驟被蝕刻，致使絕緣膜0X1的非均勻厚度。具體地，通過步驟SlO中的蝕刻步驟，光刻膠圖案RP2去除之后的濕法清洗處理，以及步驟Sll中的蝕刻步驟蝕刻絕緣膜0X1的部分，致使存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1的非均勻厚度。但是，在本實(shí)施例中，即使絕緣膜0X1的膜厚度由于步驟S12之前的各種步驟而變得不均勻，也可通過步驟S12去除具有非均勻膜厚度的絕緣膜0X1。
[0242]因?yàn)樵诓襟ES13中形成氧化物膜0X2且隨后執(zhí)行步驟S14中的回蝕步驟，因此在步驟S13中形成氧化物膜0X2的步驟中可控制步驟S14中執(zhí)行的回蝕步驟階段的氧化物膜0X2的膜厚度及其膜厚度的均勻性。即，通過在步驟S13中將硅膜PS2的頂表面上的氧化物膜0X2均勻形成為預(yù)期厚度，步驟S14中的回蝕步驟可在具有預(yù)期厚度的氧化物膜0X2均勻形成在硅膜PS2的頂表面上的狀態(tài)下執(zhí)行。而且，通過將步驟S13中的氧化物膜0X2形成為適于用作步驟S14中的回蝕步驟中的蝕刻抑制膜的氧化物膜0X2的厚度，步驟S14中的回蝕步驟可在具有適于蝕刻抑制膜的厚度的氧化物膜0X2形成在硅膜PS2的頂表面上的狀態(tài)下執(zhí)行。
[0243]因此，在步驟S14中的回蝕步驟中，氧化物膜0X2用作蝕刻抑制膜且可抑制硅膜PS2的階梯部DS的側(cè)表面被蝕刻。這允許所形成的存儲(chǔ)器柵電極MG具有適于存儲(chǔ)器柵電極的截面形狀(接近矩形)。因此，能提高半導(dǎo)體器件的可靠性和性能。
[0244]例如，因?yàn)闁烹姌OMG具備適于存儲(chǔ)器柵電極的截面形狀(接近矩形)，因此能更可靠地抑制或避免注入的雜質(zhì)離子在用于形成η—型半導(dǎo)體區(qū)EXl的離子注入步驟中以及在用于形成η+型半導(dǎo)體區(qū)SDl的離子注入步驟中貫穿存儲(chǔ)器柵電極MG。這可防止由注入的雜質(zhì)離子貫穿存儲(chǔ)器柵電極MG造成的問題，例如損傷絕緣膜MZ或溝道區(qū)的雜質(zhì)濃度的改變。還能防止旨在形成η—型半導(dǎo)體區(qū)EXl的雜質(zhì)離子以及旨在形成η+型半導(dǎo)體區(qū)SDl的雜質(zhì)離子被注入到不希望的區(qū)中。還能防止其中旨在形成η—型半導(dǎo)體區(qū)EXl的雜質(zhì)離子以及旨在形成η+型半導(dǎo)體區(qū)SDl的雜質(zhì)離子不再被注入到期望的區(qū)中的情況。這允許更適當(dāng)?shù)匦纬搔恰桶雽?dǎo)體區(qū)EXl和η+型半導(dǎo)體區(qū)SD1。因此，能提高半導(dǎo)體器件的可靠性和性能。
[0245]因?yàn)榻^緣膜0X1用作外圍電路區(qū)IB中的MISFET的柵絕緣膜(柵電極GE下的柵絕緣膜)，因此在步驟S8中，需要將絕緣膜0X1的厚度形成為適于外圍電路區(qū)IB上的MISFET的柵絕緣膜。因此，難以將絕緣膜0X1的厚度設(shè)定為適于步驟S14中的回蝕步驟中的蝕刻抑制膜。也從此觀點(diǎn)考慮，在其中絕緣膜0X1用作步驟S14中的回蝕步驟中的蝕刻抑制膜的上述第一研究示例的情況下，不容易將存儲(chǔ)器柵電極MGlOl形成為矩形截面形狀。
[0246]與之相比，在本實(shí)施例中，在步驟S12中去除絕緣膜0X1且在步驟S13中形成的氧化物膜0X2用作步驟S14中的回蝕步驟中的蝕刻抑制膜。這允許步驟S13中形成的氧化物膜0X2的厚度可以獨(dú)立于步驟S8中形成的絕緣膜0X1的厚度而被控制。即，允許步驟S13中形成的氧化物膜0X2以及步驟S8中形成的絕緣膜0X1具有不同厚度。例如，允許步驟S13中形成的氧化物膜0X2的厚度小于步驟S8中形成的絕緣膜0X1的厚度。因此，步驟S13中形成的氧化物膜0X2的厚度可設(shè)定為適于步驟S14中的回蝕步驟中的蝕刻抑制膜的厚度。另一方面，步驟S8中形成的絕緣膜0X1的厚度可以設(shè)定為適于外圍電路區(qū)IB中的MISFET的柵絕緣膜的厚度。因此，能提高半導(dǎo)體器件的可靠性和性能。
[0247]而且，在步驟S18中，優(yōu)選通過等離子體氧化形成氧化物膜0X2。這允許更均勻地形成相對(duì)薄的氧化物膜(0X2)。
[0248]而且，在本實(shí)施例中，蝕刻抑制膜(其對(duì)應(yīng)于上述第一研究示例的情況下的絕緣膜0X1以及對(duì)應(yīng)于本實(shí)施例情況下的氧化物膜0X2)的膜厚度的均勻性與上述第一研究示例相比可進(jìn)一步提高。從另一觀點(diǎn)看，在執(zhí)行步驟S14中的回蝕步驟之前的氧化物膜0X2的膜厚度的均勻性可設(shè)定為高于執(zhí)行步驟S12中的絕緣膜0X1的去除步驟之前的絕緣膜0X1的膜厚度的均勻性。
[0249]因此，滿足八12〈八!'1。這里，八!'1對(duì)應(yīng)于形成在硅膜?32的階梯部(階梯部的側(cè)表面)DS上的各個(gè)絕緣膜0X1的部分的厚度T3以及執(zhí)行步驟S12中的絕緣膜0X1的去除步驟之前的絕緣膜OXI的其他部分的厚度T4之間的差(圖12)(即滿足Δ TI = T3 -T4)。另一方面，ΔT2對(duì)應(yīng)于形成在硅膜PS2的階梯部(階梯部的側(cè)表面)DS上的氧化物膜0X2的各個(gè)部分的厚度T5以及執(zhí)行步驟S14中的回蝕步驟之前的氧化物膜0X2的其他部分的厚度T6之間的差(圖15)(即滿足 ΔΤ2 = Τ5-Τ6)。即，滿足T5-T6〈T3-T4。
[0250]在本實(shí)施例中，在通過在步驟SlO中圖案化硅膜PS3而形成柵電極GE之后，存儲(chǔ)器單元區(qū)IA上的硅膜PS3的剩余部分(PS3a)優(yōu)選利用步驟Sll中的各向同性蝕刻(優(yōu)選濕法蝕亥Ij)去除。這阻止存儲(chǔ)器單元區(qū)IA上的硅膜PS3的剩余部分(PS3a)不利地影響后續(xù)步驟。因此，可更適當(dāng)?shù)匦纬纱鎯?chǔ)器柵電極MG。但是，通過步驟Sll中的蝕刻，絕緣膜0X1的膜厚度的均勻性進(jìn)一步降低。與之相比，在本實(shí)施例中，絕緣膜0X1在步驟S12中被去除且步驟S13中形成的氧化物膜0X2用作步驟S14中的蝕刻步驟中的蝕刻抑制膜。這允許可避免由于步驟SI I中的絕緣膜0X1的均勻性降低造成的缺點(diǎn)。
[0251 ]而且，在本實(shí)施例中，優(yōu)選形成光刻膠圖案RP3 (第二掩膜層)，其覆蓋半導(dǎo)體襯底SB上的外圍電路區(qū)IB并暴露存儲(chǔ)器單元區(qū)IA且隨后執(zhí)行步驟Sll中的蝕刻步驟以及步驟S12中的去除絕緣膜0X1的步驟。因此，在柵電極GE由光刻膠圖案RP3覆蓋的狀態(tài)下執(zhí)行各個(gè)步驟S11和S12中的蝕刻。因此，能防止各個(gè)步驟S11和S12中的蝕刻不利地影響外圍電路區(qū)IB上的柵電極GE。
[0252]而且，在本實(shí)施例中，在上述步驟SlO中，通過利用光刻膠圖案RP2作為蝕刻掩膜圖案化硅膜PS3而形成柵電極GE之后，去除上述光刻膠圖案RP2。在光刻膠圖案RP2去除之后，優(yōu)選執(zhí)行濕法清洗處理。即，優(yōu)選在通過灰化等去除上述光刻膠圖案RP2之后，執(zhí)行濕法清洗處理且隨后利用光刻方法形成光刻膠圖案RP3。這可更可靠地防止光刻膠圖案RP2的殘留物殘留。但是，通過濕法清洗工藝，會(huì)進(jìn)一步降低絕緣膜0X1的膜厚度的均勻性。與之相比，在本實(shí)施例中，在步驟S12中去除絕緣膜OXI，同時(shí)在步驟S13中形成的氧化物膜0X2用作步驟S14中的回蝕步驟中的蝕刻抑制膜。這允許可避免步驟SI I中的絕緣膜0X1的均勻性降低造成的缺點(diǎn)。
[0253]而且，在本實(shí)施例中，在步驟S12中從硅膜PS2的頂表面去除絕緣膜0X1之后，在步驟S13中氧化物膜0X2形成在硅膜PS2的頂表面上。因?yàn)楣に嚥襟E的數(shù)目增加而大于上述第一研究示例，因此如果不注意參考上述圖28和29中所示的第一研究示例說明的問題，則不應(yīng)采用去除絕緣膜0X1之后形成氧化物膜0X2的本實(shí)施例，而應(yīng)采用上述第一研究示例。但是，已經(jīng)注意到該問題，則在步驟S14中采用絕緣膜0X1作為蝕刻抑制膜的上述第一研究示例的情況下，存儲(chǔ)器柵電極如上所述不太可能具有適于存儲(chǔ)器柵電極的截面形狀，即使工藝步驟的數(shù)目會(huì)增多，本發(fā)明人也已經(jīng)采用本實(shí)施例中的制造工藝，其在去除絕緣膜OXl之后形成氧化物膜0X2。因此，可以說僅在認(rèn)識(shí)到參考上述第一研究示例說明的問題之后實(shí)現(xiàn)本實(shí)施例。
[0254](實(shí)施例2)
[0255]圖32是示出實(shí)施例2中的步驟S14的工藝流程圖。圖33至36是其制造工藝過程中實(shí)施例2中的半導(dǎo)體器件的主要部分截面圖。圖33至36示出對(duì)應(yīng)于上述實(shí)施例1中的上述圖3至16以及圖18至24的截面區(qū)。
[0256]實(shí)施例2中的半導(dǎo)體器件的制造工藝直到形成光刻膠圖案RP4以及獲得對(duì)應(yīng)于上述圖15的圖33中的結(jié)構(gòu)為止基本上與上述實(shí)施例1中的半導(dǎo)體器件的制造工藝相同。因此，這里省略其重復(fù)說明且將主要說明與上述實(shí)施例1的不同。但是，在實(shí)施例2中，步驟S13中形成的氧化物膜0X2的膜厚度可設(shè)定為小于上述實(shí)施例1。
[0257]實(shí)施例2與上述實(shí)施例1的主要不同在于用于形成存儲(chǔ)器柵電極MG的步驟S14。即，在實(shí)施例2中，用于形成存儲(chǔ)器柵電極MG的步驟S14包括圖32中所示的三個(gè)步驟S14a、S14b以及S14c。
[0258]具體地，在形成光刻膠圖案RP4且獲得與圖15中所述相同的圖33中的結(jié)構(gòu)之后，如圖34中所示，利用各向異性蝕刻技術(shù)回蝕氧化物膜0X2以及硅膜PS2(圖32中的步驟S14a)。圖34對(duì)應(yīng)于執(zhí)行步驟S14a中的回蝕步驟的階段。
[0259]在步驟S14a中的回蝕步驟中，沒有在其整個(gè)厚度上回蝕硅膜PS2。在對(duì)應(yīng)于其厚度的一部分的硅膜PS2被回蝕的階段終止蝕刻。因此，在已經(jīng)終止步驟S14中的回蝕步驟階段，硅膜PS2以層的形式被保留，還未形成存儲(chǔ)器柵電極MG且還未暴露絕緣膜MZ。
[0260]在步驟S14a的回蝕工藝中，優(yōu)選在氧化物膜0X2與硅膜PS2相比較少可能被蝕刻的蝕刻條件下蝕刻氧化物膜0X2以及硅膜PS2。即，在步驟S14a中，優(yōu)選在氧化物膜0X2的蝕刻速度低于硅膜PS2的蝕刻速度的蝕刻條件下回蝕氧化物膜0X2以及硅膜PS2。這允許氧化物膜0X2適于用作步驟S14a中的回蝕步驟中的蝕刻抑制膜。
[0261]隨后，通過步驟S14a中的回蝕工藝暴露的硅膜PS2的頂表面被氧化以形成硅膜PS2的頂表面(暴露表面)上的氧化物膜(二氧化硅膜)0X3(圖32中的步驟S 14b) ο圖35對(duì)應(yīng)于其中已經(jīng)執(zhí)行了步驟S14b中的氧化步驟的階段。
[0262]隨后，利用各向異性蝕刻技術(shù)，回蝕氧化物膜0X3以及硅膜PS2(圖32中的步驟S14c)。圖36對(duì)應(yīng)于其中已經(jīng)執(zhí)行步驟S14c中的回蝕步驟的階段。
[0263]在步驟S14c中的回蝕工藝中，優(yōu)選在氧化物膜0X3與硅膜PS2相比較少可能被蝕刻的蝕刻條件下回蝕氧化物膜0X3和硅膜PS2。即，在步驟S14c中，優(yōu)選在氧化物膜0X3的蝕刻速度低于硅膜PS2的蝕刻速度的蝕刻條件下回蝕氧化物膜0X3和硅膜PS2。這允許氧化物膜0X3可適當(dāng)用作步驟S14c中的回蝕步驟中的蝕刻抑制膜。
[0264]通過步驟S14a中的回蝕步驟以及步驟S14c中的回蝕步驟，在其整個(gè)厚度上回蝕硅膜PS2。因此，當(dāng)執(zhí)行步驟S14c中的回蝕步驟時(shí)，如圖36中所示，在存儲(chǔ)器單元區(qū)IA上，存儲(chǔ)器柵電極MG經(jīng)由絕緣膜MZ形成在控制柵電極CG的側(cè)壁之一上且硅間隔物SP經(jīng)由絕緣膜MZ形成在控制柵電極CG的其它側(cè)壁上，同時(shí)從其他區(qū)去除硅膜PS2。當(dāng)終止步驟S14c中的回蝕步驟時(shí)，在存儲(chǔ)器單元區(qū)IA上，暴露未被硅間隔物SP以及存儲(chǔ)器柵電極MG覆蓋的絕緣膜MZ的區(qū)。
[0265]因此，在實(shí)施例2中，形成硅間隔物SP以及存儲(chǔ)器柵電極MG的步驟(步驟S14)包括回蝕氧化物膜0X2以及硅膜PS2的步驟S14a，在硅膜PS2的暴露頂表面上形成氧化物膜0X3的步驟S14b，以及回蝕氧化物膜0X3以及硅膜PS2的步驟S14c。
[0266]而且，在實(shí)施例2中，在步驟S14b中，通過氧化處理形成氧化物膜0X3。氧化處理優(yōu)選是等離子體氧化。這允許可容易地將薄氧化物膜0X3的所形成的膜厚度控制為預(yù)期的膜厚度。因此，具有適于允許氧化物膜0X3用作步驟S14c中的回蝕步驟中的蝕刻抑制膜的膜厚度的氧化物膜0X3可在步驟S14b中更適當(dāng)?shù)匦纬?。?dāng)?shù)入x子體氧化用作步驟S14b中的氧化處理時(shí)，可利用同一等離子體處理設(shè)備執(zhí)行步驟S14a中的回蝕步驟，步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟。因此，能在半導(dǎo)體襯底SB置于同一等離子體處理設(shè)備的處理室(腔)中的情況下執(zhí)行步驟S14a中的回蝕步驟，步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟。這允許步驟S14a、S14b以及S14c容易執(zhí)行且可降低需要執(zhí)行步驟S14a、S14b以及S14c的時(shí)間和工作。因此，能提高半導(dǎo)體器件的產(chǎn)量并降低半導(dǎo)體器件的制造成本。
[0267]當(dāng)在半導(dǎo)體襯底SB置于同一等離子體處理設(shè)備的處理室(腔)中的情況下執(zhí)行步驟SI 4a中的回蝕步驟，步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟時(shí)，步驟S14b中的氧化步驟中采用的氣體不同于各個(gè)步驟S14a和S14c中的回蝕步驟中采用的氣體。在步驟S14b中，執(zhí)行采用氧等離子體的氧化處理以抑制蝕刻。
[0268]即，實(shí)施例2對(duì)應(yīng)于，在上述實(shí)施例1中的步驟S14中回蝕硅膜PS2的同時(shí)，暫時(shí)停止蝕刻，借助氧等離子體氧化硅膜PS2的暴露頂表面以形成氧化物膜0X3，且隨后再次回蝕氧化物膜0X3的情況。換言之，在上述實(shí)施例1中的步驟S14中的硅膜PS2的回蝕過程中在硅膜PS2的頂表面上形成氧化物膜0X3對(duì)應(yīng)于實(shí)施例3。
[0269]實(shí)施例2中的其他工藝步驟基本上與上述實(shí)施例1相同，因此這里省略其重復(fù)說明。
[0270]在上述實(shí)施例1中，利用氧化物膜0X2作為步驟S14中的蝕刻抑制膜回蝕硅膜PS2以形成存儲(chǔ)器柵電極MG。這可使所形成的存儲(chǔ)器柵電極MG的截面形狀接近矩形。另一方面，在實(shí)施例2中，利用氧化物膜0X2作為步驟S14a中的蝕刻抑制膜回蝕硅膜PS2且利用氧化物膜0X3作為步驟S14c中的蝕刻抑制膜回蝕硅膜PS2以形成存儲(chǔ)器柵電極MG。這可使所形成的存儲(chǔ)器柵電極MG的截面形狀接近矩形。
[0271]為了使存儲(chǔ)器柵電極MG的截面形狀接近矩形，需要在回蝕硅膜PS2時(shí)確保蝕刻抑制膜的給定厚度。但是，當(dāng)硅膜PS2被回蝕時(shí)的蝕刻抑制膜的厚度增大時(shí)，除其用作存儲(chǔ)器柵電極MG和硅間隔物SP的部分之外的硅膜PS2局部地被保留，會(huì)增大殘留硅膜PS2的蝕刻殘留物的風(fēng)險(xiǎn)。
[0272]與之相比，在實(shí)施例2中，這里作為氧化物膜0X2和0X3的多個(gè)膜在回蝕硅膜PS2時(shí)用作蝕刻抑制膜。因此，可降低氧化物膜0X2和0X3的相應(yīng)厚度。即，當(dāng)實(shí)施例2中的步驟S13中形成的氧化物膜0X2的厚度(形成的膜厚度)以及步驟S14b中形成的氧化物膜0X3的厚度(形成的膜厚度)之和調(diào)整為約等于上述實(shí)施例1中的步驟S13中形成的氧化物膜0X2的厚度(所形成的膜厚度)時(shí)，提供具有矩形截面形狀的存儲(chǔ)器柵電極MG的效果基本相同。因此，實(shí)施例2中的步驟S13中形成的氧化物膜0X2可具有小于上述實(shí)施例1中的步驟S13中形成的氧化物膜0X2的厚度的厚度。而且，實(shí)施例2中的步驟S14b中形成的氧化物膜0X3可具有小于上述實(shí)施例1中的步驟S13中形成的氧化物膜0X2的厚度的厚度。因此，在實(shí)施例2中，除了上述實(shí)施例1中獲得的效果之外，也能獲得，在步驟S14已經(jīng)終止的階段，除其用作存儲(chǔ)器柵電極MG和硅間隔物SP的部分之外的硅膜PS2局部地被保留以致使硅膜PS2的蝕刻殘留物的能夠降低風(fēng)險(xiǎn)的效果。這可進(jìn)一步提高半導(dǎo)體器件的制造生產(chǎn)率。
[0273]另一方面，在上述實(shí)施例1的情況下，不需要執(zhí)行步驟S14b中的氧化步驟，同時(shí)僅需要執(zhí)行一次步驟S14中的回蝕步驟。這可減少半導(dǎo)體器件制造工藝中的步驟數(shù)目。因此，能減少半導(dǎo)體器件的制造時(shí)間并改善其產(chǎn)量。還能降低半導(dǎo)體器件的制造成本。
[0274]而且，在實(shí)施例2中，在步驟S14a中的回蝕步驟之后，可在一個(gè)以上循環(huán)中執(zhí)行步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟。即，已經(jīng)給出了在圖32至36的情況下，在步驟S14a中的回蝕步驟之后在一個(gè)循環(huán)中執(zhí)行步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟的情況的說明。但是，在另一方式下，還能在步驟S14a中的回蝕步驟之后在兩個(gè)以上循環(huán)中執(zhí)行步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟。
[0275]例如步驟S14b中的氧化步驟以及步驟S14c中的回蝕步驟在兩個(gè)循環(huán)中執(zhí)行的情況如下。
[0276]S卩，在執(zhí)行步驟S14a中的回蝕步驟之后，在步驟S14b中執(zhí)行氧化處理以在硅膜PS2的暴露頂表面上形成氧化物膜0X3。隨后，在步驟S14c中，回蝕氧化物膜0X3以及硅膜PS2。此時(shí)，在已經(jīng)終止步驟S14c的階段，硅膜PS2以層的形式被保留，存儲(chǔ)器柵電極MG還未形成，且絕緣膜MZ還未暴露。隨后，在步驟S14b中，再次執(zhí)行氧化處理以在硅膜PS2的暴露頂表面上形成氧化物膜(等效于氧化物膜0X3)。隨后，在步驟S14c中，回蝕氧化物膜(等效于氧化物膜0X3)以及硅膜PS2。因此，如上述圖36中所示，在存儲(chǔ)器單元區(qū)IA上，存儲(chǔ)器柵電極MG經(jīng)由絕緣膜MZ形成在控制柵電極CG的側(cè)壁之一上，且硅間隔物SP經(jīng)由絕緣膜MZ形成在控制柵電極CG的其它側(cè)壁上，同時(shí)從其他區(qū)去除硅膜PS2。在存儲(chǔ)器單元區(qū)IA上，暴露未被硅間隔物SP以及存儲(chǔ)器柵電極MG覆蓋的絕緣膜MZ的區(qū)。
[0277](實(shí)施例3)
[0278]圖37至55是其制造工藝過程中的實(shí)施例3中的半導(dǎo)體器件的主要部分截面圖。
[0279]在上述實(shí)施例1中，非易失性存儲(chǔ)器中的存儲(chǔ)器單元是存儲(chǔ)絕緣膜(對(duì)應(yīng)于上述絕緣膜MZ)中的電荷的一種類型的存儲(chǔ)器單元。但是，在實(shí)施例3中，非易失性存儲(chǔ)器中的存儲(chǔ)器單元是存儲(chǔ)浮柵電極(對(duì)應(yīng)于下述柵電極CG2)中的電荷的一種類型的存儲(chǔ)器單元。
[0280]下文將參考圖37至55說明實(shí)施例3中的半導(dǎo)體器件的制造工藝。這里，主要說明與上述實(shí)施例1的不同之處且省略與上述實(shí)施例1相同內(nèi)容的重復(fù)說明。
[0281]而且在實(shí)施例3中，以與上述實(shí)施例1相同的方式，在上述步驟SI中制備半導(dǎo)體襯底SB，在上述步驟S2中形成隔離區(qū)ST，以及在上述步驟S3中形成P型阱PWl和PW2以獲得上述圖3中的結(jié)構(gòu)。
[0282]隨后，在實(shí)施例3中，執(zhí)行等效于上述步驟S4的步驟以在存儲(chǔ)器單元區(qū)IA上經(jīng)由絕緣膜(柵絕緣膜)GF在半導(dǎo)體襯底SB (P型阱PWl)上形成柵電極CG2，如圖37中所示。
[0283]在上述實(shí)施例1中的步驟S4中，控制柵電極CG經(jīng)由絕緣膜(柵絕緣膜)GF形成在半導(dǎo)體襯底SB(p型阱PWl)的存儲(chǔ)器單元區(qū)IA上。與之相比，在實(shí)施例3中，形成柵電極CG2以替代等效于上述步驟S4的步驟中的控制柵電極CG。柵電極CG經(jīng)由絕緣膜(柵絕緣膜)GF形成在半導(dǎo)體襯底SB(p型阱PWl)的存儲(chǔ)器單元區(qū)IA上。
[0284]實(shí)施例3不同于上述實(shí)施例1之處在于步驟S4的具體方法。將參考圖38至42說明其示例。注意到圖38至42示出等效于實(shí)施例3中的步驟S4的步驟的示例且也可采用另一方法。因此，僅示出存儲(chǔ)器單元區(qū)IA且省略外圍電路區(qū)IB的說明。
[0285]首先，如圖38中所示，在半導(dǎo)體襯底SB的主表面上，形成用于柵絕緣膜的絕緣膜GF。隨后，在半導(dǎo)體襯底SB的主表面上，即絕緣膜GF上，硅膜(摻雜多晶硅膜)PSla形成為用于形成柵電極CG2的導(dǎo)電膜。隨后，在硅膜PSla上，形成由氮化硅膜等制成的絕緣膜ZF1。隨后，利用光刻方法和蝕刻方法圖案化絕緣膜ZF1。隨后，在圖案化的絕緣膜ZFl的側(cè)壁上，通過形成上述側(cè)壁間隔物SW的相同方法形成側(cè)壁絕緣膜SWl。
[0286]隨后，如圖39中所示，利用絕緣膜ZFl以及側(cè)壁絕緣膜SWl作為蝕刻掩膜，蝕刻硅膜PSla以及絕緣膜GF以去除未被絕緣膜ZFl和側(cè)壁絕緣膜SWl覆蓋的硅膜PSla以及絕緣膜GF的相應(yīng)部分。因此，形成各包括硅膜PSla以及各位于硅膜PSla上的側(cè)壁絕緣膜SWl和絕緣膜ZFl的層疊體LM。隨后，在層疊體LM的側(cè)壁(包括硅膜PSla的側(cè)表面以及側(cè)壁絕緣膜SWl的側(cè)表面的側(cè)壁)上，通過形成上述側(cè)壁間隔物SW的相同方法形成側(cè)壁絕緣膜SW2。隨后，通過離子注入方法，在半導(dǎo)體襯底SB(p型阱PWl)中形成η型半導(dǎo)體區(qū)SDLN型半導(dǎo)體區(qū)SD4是源或漏半導(dǎo)體區(qū)且可在這里用作源半導(dǎo)體區(qū)。
[0287]N型半導(dǎo)體區(qū)SD4可通過利用層疊體LM以及層疊體LM的側(cè)壁上的側(cè)壁絕緣膜SW2作為掩膜(離子注入抑制掩膜)，通過離子注入方法將η型雜質(zhì)引入半導(dǎo)體襯底SB(p型阱PWl)而形成。在平面圖中，η型半導(dǎo)體區(qū)SD4形成在彼此相鄰的層疊體LM之間。在另一方式中，η型半導(dǎo)體區(qū)SD4也可在蝕刻硅膜PSla之后且形成側(cè)壁絕緣膜SW2之前通過離子注入而形成?；蛘撸切桶雽?dǎo)體區(qū)SD4也可在形成側(cè)壁絕緣膜SWl之后且蝕刻硅膜PSla之前形成。
[0288]隨后，如圖40中所示，在相鄰的層疊體LM之間，形成硅插塞PGS。硅插塞PGS經(jīng)由側(cè)壁絕緣膜SW2相鄰于層疊體LM的側(cè)壁。例如，用于硅插塞PGS的硅膜(優(yōu)選，摻雜多晶硅膜)形成在半導(dǎo)體襯底SB上以便覆蓋層疊體LM且嵌入相鄰層疊體LM之間的空間中。隨后，回蝕硅膜以由此能形成硅插塞PGS。硅插塞PGS形成在η型半導(dǎo)體區(qū)SD4上。硅插塞PGS的下表面與η型半導(dǎo)體區(qū)SD4的上表面接觸以將硅插塞PGS電連接至η型半導(dǎo)體區(qū)SD4。
[0289]隨后，如圖41中所示，通過蝕刻去除各個(gè)層疊體LM中包括的絕緣膜ZFl且隨后由于去除絕緣膜ZFl而暴露的硅膜PSla通過蝕刻被去除。此時(shí)，硅膜PSla保留在各個(gè)側(cè)壁絕緣膜SWl下。保留在側(cè)壁絕緣膜SWl下的硅膜PSla形成柵電極CG2。因此，在這個(gè)階段，在平面圖中，柵電極CG2的二維形狀以及側(cè)壁絕緣膜SWl的二維形狀基本匹配。
[0290]隨后，如圖42中所示，各向同性蝕刻側(cè)壁絕緣膜SWl。此時(shí)不是整個(gè)側(cè)壁絕緣膜SWl被蝕刻和去除，而是部分側(cè)壁絕緣膜SWl被蝕刻。因此，即使在終止蝕刻時(shí)，也能保留具有減小了尺寸的側(cè)壁絕緣膜SW1。即，在各向同性蝕刻執(zhí)行之后的階段的側(cè)壁絕緣膜SWl的尺寸小于在各向同性蝕刻之前的階段的側(cè)壁絕緣膜SWl的尺寸。而且，在各向同性蝕刻中，側(cè)壁絕緣膜SWl的經(jīng)由側(cè)壁絕緣膜SW2相鄰于硅插塞PGS的側(cè)表面由側(cè)壁絕緣膜SW2覆蓋且因此未被蝕刻，同時(shí)側(cè)壁絕緣膜SWl的相反側(cè)表面被側(cè)蝕刻。因此，在已經(jīng)執(zhí)行各向同性蝕刻之后的階段，側(cè)壁絕緣膜SWl的二維形狀在平面圖中小于柵電極CG2的二維形狀。因此，接近η型半導(dǎo)體區(qū)SD4(接近源)的柵電極CG2的上表面的區(qū)由側(cè)壁絕緣膜SWl覆蓋，同時(shí)柵電極CG2的上表面的相反區(qū)未被側(cè)壁絕緣膜SWl覆蓋并被暴露。因此，柵電極CG2的上表面角部KD及其附近的區(qū)也未被側(cè)壁絕緣膜SWl覆蓋并被暴露。這里，柵電極CG2的上表面角部KD對(duì)應(yīng)于進(jìn)一步遠(yuǎn)離η型半導(dǎo)體區(qū)SD4的柵電極CG2的上表面角部。保留在柵電極CG2下的絕緣膜GF用作柵絕緣膜。
[0291]以此方式，在存儲(chǔ)器單元區(qū)IA中形成圖42的結(jié)構(gòu)且由此獲得上述圖37中的結(jié)構(gòu)。上述圖37中的存儲(chǔ)器單元區(qū)IA中的結(jié)構(gòu)對(duì)應(yīng)于圖42中的結(jié)構(gòu)。
[0292]因此，執(zhí)行等效于步驟S4的步驟，且如上述圖37和42中所示，柵電極CG2經(jīng)由絕緣膜(柵絕緣膜)GF形成在半導(dǎo)體襯底SB(p型阱PWl)的存儲(chǔ)器單元區(qū)IA上。
[0293]在實(shí)施例3的情況下，在這個(gè)階段，形成η型半導(dǎo)體區(qū)SD4以及置于η型半導(dǎo)體區(qū)SD4上且電連接至η型半導(dǎo)體區(qū)SD4的硅插塞PGS。柵電極CG2經(jīng)由側(cè)壁絕緣膜SW2相鄰于硅插塞PGS0
[0294]注意到圖37至55示出在存儲(chǔ)器單元區(qū)IA上共享源區(qū)(其在這里為η型半導(dǎo)體區(qū)SD4)的兩個(gè)存儲(chǔ)器單元的形成。因此，硅插塞PGS置于彼此相鄰并以源η型半導(dǎo)體區(qū)SD4插入其間的存儲(chǔ)器單元的柵電極CG2之間。
[0295]以下步驟類似于包括且在上述實(shí)施例1中的步驟S5之后的步驟。
[0296]S卩，也在實(shí)施例3中，執(zhí)行等效于上述步驟S5的步驟以在半導(dǎo)體襯底SB的主表面(頂表面)上以及柵電極CG2的暴露表面(未被側(cè)壁絕緣膜SWl覆蓋的側(cè)表面以及上表面的部分)上形成用于柵絕緣膜的絕緣膜ΜΖ4，如圖43中所示。因此，絕緣膜ΜΖ4形成在半導(dǎo)體襯底SB上以便覆蓋柵電極CG2，側(cè)壁絕緣膜SWl以及硅插塞PGS。注意到也存在一種情況，其中在側(cè)壁絕緣膜SWl的頂表面上以及隔離區(qū)ST上，未形成絕緣膜ΜΖ4。
[0297]在上述實(shí)施例1中，在步驟S5中形成絕緣膜MZ。但是，在實(shí)施例3的情況下，在等效于步驟S5的步驟中，形成絕緣膜ΜΖ4以替代絕緣膜ΜΖ。在上述實(shí)施例1的情況下，絕緣膜MZ具有電荷存儲(chǔ)部。與之相比，在實(shí)施例3的情況下，各個(gè)柵電極CG2具有電荷存儲(chǔ)功能，因此絕緣膜ΜΖ4沒有電荷存儲(chǔ)部且因此不是俘獲絕緣膜。因此，對(duì)于絕緣膜ΜΖ4來說，可采用單層絕緣膜，且例如可采用二氧化硅膜。形成絕緣膜ΜΖ4的二氧化硅膜例如可利用熱氧化方法或CVD方法形成。
[0298]隨后，執(zhí)行對(duì)應(yīng)于上述步驟S6的步驟以在半導(dǎo)體襯底SB的整個(gè)表面上，即絕緣膜ΜΖ4上形成作為用于形成柵電極MG2的導(dǎo)電膜的硅膜PS2，以便覆蓋存儲(chǔ)器單元區(qū)IA上的柵電極CG2以及硅插塞PGS，如圖43中所示。注意到，在上述實(shí)施例1中，硅膜PS2是用于形成存儲(chǔ)器單元的存儲(chǔ)器柵電極MG的膜(導(dǎo)電膜)。與之相比，在實(shí)施例3的情況下，硅膜PS2是用于形成存儲(chǔ)器單元的柵電極MG2的膜(導(dǎo)電膜)。
[0299]由此通過執(zhí)行等效于步驟S5和S6的步驟，用于存儲(chǔ)器單元的柵電極MG2的導(dǎo)電膜(其在這里為硅膜PS2)經(jīng)由絕緣膜ΜΖ4形成在半導(dǎo)體襯底SB上，以便覆蓋柵電極CG2和硅插塞 PGS 0
[0300]隨后，執(zhí)行等效于上述步驟S7的步驟。即，如圖43中所示，形成如上述實(shí)施例1中形成的相同的光刻膠圖案RP1。隨后，利用光刻膠圖案RPl作為蝕刻掩膜，蝕刻并去除外圍電路區(qū)IB上的硅膜PS2以及絕緣膜ΜΖ4。隨后，去除光刻膠圖案RPl。圖44示出這個(gè)階段。
[0301]因此，在等效于步驟S7的步驟中，從外圍電路區(qū)IB去除硅膜PS2以及絕緣膜ΜΖ4，同時(shí)在存儲(chǔ)器單元區(qū)IA上保留硅膜PS2和絕緣膜ΜΖ4。
[0302]隨后，執(zhí)行等效于上述步驟S8的步驟。等效于步驟S8的步驟基本上與上述實(shí)施例1相同。即，如圖45中所示，絕緣膜0X1形成在硅膜PS2的頂表面上以及半導(dǎo)體襯底SB的主表面的外圍電路區(qū)IB的頂表面上(p型阱PW2的頂表面)。
[0303]隨后，執(zhí)行等效于上述步驟S9的步驟。等效于步驟S9的步驟基本上與上述實(shí)施例1相同。即，如圖45中所示，在半導(dǎo)體襯底SB的整個(gè)主表面上，即絕緣膜0X1上，硅膜PS3形成為用于形成柵電極GE的導(dǎo)電膜。
[0304]由此通過執(zhí)行等效于步驟S8的步驟以及等效于步驟S9的步驟，在存儲(chǔ)器單元區(qū)IA上的硅膜PS2上以及半導(dǎo)體襯底SB的外圍電路區(qū)IB上，經(jīng)由絕緣膜OXI形成用于MISFET的柵電極GE的導(dǎo)電膜(其在這里為硅膜PS3)。
[0305]隨后，執(zhí)行等效于上述步驟SlO的步驟。等效于步驟SlO的步驟基本上與上述實(shí)施例I相同。即，如圖45中所示，形成如上述實(shí)施例1中形成的相同的光刻膠圖案RP2。隨后，如圖46中所示，利用光刻膠圖案RP2作為蝕刻掩膜，利用各向異性蝕刻技術(shù)蝕刻硅膜PS3以形成柵電極GE。在這個(gè)階段，以與上述實(shí)施例1中相同的方式，硅膜PS3的部分保留作為經(jīng)由絕緣膜0X1相鄰于硅膜PS2的階梯部DS的位置處的剩余部分PS3a。
[0306]隨后，執(zhí)行等效于上述步驟Sll的步驟。等效于步驟Sll的步驟基本上與上述實(shí)施例I相同。即，如圖47中所示，形成如上述實(shí)施例1中形成的相同的光刻膠圖案RP3。隨后，利用光刻膠圖案RP3作為蝕刻掩膜，執(zhí)行各向同性蝕刻以由此蝕刻并從存儲(chǔ)器單元區(qū)IA去除硅膜PS3的剩余部分PS3a，如圖48中所示。
[0307]隨后，執(zhí)行等效于上述步驟S12的步驟。等效于步驟S12的步驟基本上與上述實(shí)施例I相同。即，利用光刻膠圖案RP3作為蝕刻掩膜，蝕刻以去除存儲(chǔ)器單元區(qū)IA上的絕緣膜0X1。圖48示出這個(gè)階段。
[0308]隨后，執(zhí)行等效于上述步驟S13的步驟。等效于步驟S13的步驟基本上與上述實(shí)施例I相同。即，如圖49中所示，氧化硅膜PS2的頂表面以在硅膜PS2的頂表面上形成作為絕緣膜的氧化物膜0X2。
[0309]隨后，執(zhí)行等效于上述步驟S14的步驟。等效于步驟S14的步驟基本上與上述實(shí)施例I相同。即，如圖50中所示，形成如上述實(shí)施例1中的相同的光刻膠圖案RP4。隨后，如圖51中所示，利用各向異性蝕刻技術(shù)回蝕氧化物膜0X2和硅膜PS2以形成柵電極MG2。各個(gè)柵電極MG2由經(jīng)由絕緣膜MZ4保留在柵電極CG2的側(cè)壁之一(與經(jīng)由側(cè)壁絕緣膜SW2相鄰于硅插塞PGS的側(cè)壁相反的側(cè)壁)上的硅膜PS2制成。柵電極MG2形成在絕緣膜MZ4上以便經(jīng)由絕緣膜MZ4相鄰于柵電極CG2。隨后，去除光刻膠圖案RP4。
[0310]柵電極MG2經(jīng)由絕緣膜MZ4相鄰于柵電極CG2。對(duì)于各個(gè)柵電極CG2的兩個(gè)側(cè)壁來說，接近源(接近η型半導(dǎo)體區(qū)SD4)的側(cè)壁經(jīng)由側(cè)壁絕緣膜SW2相鄰于硅插塞PGS且與其相反的側(cè)壁經(jīng)由絕緣膜ΜΖ4相鄰于柵電極MG2。
[0311]注意到，在上述實(shí)施例1中，存儲(chǔ)器柵電極MG形成在控制柵電極CG的側(cè)壁之一上，且硅間隔物SP形成在其另一側(cè)壁上。另一方面，在實(shí)施例3中，硅插塞PGS經(jīng)由側(cè)壁絕緣膜SW2存在于柵電極CG2的源上。因此，形成了等效于存儲(chǔ)器柵電極MG的柵電極MG2，但是等效于硅間隔物SP的結(jié)構(gòu)沒有形成。因此，在實(shí)施例3中，不需要執(zhí)行上述步驟S15(去除硅間隔物SP的步驟)。
[0312]隨后執(zhí)行等效于上述步驟S16的步驟以去除未被柵電極MG2覆蓋且通過蝕刻(例如濕法蝕刻)暴露的絕緣膜MZ4的部分，如圖52中所示。在上述實(shí)施例1的情況下，去除絕緣膜MZ，同時(shí)在實(shí)施例3的情況下，去除絕緣膜MZ4。
[0313]因此，柵電極MG2經(jīng)由絕緣膜MZ4形成在半導(dǎo)體襯底SB(p型阱PWl)上以便經(jīng)由絕緣膜MZ4相鄰于柵電極CG2。柵電極CG2以及柵電極MG2是非易失性存儲(chǔ)器的存儲(chǔ)器單元中包括的柵電極。
[0314]隨后，執(zhí)行等效于上述步驟S17的步驟以利用離子注入方法形成η—型半導(dǎo)體區(qū)(η型雜質(zhì)擴(kuò)散層，延伸區(qū)或LDD區(qū))ΕΧ3和ΕΧ5。外圍電路區(qū)IB中的η—型半導(dǎo)體區(qū)ΕΧ3與上述實(shí)施例I中相同。在存儲(chǔ)器單元區(qū)IA中，由于柵電極MG2用作掩膜(離子注入抑制掩膜)，因此η—型半導(dǎo)體區(qū)ΕΧ5通過與柵電極MG2的側(cè)壁(與經(jīng)由絕緣膜ΜΖ4相鄰于柵電極CG2的側(cè)壁相反的側(cè)壁)自對(duì)準(zhǔn)而形成。
[0315]隨后，執(zhí)行等效于上述步驟S18的步驟以形成側(cè)壁間隔物SW，如圖53中所示。側(cè)壁間隔物SW形成在外圍電路區(qū)IB上的柵電極GE的兩個(gè)側(cè)壁上，同時(shí)側(cè)壁間隔物SW形成在存儲(chǔ)器單元區(qū)IA上的各個(gè)柵電極MG2的側(cè)壁之一上(與經(jīng)由絕緣膜ΜΖ4相鄰于柵電極CG2的側(cè)壁相反的側(cè)壁)。
[0316]隨后，執(zhí)行等效于上述步驟S19的步驟以利用離子注入方法形成η+型半導(dǎo)體區(qū)(η型雜質(zhì)擴(kuò)散層或源/漏區(qū))SD3和SD5，如圖53中所示，外圍電路區(qū)IB中的η+型半導(dǎo)體區(qū)SD3與上述實(shí)施例1中相同。在存儲(chǔ)器單元區(qū)IA中，由于柵電極MG2以及側(cè)壁間隔物SW用作掩膜(離子注入抑制掩膜)，因此η+型半導(dǎo)體區(qū)SD5通過與柵電極MG2的側(cè)壁(與經(jīng)由絕緣膜ΜΖ4相鄰于柵電極CG2的側(cè)壁相反的側(cè)壁)上的側(cè)壁間隔物SW自對(duì)準(zhǔn)而形成。各個(gè)η+型半導(dǎo)體區(qū)SD5具有高于各個(gè)η—型半導(dǎo)體區(qū)ΕΧ5的雜質(zhì)濃度且結(jié)深度比其深。η—型半導(dǎo)體區(qū)ΕΧ5和η+型半導(dǎo)體區(qū)SD5形成存儲(chǔ)器單元的源或漏半導(dǎo)體區(qū)。存儲(chǔ)器單元的源半導(dǎo)體區(qū)和漏半導(dǎo)體區(qū)之一由η型半導(dǎo)體區(qū)SD4形成，同時(shí)源半導(dǎo)體區(qū)和漏半導(dǎo)體區(qū)中的另一個(gè)由η—型半導(dǎo)體區(qū)ΕΧ5和η+型半導(dǎo)體區(qū)SD5形成。這里，η型半導(dǎo)體區(qū)SD4可用作源半導(dǎo)體區(qū)，同時(shí)η—型半導(dǎo)體區(qū)ΕΧ5和η+型半導(dǎo)體區(qū)SD5可用作漏半導(dǎo)體區(qū)。
[0317]隨后，執(zhí)行等效于上述步驟S20的活化退火步驟。等效于步驟S20的活化退火步驟基本上與實(shí)施例1相同。
[0318]因此，如圖53中所示，非易失性存儲(chǔ)器的存儲(chǔ)器單元MC2形成在存儲(chǔ)器單元區(qū)IA中，同時(shí)MISFET形成在外圍電路區(qū)IB中。
[0319]隨后，如圖54中所示，根據(jù)需要形成金屬硅化物層SL。通過執(zhí)行硅化工藝，金屬硅化物層SL可形成在柵電極MG2、柵電極GE、n+型半導(dǎo)體區(qū)SD3和SD5以及硅插塞PGS的相應(yīng)上部中。
[0320]隨后，如圖55中所示，以與上述實(shí)施例1相同的方式，在半導(dǎo)體襯底SB的整個(gè)主表面上，形成層間絕緣膜ILl以便覆蓋柵電極CG2、柵電極MG2、柵電極GE、硅插塞PGS以及側(cè)壁間隔物SW。隨后，以與上述實(shí)施例1相同的方式，接觸孔形成在層間絕緣膜ILl中且插塞PG形成在接觸孔中。注意到，在實(shí)施例3中，相應(yīng)的插塞PG形成在柵電極MG2、柵電極GE、硅插塞PGS、n+型半導(dǎo)體區(qū)SD3以及n+型半導(dǎo)體區(qū)SD5上，但是插塞PG未形成在柵電極CG2上。即，插塞PG和電連接至柵電極CG2的布線Ml未形成以在浮置電勢下設(shè)定各個(gè)柵電極Cg2。柵電極CG2為用于存儲(chǔ)電荷的浮柵電極。
[0321]隨后，如圖55中所示，以與上述實(shí)施例1相同的方式，絕緣膜IL2和布線Ml形成在其中嵌入插塞PG的層間絕緣膜ILl上。
[0322]由此，制造實(shí)施例3中的半導(dǎo)體器件。
[0323]將給出制造的半導(dǎo)體器件中的非易失性存儲(chǔ)器中的各個(gè)存儲(chǔ)器單元的結(jié)構(gòu)的簡要說明。
[0324]非易失性存儲(chǔ)器中的存儲(chǔ)器單元包括形成在半導(dǎo)體襯底SB的P型阱PWl中的源半導(dǎo)體區(qū)(η型半導(dǎo)體區(qū)SD4)、漏半導(dǎo)體區(qū)(η—型半導(dǎo)體區(qū)EX5和n+型半導(dǎo)體區(qū)SD5)、以及形成在位于源半導(dǎo)體區(qū)和漏半導(dǎo)體區(qū)之間的半導(dǎo)體襯底SB(p型阱PWl)上的柵電極CG以及柵電極MG2。注意到柵電極CG2經(jīng)由絕緣膜GF形成在半導(dǎo)體襯底SB (P型阱PWl)上，同時(shí)柵電極MG2經(jīng)由絕緣膜MZ4形成在半導(dǎo)體襯底SB(p型阱PWl)上。對(duì)于柵電極CG2和MG2來說，柵電極CG2位于更靠近源的位置(更靠近η型半導(dǎo)體區(qū)SD4)且柵電極MG2位于更靠近漏的位置(更靠近η—型半導(dǎo)體區(qū)ΕΧ5和η+型半導(dǎo)體區(qū)SD5)。柵電極MG2和CG2彼此相鄰且以絕緣膜ΜΖ4插入其間。絕緣膜ΜΖ4在作為柵電極MG2和半導(dǎo)體襯底SB (P型阱PWl)之間的區(qū)以及柵電極MG2和柵電極CG2之間的區(qū)的兩個(gè)區(qū)上延伸。
[0325]預(yù)期的電壓可通過布線Ml以及插塞PG施加至柵電極MG2。預(yù)期的電壓可通過布線Ml和插塞PG施加至η+型半導(dǎo)體區(qū)SD5。預(yù)期的電壓可通過布線Ml、插塞PG以及硅插塞PGS施加至η型半導(dǎo)體區(qū)SD4。另一方面，插塞PG和布線Ml未連接至由絕緣膜(其在這里為絕緣膜GF、絕緣膜ΜΖ4以及側(cè)壁絕緣膜SWl和SW2)圓周地圍繞的柵電極CG2且設(shè)定為浮置電勢。柵電極CG2是用于存儲(chǔ)電荷的浮柵電極。通過柵電極CG2中的電荷的存儲(chǔ)，可存儲(chǔ)信息。柵電極MG2是控制柵電極。
[0326]柵電極MG2覆蓋柵電極CG2的上表面的一部分(未被側(cè)壁絕緣膜SWl覆蓋的柵電極CG2的部分的上表面)。從另一觀點(diǎn)看，柵電極MG2的一部分安裝在柵電極CG2上。但是，柵電極MG2和CG2不彼此接觸，而是絕緣膜ΜΖ4插入其間。因此，柵電極CG2的上表面角部KD(參見圖42)及其附近經(jīng)由絕緣膜ΜΖ4由柵電極MG2覆蓋。柵電極CG2的上表面角部KD(參見圖42)經(jīng)由絕緣膜MZ4面對(duì)柵電極MG2。因此，在擦除操作過程中，電子更容易通過隧穿絕緣膜MZ4從柵電極CG2的上表面角部KD移動(dòng)至柵電極CG2。
[0327]以下將給出本實(shí)施例中的非易失性存儲(chǔ)器的操作的示例的簡要說明。
[0328]在寫入操作時(shí)，高壓施加在源和漏區(qū)(η型半導(dǎo)體區(qū)SD4和n+型半導(dǎo)體區(qū)SD5)之間且產(chǎn)生的熱電子注入柵電極CG2。注入的熱電子(電子)存儲(chǔ)在柵電極CG2中，使得存儲(chǔ)器單元進(jìn)入寫入狀態(tài)。在擦除操作時(shí)，高壓(正高壓)施加至柵電極MG2以使存儲(chǔ)在柵電極CG2中的電子隧穿通過絕緣膜MZ4并移動(dòng)進(jìn)入柵電極MG2(被提取)。這使存儲(chǔ)器單元進(jìn)入擦除狀態(tài)。在讀取操作時(shí)，可基于作為寫入狀態(tài)(電子存儲(chǔ)在柵電極CG2中的狀態(tài))和擦除狀態(tài)(電子基本上不存儲(chǔ)在柵電極CG2中的狀態(tài))之間的差的閾值電壓確定寫入狀態(tài)或擦除狀態(tài)。
[0329]根據(jù)上述實(shí)施例2的技術(shù)也可應(yīng)用于實(shí)施例3。
[0330]如上所述，包括且在實(shí)施例3的步驟S5之后的步驟也類似于上述實(shí)施例1。因此，實(shí)施例3也具有上述實(shí)施例1的上述特征。因此，也在實(shí)施例3中，即使絕緣膜0X1的厚度在等效于步驟S8的步驟中已經(jīng)形成絕緣膜0X1的階段基本上均勻，絕緣膜0X1的部分也在后續(xù)各個(gè)步驟中在存儲(chǔ)器單元區(qū)IA上被蝕刻，致使絕緣膜OZl的非均勻厚度。但是，也在實(shí)施例3中，以與上述實(shí)施例1相同的方式，具有非均勻膜厚度的絕緣膜0X1在等效于步驟S12的步驟中去除，氧化物膜0X2在等效于步驟S13的步驟中形成，且隨后執(zhí)行等效于步驟S14的回蝕步驟。因此，也在實(shí)施例3中，能抑制或防止所形成的柵電極MG2的肩部的高度降低并使柵電極MG2的截面形狀接近用于柵電極的形狀(接近矩形的形狀)。即，能為所形成的柵電極MG2提供側(cè)表面(與經(jīng)由絕緣膜MZ4相鄰于柵電極CG2的側(cè)表面相反的側(cè)表面)，其通常垂直于半導(dǎo)體襯底SB的主表面。這可更可靠地抑制或防止例如在用于形成η—型半導(dǎo)體區(qū)EX5的離子注入步驟或用于形成η+型半導(dǎo)體區(qū)SD5的離子注入步驟中注入的雜質(zhì)離子貫穿柵電極MG2。此夕卜，可更適當(dāng)?shù)匦纬搔恰桶雽?dǎo)體區(qū)ΕΧ5和η+型半導(dǎo)體區(qū)SD5。因此能提高半導(dǎo)體器件的可靠性和性能。
[0331]至此，雖然已經(jīng)根據(jù)其實(shí)施例具體說明了本發(fā)明人實(shí)現(xiàn)的本發(fā)明，但是本發(fā)明不限于上述實(shí)施例。將認(rèn)識(shí)到在不脫離其主旨的范圍內(nèi)可對(duì)本發(fā)明進(jìn)行各種改變和變形。
【主權(quán)項(xiàng)】
1.一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括形成于半導(dǎo)體襯底的第一區(qū)中的非易失性存儲(chǔ)器中的存儲(chǔ)器單元以及形成于所述半導(dǎo)體襯底的第二區(qū)中的MISFET，所述方法包括以下步驟: (a)提供所述半導(dǎo)體襯底； (b)經(jīng)由第一絕緣膜，在所述半導(dǎo)體襯底的所述第一區(qū)上形成用于所述存儲(chǔ)器單元的第一柵電極； (C)經(jīng)由第二絕緣膜，在所述半導(dǎo)體襯底上形成用于所述存儲(chǔ)器單元的第二柵電極的第一導(dǎo)電膜，以便覆蓋所述第一柵電極； (d)從所述第二區(qū)去除所述第一導(dǎo)電膜和所述第二絕緣膜，以在所述第一區(qū)上保留所述第一導(dǎo)電膜和所述第二絕緣膜； (e)在步驟(d)之后，經(jīng)由第三絕緣膜，在所述第一區(qū)上的所述第一導(dǎo)電膜上以及在所述第二區(qū)的所述半導(dǎo)體襯底上形成用于所述MISFET的第三柵電極的第二導(dǎo)電膜； (f)圖案化所述第二導(dǎo)電膜，以在所述第二區(qū)上形成用于所述MISFET的所述第三柵電極； (g)在步驟(f)之后，從所述第一區(qū)去除所述第三絕緣膜； (h)在步驟(g)之后，在所述第一區(qū)上的所述第一導(dǎo)電膜上形成第四絕緣膜；以及 (i)回蝕所述第四絕緣膜和所述第一導(dǎo)電膜，以形成經(jīng)由所述第二絕緣膜相鄰于所述第一柵電極的用于所述存儲(chǔ)器單元的所述第二柵電極。2.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中在步驟(i)中，在使得所述第四絕緣膜的蝕刻速度低于所述第一導(dǎo)電膜的蝕刻速度的蝕刻條件下，回蝕所述第四絕緣膜和所述第一導(dǎo)電膜。3.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中所述第一導(dǎo)電膜由硅制成，以及 其中所述第二導(dǎo)電膜由硅制成。4.根據(jù)權(quán)利要求3所述的制造半導(dǎo)體器件的方法， 其中，在步驟(h)中，氧化所述第一導(dǎo)電膜的表面，以在所述第一區(qū)上的所述第一導(dǎo)電膜上形成由氧化物膜制成的所述第四絕緣膜。5.根據(jù)權(quán)利要求3所述的制造半導(dǎo)體器件的方法， 其中，在步驟(h)中，等離子氧化所述第一導(dǎo)電膜的表面，以在所述第一區(qū)上的所述第一導(dǎo)電膜上形成由氧化物膜制成的所述第四絕緣膜。6.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中步驟(f)包括以下步驟: (Π)在所述第二導(dǎo)電膜上形成第一掩膜層； (f2)使用所述第一掩膜層作為蝕刻掩膜，各向異性地蝕刻所述第二導(dǎo)電膜，以圖案化所述第二導(dǎo)電膜并且在所述第二區(qū)上形成所述第三柵電極；以及 (f3)去除所述第一掩膜層。7.根據(jù)權(quán)利要求6所述的制造半導(dǎo)體器件的方法，在步驟(f3)之后并且在步驟(g)之前，還包括以下步驟: (f4)通過各向同性蝕刻，從所述第一區(qū)去除所述第二導(dǎo)電膜的剩余部分。8.根據(jù)權(quán)利要求7所述的制造半導(dǎo)體器件的方法， 其中，作為步驟(f 4)中的所述各向同性蝕刻，使用濕法蝕刻。9.根據(jù)權(quán)利要求7所述的制造半導(dǎo)體器件的方法，在步驟(f3)之后并且在步驟(f4)之前，還包括以下步驟: (f5)在所述半導(dǎo)體襯底上，形成覆蓋所述第二區(qū)并且暴露所述第一區(qū)的第二掩膜層， 在步驟(g)之后并且在步驟(h)之前，所述方法還包括以下步驟: (gl)去除所述第二掩膜層。10.根據(jù)權(quán)利要求8所述的制造半導(dǎo)體器件的方法， 其中，在步驟(g)中，通過濕法蝕刻從所述第一區(qū)去除所述第三絕緣膜。11.根據(jù)權(quán)利要求9所述的制造半導(dǎo)體器件的方法，在步驟(f3)之后并且在步驟(f5)之前，還包括以下步驟: (f 6)對(duì)所述半導(dǎo)體襯底執(zhí)行濕法清洗處理。12.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中所述第二絕緣膜具有內(nèi)部電荷存儲(chǔ)部。13.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中所述第二柵電極是用于存儲(chǔ)電荷的浮柵電極。14.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中步驟(i)包括以下步驟: (i I)回蝕所述第四絕緣膜和所述第一導(dǎo)電膜； (12)在步驟(il)之后，氧化所述第一導(dǎo)電膜的暴露表面，以在所述第一導(dǎo)電膜的暴露表面上形成第一氧化物膜；以及 (13)在步驟(i2)之后，回蝕所述第一氧化物膜和所述第一導(dǎo)電膜。15.根據(jù)權(quán)利要求14所述的制造半導(dǎo)體器件的方法， 其中，在步驟(i3)中，在使得所述第一氧化物膜的蝕刻速度低于所述第一導(dǎo)電膜的蝕刻速度的蝕刻條件下，回蝕所述第一氧化物膜和所述第一導(dǎo)電膜。
【文檔編號(hào)】H01L21/28GK105914211SQ201610098764
【公開日】2016年8月31日
【申請(qǐng)日】2016年2月23日
【發(fā)明人】滿生彰
【申請(qǐng)人】瑞薩電子株式會(huì)社