用于先進溝道coms整合的方法、設備及系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及一種用于先進溝道COMS整合的方法、設備及系統(tǒng)。至少一種所揭示的方法、設備及系統(tǒng)涉及半導體基材，可在該半導體基材上形成具有增強型電流驅動的NMOS及PMOS裝置。形成具有增強型電子遷移率的第一基材。形成具有增強型電洞遷移率的第二基材。黏合該第一基材和該第二基材以供形成第三基材。在該第三基材上形成特征在于該增強型電子遷移率的第一溝道。在該第三基材上形成特征在于該增強型電洞遷移率的第二溝道。
【專利說明】
用于先進溝道COMS整合的方法、設備及系統(tǒng)
技術領域
[0001]大體上，本發(fā)明涉及尖端半導體裝置的制造，且更具體地說，是涉及使用先進溝道CMOS整合制作高迀移率PMOS及NMOS裝置。
【背景技術】
[0002]半導體裝置的制造需要數(shù)個離散程序步驟以從半導體原料生成經(jīng)封裝材半導體裝置。從半導體材料初始生長開始，歷經(jīng)半導體晶體切分成個別晶圓、制作階段(蝕刻、摻雜、離子布植、或類似者)，到完整裝置封裝與最終測試等各種程序，是彼此不同且專用，此等程序可在含有不同控制方案的不同制造位置進行。
[0003]大體上，目前實踐的程序技術有多種，其中，對于包括場效晶體管等許多類型的復雜電路系統(tǒng)，鑒于運作速度及/或功率消耗及/或成本效益，MOS技術因特性優(yōu)越，為目前最有前途的方法。在使用例如MOS技術制作復雜集成電路期間，數(shù)百萬個晶體管，例如N溝道晶體管及/或P溝道晶體管，是在包括結晶半導體層的基材上形成。在制作N溝道MOS(NMOS)裝置及/或P溝道MOS(PMOS)裝置期間，設計師通?？刂瞥绦虿襟E以容許增大那些裝置的電流驅動。對于NMOS裝置，可增強電子流動以供增大電流驅動。對于PMOS裝置，可增強“電洞”流動以供增大電流驅動。舉例而言，通常形成應變硅層用來改善電荷粒子(即電子或電洞)的傳送。
[0004]業(yè)界漸有共識，認為諸如SiGe/Ge等傳統(tǒng)溝道材料可能不適用于nFET裝置。設計師已實施經(jīng)改質(zhì)的nFET溝道材料，例如:應變Si或Ge材料，或所謂的II1-V族材料GaAs或InGaAs。圖1繪示用于形成匪OS裝置的【背景技術】底座結構的風格化(stylized)截面圖。形成硅基材層110，其上可形成應變松弛緩沖(SRB)層120。接著，在SRB層120上形成應變硅層(SP應變溝道材料層)130。對于NMOS裝置，此應變是針對拉伸應變。緩沖層120需要應變松弛，以便容許形成應變硅層130。拉伸應變硅層130使電子傳送增強，藉以增強NMOS裝置的電流驅動。
[0005]應變硅層可通過控制SiGe層中的硅(Si)及鍺(Ge)濃度來達成。SiGe層的晶格常數(shù)可通過調(diào)整鍺濃度來控制。SRB層120的厚度高于硅基材層110的厚度。圖1的應變松弛緩沖層120可以是約I微米(um)至約5um。應變松弛緩沖層120的晶格常數(shù)大于硅基材層110的晶格常數(shù)。
[0006]應變溝道材料層130是在應變松弛緩沖層120上形成。溝道材料層130的厚度可以是約6nm至50nm。溝道材料層130可以是硅溝道層或硅與鍺層的組合。頂端溝道層130是形成為具有雙軸拉伸應變。溝道材料層130中的電子迀移率高于硅基材110的電子迀移率。
[0007]類似的是，也可制作用以形成PMOS裝置的底座結構。圖2繪示用于形成PMOS裝置的【背景技術】底座結構的風格化截面圖。形成硅基材層210，其上可形成應變松弛緩沖(SRB)層220。緩沖層220需要應變松弛，以便容許形成應變硅層230。接著，在SRB層220上形成應變溝道材料230。對于形成匪OS裝置，此應變是針對壓縮應變。壓縮應變硅層230使電洞傳送增強。
[0008]如上所述，SiGe層的晶格常數(shù)可通過調(diào)整鍺濃度來控制。SRB層220的晶格常數(shù)高于硅基材層210的晶格常數(shù)。圖2的應變松弛緩沖層220可以是Ium至5um。應變松弛緩沖層220的晶格常數(shù)大于硅基材層210的晶格常數(shù)。
[0009]應變溝道材料層230是在應變松弛緩沖層220上形成。此溝道材料的厚度可以是約6nm至50nm。溝道材料層230可以是硅與鍺層的組合的鍺溝道層。頂端溝道層230是形成為具有雙軸壓縮應變。溝道材料層230中的電洞迀移率高于硅基材層210的電洞迀移率。
[0010]上述底座結構大體上是在不同程序分開形成。接著，整合底座結構以供形成匪OS及PMOS裝置。此底座結構分開制造可能耗時、缺乏效率且昂貴。
[0011]本發(fā)明可解決及/或至少減輕以上所鑒別的問題的一或多個。

【發(fā)明內(nèi)容】

[0012]以下介紹本發(fā)明的簡化概要，以便對本發(fā)明的一些方面有基本的了解。本概要并非本發(fā)明的詳盡概述。用意不在于鑒別本發(fā)明的重要或關鍵要素，或敘述本發(fā)明的范疇。其目的僅在于以簡化形式介紹一些概念，作為下文更詳細說明的引言。
[0013]大體上，本發(fā)明是針對半導體基材，其上可形成具有增強型電流驅動的NMOS及PMOS裝置。形成具有增強型電子迀移率的第一基材。形成具有增強型電洞迀移率的第二基材。黏合該第一基材和該第二基材以供形成第三基材。在該第三基材上形成特征在于該增強型電子迀移率的第一溝道。在該第三基材上形成特征在于該增強型電洞迀移率的第二溝道。
【附圖說明】
[0014]本發(fā)明可搭配附圖參照以下說明來了解，其中，相似的參考元件符號表示相似的兀件，并且其中:
[0015]圖1繪示用于形成NMOS裝置的【背景技術】底座結構的風格化截面圖；
[0016]圖2繪示用于形成PMOS裝置的【背景技術】底座結構的風格化截面圖；
[0017]圖3根據(jù)本文中的一些具體實施例，繪示用于提供基材晶圓以供形成PMOS及WOS裝置的方法的流程圖；
[0018]圖4根據(jù)本文中的一些具體實施例，繪示用于為圖3所示PMOS裝置處理第一基材的方法的流程圖；
[0019]圖5根據(jù)本文中的一些具體實施例，繪示用于為圖3所示PMOS裝置處理第一基材的方法的流程圖；
[0020]圖6至圖14根據(jù)本文中的一些具體實施例，繪示處理第一與第二基材以形成第三基材的風格化截面圖；
[0021]圖15根據(jù)本文中的一些具體實施例，繪示在基材上形成NMOS裝置及PMOS裝置的風格化截面圖；
[0022]圖16根據(jù)本文中的一些具體實施例，繪示用于制作半導體基材的系統(tǒng)的風格圖，可在該半導體基材上形成包含增強型電流驅動的PMOS及NMOS裝置。
[0023]盡管本文中揭示的專利標的易受各種修改及替代形式影響，其特定具體實施例仍已在圖式中舉例展示，并且于本文中詳述。然而，應了解的是，本文中特定具體實施例的說明用意不在于將本發(fā)明限制于所揭示的特定形式，相反地，如隨附權利要求書所界定，用意在于涵蓋落于本發(fā)明的精神及范疇內(nèi)的所有修改、均等例、及替代方案。
【具體實施方式】
[0024]本發(fā)明的各項說明性具體實施例是在下文作說明。為了澄清，實際實作方面不是所有特征都有在本說明書中說明。當然，將會領會旳是，在開發(fā)任何此實際具體實施例時，必須作出許多實作方面特定決策才能達到開發(fā)者的特定目的，例如符合系統(tǒng)有關及業(yè)務有關的限制條件，這些限制條件會隨實作方面不同而變。此外，將會領會的是，此一開發(fā)努力可能復雜且耗時，但雖然如此，仍會是具有本發(fā)明的效益的本技術領域技術人員的例行工作。
[0025]本專利標的現(xiàn)將參照附圖來說明。各種結構、系統(tǒng)及裝置在圖式中只是為了闡釋而繪示，為的是不要因本技術領域技術人員眾所周知的細節(jié)而混淆本發(fā)明。雖然如此，仍將附圖包括進來以說明并闡釋本發(fā)明的說明性實施例。本文中使用的字組及詞組應了解并詮釋為與本技術領域技術人員了解的字組及詞組具有一致的意義。與本技術領域技術人員了解的通常且慣用意義不同的詞匯或詞組(即定義)的特殊定義，用意不在于由本文詞匯或詞組的一致性用法所暗示。就一詞匯或詞組用意在于具有特殊意義的方面來說，即有別于本技術領域技術人員了解的意義，此一特殊定義將會以為此詞匯或詞組直接且明確提供此特殊定義的定義方式，在本說明書中明確提出。
[0026]本文中的具體實施例用來制作半導體基材晶圓，以供形成NMOS及/或PMOS裝置，例如:晶體管。本文中的具體實施例用來將不同溝道材料整合到相同基材晶圓上，藉以有能力在單一基材晶圓上形成具有增強型電流驅動的PMOS及/或NMOS裝置。本文中的具體實施例所提供將不同溝道材料整合到基材晶圓的方法，可在裝置運作期間提升裝置效能及/或降低功率消耗。本文中的具體實施例用來為單一基材晶圓上的PMOS及NMOS各別形成具有更高迀移率的不同溝道。
[0027]現(xiàn)請參閱圖3，其根據(jù)本文中的一些具體實施例，繪示用于提供基材晶圓以供形成PMOS及匪OS裝置的方法的流程圖。處理第一基材，其上可形成PMOS裝置(程序塊310)。第一基材設計成相比于標準基材，具有更高電洞迀移率的特性。圖4及以下隨附說明中，為程序塊310的程序提供更詳細的說明。
[0028]請同時參閱圖3及圖4，在一具體實施例中，為了形成第一基材，制備硅(Si)基材以供處理(程序塊410)。在硅基材中形成PFET溝道(程序塊420)。在一具體實施例中，PFET溝道可通過涂敷應變層來形成，例如:磊晶應變SiGe層?？蛇M行鍺縮合程序(程序塊430)。隨后，可接著形成氧化硅(S12)層(程序塊340)。按照這個方式，制備電洞迀移率提升的基材。
[0029]請參閱圖3，處理第二基材，其上可形成NMOS裝置(程序塊320)。第二基材設計成相比于標準基材，具有更高電子迀移率的特性。圖5及以下隨附說明中，為程序塊320的程序提供更詳細的說明。
[0030]請同時參閱圖3及圖5，在一具體實施例中，為了形成第二基材，制備磷化銦(indium-phosphide，InP)基材以供處理(程序塊510)。隨后，在第二基材上形成NFET溝道材料(程序塊520)。舉例而言，可形成砷化銦鎵(Indium-galI ium-arsenide，InGaAs)層。接著，可形成絕緣層(程序塊530)。舉例而言，可形成Al2O3層作為絕緣層。按照這個方式，制備電子遷移率提升的基材。
[0031]請參閱圖3，第一與第二基材一旦形成，便可進行用于黏合(bonding)第一與第二基材的黏合程序(程序塊330)。一旦黏合，便可處理經(jīng)黏合基材以形成用于形成多種類型裝置的分離溝道，例如:用于形成NMOS裝置的溝道、用于形成PMOS裝置的溝道、及/或用于形成高電壓裝置的溝道(程序塊340)。經(jīng)黏合基材一經(jīng)處理，便可在經(jīng)黏合且經(jīng)處理基材上形成各種裝置(例如:nFET、pFET等)(程序塊350)。在一些具體實施例中，可形成各種裝置作為單一處理協(xié)定的部分。
[0032]圖6至圖14根據(jù)本文中的具體實施例，繪示用于提供基材晶圓以供形成PMOS及匪OS裝置的程序步驟的風格圖。如圖6所示，形成第一晶圓600，以供容納具有增強型/更高電流驅動的匪OS裝置。在一具體實施例中，形成磷化銦層610(握把(handle)晶圓)。在磷化銦層610上形成砷化銦鎵(InGaAs)層620。隨后，在層件620上方形成氧化鋁(Al2O3)層630。在一具體實施例中，第一晶圓600包含拉伸溝道。
[0033]第一晶圓600包含電子迀移率提升的特性。因此，第一晶圓600提供形成匪OS裝置(例如:NFET裝置)的能力，此等WOS裝置包含增強型及有效率的電流驅動性質(zhì)。在一些具體實施例中，第一晶圓600上形成的NMOS裝置其更高的電流驅動容許使用更低的運作電壓運作。
[0034]如圖7所示，形成第二晶圓700，以供容納具有更高電流驅動的PMOS裝置。形成硅基材層710。在層件710上形成硅鍺層720。在一具體實施例中，SiGe層720中鍺的濃度大于85%，以提供應變溝道材料層。此提供更高的電洞迀移率，導致PMOS裝置的驅動電流能力更尚O
[0035]再者，氧化硅層730是在SiGe層730上方形成。在一具體實施例中，第二晶圓700包含壓縮溝道。壓縮程度直接與鍺的濃度成比例。也就是說，鍺濃度愈高，溝道的壓縮特性也愈高。
[0036]第二晶圓700包含電洞迀移率提升的特性。因此，第二晶圓700提供形成PMOS裝置(例如:pFET裝置)的能力，此等PMOS裝置包含增強型及有效率的電流流動性質(zhì)。在一些具體實施例中，第二晶圓700上形成的PMOS裝置包含更高的電流驅動能力，容許使用更低的運作電壓運作。
[0037]本文中的具體實施例用來整合第一晶圓600與第二晶圓700以提供單一基材，此單一基材用來形成具有更高驅動電流的PMOS及NMOS裝置。圖8根據(jù)一具體實施例，繪示用于將PMOS與NMOS溝道整合成單一基材的第一與第二晶圓的配置。第一與第二晶圓600、700是按照圖8所示的方式黏合在一起。也就是說，第一晶圓600是以倒置方式安置到第二晶圓700上。第一與第二晶圓600、700—旦黏合在一起，便形成單一經(jīng)黏合基材800。
[0038]第一與第二晶圓600、700的黏合一經(jīng)進行，單一基材800便包含許多的層件。硅鍺(SiGe)層720位在硅層710上方。氧化硅層730位在SiGe層720上方。Al2O3層630位在氧化硅層630上方。InGaAs層620位在Al2O3層630上方，后面跟著InP層610。
[0039]基材800的特征在于進一步處理產(chǎn)生其上可形成更高驅動能力的PMOS及NMOS的晶圓。此外，InGaAs及SiGe材料的特征在于僅需要低熱處理。因此，這兩種材料(InGaAs及SiGe)可用類似的熱周期，按照類似方式整合成基材800。
[0040]由于基材800可處理成容納更高驅動的PMOS及匪OS裝置，因此得以形成諸如淺溝槽隔離(STI)的隔離特征。通過使用此類隔離特征將那些區(qū)域分開，匪OS及PMOS裝置都可在同一基材800上形成。
[0041 ]再者，也可通過處理基材800來接觸硅層710。也就是說，基材800有部分可處理成使得基材800的硅層可當作溝道用于形成裝置。舉例而言，硅溝道可用于形成舊有(legacy)裝置、高電壓裝置、輸入/輸出(I/O)裝置等。因此，基材800可處理成具有更高驅動匪OS溝道、更高驅動PMOS溝道、及硅溝道這三種類型的溝道。
[0042]可移除InP層610 (握把晶圓)，如圖9所不?？稍趫D9的基材900上形成更尚驅動的NMOS裝置。若基材的頂端區(qū)域向下移除到硅鍺層720，則可形成更高驅動的PMOS裝置。因此，圖9的單一基材900能夠容納PMOS及NMOS裝置。
[0043]此外，InGaAs層620可用InP層的砷化鎵層來取代，該砷化鎵層上可形成PMOS裝置。這些取代可取決于待形成裝置的類型。舉例而言，若發(fā)射藍光的發(fā)光二極管(LED)待形成，則層件620可包含砷化鎵。
[0044]如圖10所示，可添加掩膜1010至基材900的一部分，該部分上是要形成NMOS裝置?；?00上待形成PMOS裝置的部分在諸如蝕刻程序的移除程序期間沒有掩膜。
[0045]移除程序(例如:蝕刻程序)一經(jīng)進行，便提供圖11所示的基材。掩膜使NMOS區(qū)域1110的移除免于遭受移除，但卻蝕刻掉氧化硅層730、A1203層630、及InGaAs層620，露出SiGe層720。SiGe層720上面的區(qū)域1120是PMOS裝置將會形成于其上的區(qū)域。
[0046]在一具體實施例中，如圖12所示，密封材料1210可置放于匪OS區(qū)域附近。在一具體實施例中，密封材料1210可以是氧化物材料或氧化物、氮化物材料的堆迭。NMOS區(qū)域一經(jīng)完全密，便可相鄰于NMOS區(qū)域1110形成諸如STI的緩沖特征1310，如圖13所示。在一具體實施例中，STI 1310可包含氧化硅(S12)。在另一具體實施例中，STI 1310可包含A102。
[0047]STI 1310提供介于InGaAs層620與SiGe層720之間的隔離手段。由于STI 1310形成，得以實質(zhì)避免SiGe層720中的硅對InGaAs層620造成無意摻雜。類似的是，由于STI 1310形成，得以實質(zhì)避免InGaAs層620中的砷對SiGe層720造成無意摻雜。
[0048]如圖13所示，可移除圖12的密封材料1210。再者，可形成附加量的SiGe以提供附加SiGe層1320，如圖13所示。因此，圖13的基材1300是包含其上可形成匪OS裝置的NMOS區(qū)域1110、以及其上可形成PMOS裝置的PMOS區(qū)域1320的單一基材。SiGe區(qū)域1320可包含25%的鍺、直到100%的鍺。
[0049]在另一具體實施例中，如圖14所示，SiGe區(qū)域1320可蝕刻掉一部分以曝露Si層?？尚纬傻诙?STI 1410以隔離SiGe 1320區(qū)域。硅可超出STI 1410形成以提供硅區(qū)域1420。因此，STI 1410在SiGe區(qū)域1320與Si區(qū)域1420之間提供隔離。按照這種方式，可使用相同處理步驟在單一基材1400上提供三種溝道區(qū):NMOS區(qū)域1110、PM0S區(qū)域1320、及Si溝道區(qū)1420。因此，使用單一處理協(xié)定，基材1400用來形成PMOS裝置、NMOS裝置、及形成于Si溝道上的裝置(例如:舊有裝置、高電壓裝置、I/O裝置等)。
[0050]現(xiàn)請參閱圖15，根據(jù)一具體實施例，繪示的是包含PMOS及匪OS裝置的底座結構(基材)?；?500包含其上可形成NMOS裝置的NMOS區(qū)域1110。基材1500也包含其上可形成PMOS裝置的PMOS區(qū)域112(LNM0S與PMOS區(qū)域1110、1120彼此是通過STI 1310來隔離。
[0051 ] NMOS區(qū)域1110包含InGaAs層620，其上可形成nFET裝置1510。InGaAs層620包含通過引進諸如硅的摻雜材料所形成的η+區(qū)域。nFET裝置1510的漏極與源極部分的自對準接觸部(SAC) 1512、1514可在InGaAs層620上形成?？稍赟AC 1512與1514上形成中段接觸部(MOL)1515。多個后段(BEOL)接觸部1530可在源極與漏極區(qū)、或各別MOL 1515上形成。
[0052]再者，nFET裝置1510的柵極1516是在InGaAs層620上形成。柵極1516可通過形成高k介電層1517(例如:Hf02)、n型功函數(shù)金屬層1518(例如:TiAlC、TiC等)、及低電阻柵極金屬層1519(例如:W、A1等)來形成。
[0053]PMOS區(qū)域1120包含SiGe層1320，其上可形成pFET裝置1520 AiGe層1320包含通過弓丨進諸如硼的摻雜材料所形成的P+區(qū)域。PFET裝置1520的漏極與源極部分的自對準接觸部(SAC)1522可在SiGe層720上形成?？稍赟AC 1524上形成MOL 1525，并且可在SAC 1512上形成MOL 1515。在一具體實施例中，MOL 1515、1525可在單一處理步驟期間形成。在一具體實施例中，SAC 1512、1214、1522、1524可在單一處理步驟期間形成。在另一具體實施例中，SAC1512、1214、1522、1524可在不同處理步驟期間形成。舉例而言，第一處理步驟可用于形成PMOS SAC 1522、1524，而第二處理步驟可用于形成NMOS SAC 1512、1514。
[0054]多個BEOL接觸部1530可在源極與漏極區(qū)上、各別MOL1515上形成。源極接觸部1524與漏極接觸部1522可在SiGe層1320上形成。多個BEOL接觸部1530可在各別MOL 1525上的源極與漏極區(qū)上形成。再者，PFET裝置1520的柵極1526是在SiGe層1320上形成。柵極1526可通過形成高k介電層1527(例如:HfO2)、p型功函數(shù)金屬層1528(例如:TiN)、及低電阻柵極金屬層1529(例如:W、A1等)來形成。在一具體實施例中，高k介電層1527(例如:HfO2)在NFET及PFET裝置上都相同，而且大體上是使用同一處理步驟在同一時間形成。再者，在一具體實施例中，低電阻柵極金屬層1519與1529大體上可使用同一處理步驟在同一時間形成。
[0055]按照這種方式，NMOS裝置(例如:nFET 1510)及PM0S裝置(例如:pFET 1520)可在單一基材1500上形成。NMOS裝置與PMOS裝置可通過多晶層間介電質(zhì)(inter polydielectric，IPD)特征1550來分開，該多晶層間介電質(zhì)特征在一具體實施例中可包含氧化物材料。在一具體實施例中，PFET裝置1520及nFET裝置1510可在同一時間形成。在另一具體實施例中，若需要更高熱周期以供形成nFET裝置1510，則此程序得以在進行用于形成pFET裝置1520的程序前先進行。
[0056]現(xiàn)請參閱圖16，所繪示的是用于制作半導體基材的系統(tǒng)的風格圖，可在該半導體基材上形成包含增強型電流驅動的PMOS及NMOS裝置。圖16的系統(tǒng)1600可包含半導體裝置處理系統(tǒng)1610及集成電路設計單元1640。半導體裝置處理系統(tǒng)1610可基于來自底座結構單元1640及/或裝置處理單元1660的一或多個設計來制造集成電路裝置。
[0057]半導體裝置處理系統(tǒng)1610可包含各種處理站(processing stat1n)，例如:蝕刻程序站、光微影程序站、CMP程序站等。處理系統(tǒng)1610所進行處理步驟中的一或多個可通過處理控制器1620來控制。處理控制器1620可以是包含一或多種軟件產(chǎn)品的工作站計算機、桌上型計算機、膝上型計算機、平板計算機、或任何其它類型的運算裝置，該軟件產(chǎn)品能夠控制程序、接收程序回饋、接收測試結果資料、進行學習周期調(diào)整、進行程序調(diào)整等。
[0058]半導體裝置處理系統(tǒng)1610可在諸如硅晶圓的介質(zhì)上生產(chǎn)集成電路。系統(tǒng)1600能夠搭配圖6至圖16例示的程序步驟，進行各種用于形成上述底座結構的程序步驟。通過裝置處理單元1610生產(chǎn)集成電路可基于集成電路設計單元1640所提供的電路設計。處理系統(tǒng)1610可在諸如輸送器系統(tǒng)的輸送機構1650上提供經(jīng)處理集成電路/裝置1615。在一些具體實施例中，該輸送器系統(tǒng)可以是能夠輸送半導體晶圓的尖端無塵室輸送系統(tǒng)。在一具體實施例中，半導體裝置處理系統(tǒng)1610可包含多個處理步驟，例如:第I處理步驟、第2處理步驟等，如以上所述。
[0059]在一些具體實施例中，標示“1615”的項目可代表個別晶圓，而在其它具體實施例中，項目1615可代表一組半導體晶圓，例如:一“批(lot)”半導體晶圓。集成電路或裝置1615可以是晶體管、電容器、電阻器、記憶胞、處理器、及/或類似者。在一具體實施例中，裝置1615是晶體管，而介電層是該晶體管的柵極絕緣層。
[0060]底座結構單元1640可用來設計本文所述包含NM0S、PM0S及硅溝道區(qū)的底座結構。在一具體實施例中，基于界定底座結構的預定參數(shù)(例如:本文所述的基材層尺寸、關于應變松弛緩沖層的參數(shù)尺寸、關于應變與壓縮層的參數(shù)尺寸等)，包含此等參數(shù)的制造資料可自動建立，并且提供給處理控制器1620以供制作底座結構。與底座結構有關的參數(shù)可通過運算裝置自動提供、或替代地，可由使用者通過圖形使用者介面(GUI)手動提供。
[0061]再者，底座結構資訊連同與用于在底座結構上處理裝置的參數(shù)有關的資料可提供給裝置處理單元1660。裝置處理單元1660可自動產(chǎn)生用于在底座結構上制作集成電路裝置的資料。此資料可提供給處理控制器1620以供使用底座結構制造集成電路裝置。
[0062]系統(tǒng)1600可有能力對涉及各種技術的各種產(chǎn)品進行分析及制造。舉例而言，系統(tǒng)1600可接收設計與生產(chǎn)資料以供制造CMOS技術、Flash技術、BiCMOS技術、功率裝置、記憶體裝置(例如，DRAM裝置)、NAND記憶體裝置、及/或各種其它半導體技術的裝置。
[0063]上述方法可通過指令主控，此等指令儲存于非暫存計算機可讀儲存媒體，并且通過例如運算裝置中的處理器來執(zhí)行。本文中所述的各運作可對應于非暫存計算機記憶體或計算機可讀儲存媒體中儲存的指令。在各項具體實施例中，非暫存計算機可讀儲存媒體包括磁碟或光碟儲存裝置、諸如快閃記憶體的固態(tài)儲存裝置、或其它(多個)非揮發(fā)性記憶體裝置。非暫存計算機可讀儲存媒體上儲存的計算機可讀指令可以是原始碼、組合語言碼、物件碼、或其它通過一或多個處理器解譯及/或可執(zhí)行的指令格式
[0064]以上所揭示的特定具體實施例僅具有說明性，因為本發(fā)明可采用對受益于本文教示的本領域技術人員顯而易見的不同但均等方式來修改并且實踐。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，除了如權利要求書中所述除外，未意圖限制于本文所示構造或設計的細節(jié)。因此，證實可改變或修改以上揭示的特定具體實施例，而且所有此類變例全都視為在本發(fā)明的范疇及精神內(nèi)。因此，本文尋求的保護如權利要求書中所提。
【主權項】
1.一種用于提供半導體底座結構的方法，其包含: 形成具有增強型電子迀移率的第一基材； 形成具有增強型電洞迀移率的第二基材； 黏合該第一基材與該第二基材以供形成第三基材； 在該第三基材上形成特征在于該增強型電子迀移率的第一溝道；以及 在該第三基材上形成特征在于該增強型電洞迀移率的第二溝道。2.根據(jù)權利要求1所述的方法，其更包含: 在該第一溝道上形成NMOS裝置；以及 在該第二溝道上形成PMOS裝置。3.根據(jù)權利要求2所述的方法，其中: 形成該NMOS裝置包含形成N溝道MOSFET;以及 形成該PMOS裝置包含形成P溝道MOSFET。4.根據(jù)權利要求1所述的方法，其中，形成該第一基材包含: 形成磷化銦(InP)層； 在該磷化銦層上面形成砷化銦鎵(InGaAs)層；以及 在該砷化銦鎵層上面形成氧化鋁(Al2O3)層。5.根據(jù)權利要求4所述的方法，其中，形成該第二基材包含: 形成娃(Si)層； 在該硅層上面形成硅鍺(SiGe)層； 在該硅鍺層上方形成氧化硅(S12)層。6.根據(jù)權利要求5所述的方法，其中，黏合該第一基材與該第二基材以供形成該第三基材包含: 在該第二基材上方以倒置組態(tài)安置該第一基材；以及 移除該磷化銦層，其中，該第三基材包含該硅層、位在該硅層上方的該硅鍺層、位在該硅鍺層上方的該氧化硅層、位在氧化硅上方的該氧化鋁層、以及位在該氧化鋁層上方的該砷化銦鎵層。7.根據(jù)權利要求6所述的方法，其更包含: 在該第三基材的第一區(qū)上方沉積掩膜以供形成NMOS裝置； 在該第三基材上進行蝕刻程序以供形成用于形成PMOS裝置的第二區(qū)； 在該硅鍺層上方沉積附加硅鍺材料； 電隔離該第一區(qū)與該第二區(qū)； 形成位在該第一區(qū)上面的第一自對準接觸部、以及位在該第一自對準接觸部上面的第一中段接觸部；以及 形成位在該第二區(qū)上面的第二自對準接觸部、以及位在該第二自對準接觸部上面的第一.中段接觸部。8.根據(jù)權利要求7所述的方法，其中，電隔離該第一區(qū)與該第二區(qū)包含在該第一區(qū)與第二區(qū)之間形成淺隔離溝槽。9.根據(jù)權利要求8所述的方法，其更包含: 在該第三基材的第一區(qū)上方沉積掩膜以供形成硅溝道NMOS及PMOS裝置；以及 在該第三基材上進行蝕刻程序以供形成第三區(qū)，其中，該硅鍺層經(jīng)蝕刻以曝露該硅層。10.—種半導體基材，其包含: 具有增強型電子迀移率的第一基材部分；以及 具有增強型電洞迀移率的第二基材部分； 其中，該第一基材部分與該第二基材部分經(jīng)黏合以形成特征在于該增強型電子迀移率的第一溝道、以及特征在于該增強型電洞迀移率的第二溝道。11.根據(jù)權利要求10所述的半導體基材，其中，該第一溝道能夠為該第一溝道上形成的NMOS裝置提供增強型電流驅動，以及該第二溝道能夠為該第二溝道上形成的PMOS裝置提供增強型電流驅動。12.根據(jù)權利要求11所述的半導體基材，其中，該NMOS裝置為N溝道MOSFET或N溝道finFET的至少一個；以及其中，該PMOS裝置為P溝道MOSFET或P溝道finFET的至少一個。13.根據(jù)權利要求10所述的半導體基材，其中，該第一溝道包含拉伸特性，以及第二溝道包含壓縮特性。14.根據(jù)權利要求10所述的半導體基材，其中，該半導體基材更包含第三溝道，其中，該第三溝道包含硅層。15.根據(jù)權利要求10所述的半導體基材，其中，該第一基材部分包含: 磷化銦(InP)層； 位在該磷化銦層上面的砷化銦鎵(InGaAs)層；以及 位在該砷化銦鎵層上面的氧化鋁(Al2O3)層。16.根據(jù)權利要求15所述的半導體基材，其中，該第二基材部分包含: 娃(Si)層； 位在該硅層上面的硅鍺(SiGe)層；以及 位在該硅鍺層上方的氧化硅(S12)層。17.根據(jù)權利要求16所述的半導體基材，其中，該第一溝道包含該硅層、位在該硅層上方的該硅鍺層、位在該硅鍺層上方的該氧化硅層、位在該砷化銦鎵上方的氧化鋁、及位在該氧化鋁層上方的該砷化銦鎵層；以及該第二溝道包含該硅層、及位在該硅層上方的該硅鍺層;其中，該第一溝道與該第二溝道電隔離。18.—種系統(tǒng)，其包含:: 用以提供半導體基材的半導體裝置處理系統(tǒng)，其中，該半導體基材包含: 具有增強型電子迀移率的第一基材部分；以及 具有增強型電洞迀移率的第二基材部分； 其中，該第一基材部分與該第二基材部分經(jīng)黏合以形成特征在于該增強型電子迀移率的第一溝道、以及特征在于該增強型電洞迀移率的第二溝道； 以及 有效耦接至該半導體裝置處理系統(tǒng)的處理控制器，該處理控制器經(jīng)組態(tài)以控制該半導體裝置處理系統(tǒng)的運作。19.根據(jù)權利要求18所述的系統(tǒng)，其中: 該第一基材部分包含: 磷化銦(InP)層； 位在該磷化銦層上面的砷化銦鎵(InGaAs)層；以及 位在該砷化銦鎵層上面的氧化鋁(Al2O3)層； 以及 該第二基材部分包含: 娃(Si)層； 位在該硅層上面的硅鍺(SiGe)層；以及 位在該硅鍺層上方的氧化硅(S12)層。20.根據(jù)權利要求18所述的系統(tǒng)，其中，該第一溝道能夠為該第一溝道上形成的NMOS裝置提供增強型電流驅動，以及該第二溝道能夠為該第二溝道上形成的PMOS裝置提供增強型電流驅動。
【文檔編號】H01L21/8258GK105914207SQ201610101485
【公開日】2016年8月31日
【申請日】2016年2月24日
【發(fā)明人】S·班納
【申請人】格羅方德半導體公司